JPH077740A - ディジタル映像信号処理回路 - Google Patents
ディジタル映像信号処理回路Info
- Publication number
- JPH077740A JPH077740A JP14481893A JP14481893A JPH077740A JP H077740 A JPH077740 A JP H077740A JP 14481893 A JP14481893 A JP 14481893A JP 14481893 A JP14481893 A JP 14481893A JP H077740 A JPH077740 A JP H077740A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- fsc
- color difference
- circuit
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】回路規模を縮小する。
【構成】４ｆscのクロックでサンプリングした色差信号
Ｒ−Ｙ，Ｂ−Ｙはスイッチ12に供給されて、２ｆscクロ
ックで時分割多重される。スイッチ12の出力は排他的論
理和回路13によってｆscクロックで極性反転され、ｆsc
周期のクロマ信号が得られる。このクロマ信号は遅延時
間が１／２ｆscの偶数倍の遅延器で構成されるディジタ
ルＢＰＦ14によって混色することなく帯域制限される。
加算器及び乗算器を用いることなく直交変調を行ってお
り、回路規模を縮小することができる。
Ｒ−Ｙ，Ｂ−Ｙはスイッチ12に供給されて、２ｆscクロ
ックで時分割多重される。スイッチ12の出力は排他的論
理和回路13によってｆscクロックで極性反転され、ｆsc
周期のクロマ信号が得られる。このクロマ信号は遅延時
間が１／２ｆscの偶数倍の遅延器で構成されるディジタ
ルＢＰＦ14によって混色することなく帯域制限される。
加算器及び乗算器を用いることなく直交変調を行ってお
り、回路規模を縮小することができる。
Description
【０００１】［発明の目的］
【産業上の利用分野】本発明は、単板式のディジタルカ
メラに好適のディジタル映像信号処理回路に関する。
メラに好適のディジタル映像信号処理回路に関する。
【０００２】
【従来の技術】近年、画像処理のディジタル化が検討さ
れており、ディジタルテレビジョン受像機、ディジタル
ビデオテープレコーダ及びディジタルビデオカメラ等が
開発されている。これらの機器において、システムクロ
ックとして、色副搬送波の基準となっているバースト信
号に位相同期した周波数が４ｆsc（ｆscは色副搬送波周
波数）のクロック（以下、４ｆscクロックという）を採
用するものがある。４ｆscクロックを採用した場合に
は、色復調においてクロックに同期したタイミングで色
成分をラッチすることにより、クロマ信号から容易にＢ
−Ｙ，Ｒ−Ｙ色差信号を復調することができ、色復調回
路の構成が簡単なものとなる。
れており、ディジタルテレビジョン受像機、ディジタル
ビデオテープレコーダ及びディジタルビデオカメラ等が
開発されている。これらの機器において、システムクロ
ックとして、色副搬送波の基準となっているバースト信
号に位相同期した周波数が４ｆsc（ｆscは色副搬送波周
波数）のクロック（以下、４ｆscクロックという）を採
用するものがある。４ｆscクロックを採用した場合に
は、色復調においてクロックに同期したタイミングで色
成分をラッチすることにより、クロマ信号から容易にＢ
−Ｙ，Ｒ−Ｙ色差信号を復調することができ、色復調回
路の構成が簡単なものとなる。
【０００３】図３はこのようなディジタル色信号を発生
するディジタル映像信号処理回路を示す回路図である。
また、図４はその動作を説明するための説明図である。
するディジタル映像信号処理回路を示す回路図である。
また、図４はその動作を説明するための説明図である。
【０００４】図示しないカメラからのＲ，Ｇ，Ｂ信号は
マトリクス回路（図示せず）によって輝度信号Ｙと色差
信号Ｒ−Ｙ，Ｂ−Ｙとに変換される。色差信号Ｒ−Ｙ，
Ｂ−Ｙは夫々ＬＰＦ１，２に与えられて、０．５ＭＨz
に帯域制限される。なお、色差信号は、図４に示すよう
に、４ｆscクロックによってサンプリングされている。
マトリクス回路（図示せず）によって輝度信号Ｙと色差
信号Ｒ−Ｙ，Ｂ−Ｙとに変換される。色差信号Ｒ−Ｙ，
Ｂ−Ｙは夫々ＬＰＦ１，２に与えられて、０．５ＭＨz
に帯域制限される。なお、色差信号は、図４に示すよう
に、４ｆscクロックによってサンプリングされている。
【０００５】ＬＰＦ１，２を通過した色差信号Ｒ−Ｙは
直交変調器３を構成する乗算器４に与えられる。乗算器
４は色差信号Ｒ−ＹとＲ−Ｙ軸の９０度の副搬送波（以
下、ｆscクロックという）とを乗算する。乗算器４の出
力は、図４に示すように、Ｒ−Ｙ，０，−（Ｒ−Ｙ），
０，Ｒ−Ｙ，…が１／ｆsc周期で繰返されたものであ
る。また、乗算器５は色差信号Ｂ−Ｙと０度のｆscクロ
ックとを乗算することにより、図４に示す１／ｆsc周期
の信号０，Ｂ−Ｙ，０，−（Ｂ−Ｙ），０，…を出力す
る。乗算器４，５の出力は加算器６において加算され、
加算器６からは図４に示すように、周波数ｆscのクロマ
信号Ｒ−Ｙ，Ｂ−Ｙ，−（Ｒ−Ｙ），−（Ｂ−Ｙ），Ｒ
−Ｙ，…が得られる。
直交変調器３を構成する乗算器４に与えられる。乗算器
４は色差信号Ｒ−ＹとＲ−Ｙ軸の９０度の副搬送波（以
下、ｆscクロックという）とを乗算する。乗算器４の出
力は、図４に示すように、Ｒ−Ｙ，０，−（Ｒ−Ｙ），
０，Ｒ−Ｙ，…が１／ｆsc周期で繰返されたものであ
る。また、乗算器５は色差信号Ｂ−Ｙと０度のｆscクロ
ックとを乗算することにより、図４に示す１／ｆsc周期
の信号０，Ｂ−Ｙ，０，−（Ｂ−Ｙ），０，…を出力す
る。乗算器４，５の出力は加算器６において加算され、
加算器６からは図４に示すように、周波数ｆscのクロマ
信号Ｒ−Ｙ，Ｂ−Ｙ，−（Ｒ−Ｙ），−（Ｂ−Ｙ），Ｒ
−Ｙ，…が得られる。
【０００６】ところで、図３の回路では２個の乗算器
４，５と１個の加算器とを用いている。ところが、これ
らのディジタル回路は回路規模が極めて大きく、回路設
計上の大きな制約となっている。
４，５と１個の加算器とを用いている。ところが、これ
らのディジタル回路は回路規模が極めて大きく、回路設
計上の大きな制約となっている。
【０００７】
【発明が解決しようとする課題】このように、上述した
従来のディジタル映像信号処理回路においては、回路規
模が極めて大きい乗算器及び加算器を用いていることか
ら、回路設計上の制約が大きいという問題点があった。
従来のディジタル映像信号処理回路においては、回路規
模が極めて大きい乗算器及び加算器を用いていることか
ら、回路設計上の制約が大きいという問題点があった。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、回路規模を縮小可能にして、設計の自由度
を向上させることができるディジタル映像信号処理回路
を提供することを目的とする。
のであって、回路規模を縮小可能にして、設計の自由度
を向上させることができるディジタル映像信号処理回路
を提供することを目的とする。
【０００９】［発明の構成］
【課題を解決するための手段】本発明に係るディジタル
映像信号処理回路は、色副搬送波周波数の４倍の周波数
のクロックを用いてサンプリングした色差信号Ｒ−Ｙ，
Ｂ−Ｙを周波数が色副搬送波周波数の２倍のクロックを
用いて時系列に出力する切換手段と、この切換手段の出
力を色副搬送波周波数のクロックを用いて極性反転する
排他的論理和手段と、色副搬送波周期の１／２倍の偶数
倍の遅延時間で動作する遅延器を有し、前記排他的論理
和手段の出力を帯域制限するディジタル帯域通過フィル
タとを具備したものである。
映像信号処理回路は、色副搬送波周波数の４倍の周波数
のクロックを用いてサンプリングした色差信号Ｒ−Ｙ，
Ｂ−Ｙを周波数が色副搬送波周波数の２倍のクロックを
用いて時系列に出力する切換手段と、この切換手段の出
力を色副搬送波周波数のクロックを用いて極性反転する
排他的論理和手段と、色副搬送波周期の１／２倍の偶数
倍の遅延時間で動作する遅延器を有し、前記排他的論理
和手段の出力を帯域制限するディジタル帯域通過フィル
タとを具備したものである。
【００１０】
【作用】本発明において、色差信号Ｒ−Ｙ，Ｂ−Ｙは、
切換手段によって、時系列に出力される。切換手段から
は色副搬送波周期の１／２倍の周期で時系列に多重され
た色差信号Ｒ−Ｙ，Ｂ−Ｙが出力されることになり、排
他的論理和手段が色副搬送波周波数のクロックで切換手
段からの色差信号を極性反転することにより、色副搬送
波周期のクロマ信号が得られる。ディジタル帯域通過フ
ィルタの遅延器は、色副搬送波周期の１／２倍の偶数倍
の遅延時間で動作するので、色差信号Ｒ−Ｙ，Ｂ−Ｙは
ディジタル帯域通過フィルタによって混色することなく
帯域制限される。
切換手段によって、時系列に出力される。切換手段から
は色副搬送波周期の１／２倍の周期で時系列に多重され
た色差信号Ｒ−Ｙ，Ｂ−Ｙが出力されることになり、排
他的論理和手段が色副搬送波周波数のクロックで切換手
段からの色差信号を極性反転することにより、色副搬送
波周期のクロマ信号が得られる。ディジタル帯域通過フ
ィルタの遅延器は、色副搬送波周期の１／２倍の偶数倍
の遅延時間で動作するので、色差信号Ｒ−Ｙ，Ｂ−Ｙは
ディジタル帯域通過フィルタによって混色することなく
帯域制限される。
【００１１】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係るディジタル映像信号処
理回路の一実施例を示す回路図である。
て説明する。図１は本発明に係るディジタル映像信号処
理回路の一実施例を示す回路図である。
【００１２】直交変調器11はスイッチ12及び排他的論理
和回路13によって構成されている。４ｆscクロックによ
ってサンプリングされた色差信号Ｒ−Ｙ，Ｂ−Ｙはスイ
ッチ12に入力される。スイッチ12は周波数２ｆscのクロ
ック（以下、２ｆscクロックという）によって切換えら
れて、２入力を交互に排他的論理和回路13に出力する。
排他的論理和回路13はｆscクロックも入力されており、
スイッチ12の出力とｆscクロックとの排他的論理和を求
めてＢＰＦ14に出力するようになっている。
和回路13によって構成されている。４ｆscクロックによ
ってサンプリングされた色差信号Ｒ−Ｙ，Ｂ−Ｙはスイ
ッチ12に入力される。スイッチ12は周波数２ｆscのクロ
ック（以下、２ｆscクロックという）によって切換えら
れて、２入力を交互に排他的論理和回路13に出力する。
排他的論理和回路13はｆscクロックも入力されており、
スイッチ12の出力とｆscクロックとの排他的論理和を求
めてＢＰＦ14に出力するようになっている。
【００１３】色差信号が４ｆscクロックでサンプリング
されているので、２ｆscクロックで色差信号Ｒ−Ｙ，Ｂ
−Ｙを時分割多重し、排他的論理和回路13によって極性
反転させることにより、１ｆsc周期のクロマ信号が得ら
れる。
されているので、２ｆscクロックで色差信号Ｒ−Ｙ，Ｂ
−Ｙを時分割多重し、排他的論理和回路13によって極性
反転させることにより、１ｆsc周期のクロマ信号が得ら
れる。
【００１４】ディジタルのＢＰＦ14を構成する図示しな
い各遅延器は、１／２ｆscの偶数倍の遅延時間で動作す
る。即ち、直交変調器11から色差信号Ｒ−Ｙ，Ｂ−Ｙ，
−（Ｒ−Ｙ），（Ｂ−Ｙ）がｆsc周期で時系列に入力さ
れることから、遅延器の遅延時間はＺの−２ｎ乗に設定
される。ＢＰＦ14はフィルタ係数と各遅延器出力との乗
算結果を加算することにより、３．５８ＭＨz 帯に帯域
制限して出力する。
い各遅延器は、１／２ｆscの偶数倍の遅延時間で動作す
る。即ち、直交変調器11から色差信号Ｒ−Ｙ，Ｂ−Ｙ，
−（Ｒ−Ｙ），（Ｂ−Ｙ）がｆsc周期で時系列に入力さ
れることから、遅延器の遅延時間はＺの−２ｎ乗に設定
される。ＢＰＦ14はフィルタ係数と各遅延器出力との乗
算結果を加算することにより、３．５８ＭＨz 帯に帯域
制限して出力する。
【００１５】次に、このように構成された実施例の動作
について図２の説明図を参照して説明する。図２は各部
の信号を示している。
について図２の説明図を参照して説明する。図２は各部
の信号を示している。
【００１６】４ｆscクロックによってサンプリングされ
た色差信号Ｒ−Ｙ，Ｂ−Ｙは夫々直交変調器11に与えら
れる。スイッチ12は２ｆscクロックで色差信号Ｒ−Ｙ，
Ｂ−Ｙを切換選択することにより、図２に示すように、
色差信号Ｒ−Ｙ，Ｂ−Ｙ，…を１／２ｆsc周期で排他的
論理和回路13に出力する。排他的論理和回路13には１／
ｆsc周期のクロックも入力されており、排他的論理和回
路13は２入力の排他的論理和を求める。ｆscクロックを
スイッチ12の出力に対応して示すと、図２に示すように
０，０，１，１，…となり、結局、排他的論理和回路13
からは、図２に示すように、Ｒ−Ｙ，Ｂ−Ｙ，−（Ｒ−
Ｙ），−（Ｂ−Ｙ），…の１／ｆsc周期のクロマ信号が
得られる。
た色差信号Ｒ−Ｙ，Ｂ−Ｙは夫々直交変調器11に与えら
れる。スイッチ12は２ｆscクロックで色差信号Ｒ−Ｙ，
Ｂ−Ｙを切換選択することにより、図２に示すように、
色差信号Ｒ−Ｙ，Ｂ−Ｙ，…を１／２ｆsc周期で排他的
論理和回路13に出力する。排他的論理和回路13には１／
ｆsc周期のクロックも入力されており、排他的論理和回
路13は２入力の排他的論理和を求める。ｆscクロックを
スイッチ12の出力に対応して示すと、図２に示すように
０，０，１，１，…となり、結局、排他的論理和回路13
からは、図２に示すように、Ｒ−Ｙ，Ｂ−Ｙ，−（Ｒ−
Ｙ），−（Ｂ−Ｙ），…の１／ｆsc周期のクロマ信号が
得られる。
【００１７】このクロマ信号はＢＰＦ14に入力される。
ＢＰＦ14は、遅延器の遅延時間が１／２ｆscの偶数倍で
あることから、色差信号Ｒ−Ｙ，Ｂ−Ｙは混色すること
がない。クロマ信号は、ＢＰＦ14によって３．５８ＭＨ
z 帯に帯域制限されて出力される。
ＢＰＦ14は、遅延器の遅延時間が１／２ｆscの偶数倍で
あることから、色差信号Ｒ−Ｙ，Ｂ−Ｙは混色すること
がない。クロマ信号は、ＢＰＦ14によって３．５８ＭＨ
z 帯に帯域制限されて出力される。
【００１８】このように、本実施例においては、スイッ
チ12が２つの色差信号を１／２ｆsc周期で切換えて時系
列に出力しており、従来と異なり、変調後に２つの色差
信号を合成する加算器は不要である。また、この時系列
信号から排他的論理和回路によってクロマ信号を得てお
り、従来と異なり、乗算器も不要である。このため、回
路規模を著しく縮小することができ、設計の自由度を向
上させることができる。ＢＰＦ14は遅延器の遅延時間を
１／２ｆscの偶数倍に設定しているので、色差信号Ｒ−
Ｙ，Ｂ−Ｙは混色することなく帯域制限される。
チ12が２つの色差信号を１／２ｆsc周期で切換えて時系
列に出力しており、従来と異なり、変調後に２つの色差
信号を合成する加算器は不要である。また、この時系列
信号から排他的論理和回路によってクロマ信号を得てお
り、従来と異なり、乗算器も不要である。このため、回
路規模を著しく縮小することができ、設計の自由度を向
上させることができる。ＢＰＦ14は遅延器の遅延時間を
１／２ｆscの偶数倍に設定しているので、色差信号Ｒ−
Ｙ，Ｂ−Ｙは混色することなく帯域制限される。
【００１９】
【発明の効果】以上説明したように本発明によれば、回
路規模を縮小可能にして、設計の自由度を向上させるこ
とができるという効果を有する。
路規模を縮小可能にして、設計の自由度を向上させるこ
とができるという効果を有する。
【図１】本発明に係るディジタル映像信号処理回路の一
実施例を示す回路図。
実施例を示す回路図。
【図２】実施例の動作を説明するための説明図。
【図３】従来のディジタル映像信号処理回路を示す回路
図。
図。
【図４】従来例の動作を説明するための説明図。
11…直交変調器、12…スイッチ、13…排他的論理和回
路、14…ＢＰＦ
路、14…ＢＰＦ
Claims (1)
- 【請求項１】 色副搬送波周波数の４倍の周波数のクロ
ックを用いてサンプリングした色差信号Ｒ−Ｙ，Ｂ−Ｙ
を周波数が色副搬送波周波数の２倍のクロックを用いて
時系列に出力する切換手段と、 この切換手段の出力を色副搬送波周波数のクロックを用
いて極性反転する排他的論理和手段と、 色副搬送波周期の１／２倍の偶数倍の遅延時間で動作す
る遅延器を有し、前記排他的論理和手段の出力を帯域制
限するディジタル帯域通過フィルタとを具備したことを
特徴とするディジタル映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14481893A JPH077740A (ja) | 1993-06-16 | 1993-06-16 | ディジタル映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14481893A JPH077740A (ja) | 1993-06-16 | 1993-06-16 | ディジタル映像信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077740A true JPH077740A (ja) | 1995-01-10 |
Family
ID=15371177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14481893A Pending JPH077740A (ja) | 1993-06-16 | 1993-06-16 | ディジタル映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077740A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288890B1 (en) | 1998-04-21 | 2001-09-11 | Matsushita Electric Industrial Co., Ltd. | Capacitor and its manufacturing method |
-
1993
- 1993-06-16 JP JP14481893A patent/JPH077740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288890B1 (en) | 1998-04-21 | 2001-09-11 | Matsushita Electric Industrial Co., Ltd. | Capacitor and its manufacturing method |
| US6751833B2 (en) | 1998-04-21 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing laminated capacitors |
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