JPH0775100A - 離散余弦変換及びコーディング技術を使用するビデオデータの圧縮及び脱圧縮用システム - Google Patents
離散余弦変換及びコーディング技術を使用するビデオデータの圧縮及び脱圧縮用システムInfo
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- JPH0775100A JPH0775100A JP3154152A JP15415291A JPH0775100A JP H0775100 A JPH0775100 A JP H0775100A JP 3154152 A JP3154152 A JP 3154152A JP 15415291 A JP15415291 A JP 15415291A JP H0775100 A JPH0775100 A JP H0775100A
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- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
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- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
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- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
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- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ビデオ又は静止画像を著しくデータ圧縮する
ことが可能なデータ圧縮／脱圧縮システムを提供する。 【構成】 データ圧縮のために、ＲＧＢ，ＹＵＶ又はＣ
ＭＹＫフォーマットでの画素のマトリクスが受付けられ
る。８×８画素ブロックの形態に再配列され、各ブロッ
クは１つの画素成分タイプで、その画素データについて
離散余弦変換（ＤＣＴ）が行なわれる。量子化ステップ
により、１組の予め設定したスレッシュホールド以下の
振幅を持ったＤＣＴ係数が除去される。該ビデオ信号
は、更に、量子化したマトリクスの要素をジグザグ態様
でコード化することによって圧縮される。この表示は、
更に、ホフマンコードによって圧縮される。信号の脱圧
縮は、実質的に圧縮ステップの逆である。逆離散余弦変
換がＤＣＴ回路によって実行され、単一の集積回路チッ
プの形態で実現が可能である。ビデオデータの処理期間
中に、３つのレベルの圧縮レート制御が与えられる。
ことが可能なデータ圧縮／脱圧縮システムを提供する。 【構成】 データ圧縮のために、ＲＧＢ，ＹＵＶ又はＣ
ＭＹＫフォーマットでの画素のマトリクスが受付けられ
る。８×８画素ブロックの形態に再配列され、各ブロッ
クは１つの画素成分タイプで、その画素データについて
離散余弦変換（ＤＣＴ）が行なわれる。量子化ステップ
により、１組の予め設定したスレッシュホールド以下の
振幅を持ったＤＣＴ係数が除去される。該ビデオ信号
は、更に、量子化したマトリクスの要素をジグザグ態様
でコード化することによって圧縮される。この表示は、
更に、ホフマンコードによって圧縮される。信号の脱圧
縮は、実質的に圧縮ステップの逆である。逆離散余弦変
換がＤＣＴ回路によって実行され、単一の集積回路チッ
プの形態で実現が可能である。ビデオデータの処理期間
中に、３つのレベルの圧縮レート制御が与えられる。
Description
【０００１】
【産業上の利用分野】本発明はデータの圧縮及び脱圧縮
に関するものであって、更に詳細には、高品質ビデオ画
像を再生するために使用する格納することが必要とされ
るデータの量を減少させる技術に関するものである。
に関するものであって、更に詳細には、高品質ビデオ画
像を再生するために使用する格納することが必要とされ
るデータの量を減少させる技術に関するものである。
【０００２】
【従来の技術】コンピュータに画像及びビデオを格納す
るためには、画像及びビデオを採取し且つデジタル化せ
ねばならない。画像の採取は、例えばスキャナ及びデジ
タイザ等の方法を包含する広範囲の入力装置によって実
施することが可能である。デジタル化画像は、画像要素
即ち画素の大きな二次元アレイである。該画像の品質
は、その解像度の関数であり、解像度は、単位長さ当た
りの水平方向及び垂直方向の画素数によって決定され
る。例えば、スタンダードの６４０×４８０のディスプ
レイは水平方向おいて６４０個の画素を有しており且つ
垂直方向において４８０個の画素を有している。しかし
ながら、画像の解像度は、通常、１インチ当たりのドッ
ト数、即ちｄｐｉで表わされる。１インチ当たりのドッ
ト数は、例えばモニタ又はプリント媒体上において水平
方向及び垂直方向の両方において測定され画像を形成す
るために使用することが可能なプリントの１インチ当た
りのドットの数のことである。より小さなディスプレイ
エリア内により多くの画素がパック即ち密集され且つス
クリーン上により多くの画素が表示されると、画像の詳
細部分が増加し、且つ画像を格納するために必要とされ
るメモリの量も増加する。
るためには、画像及びビデオを採取し且つデジタル化せ
ねばならない。画像の採取は、例えばスキャナ及びデジ
タイザ等の方法を包含する広範囲の入力装置によって実
施することが可能である。デジタル化画像は、画像要素
即ち画素の大きな二次元アレイである。該画像の品質
は、その解像度の関数であり、解像度は、単位長さ当た
りの水平方向及び垂直方向の画素数によって決定され
る。例えば、スタンダードの６４０×４８０のディスプ
レイは水平方向おいて６４０個の画素を有しており且つ
垂直方向において４８０個の画素を有している。しかし
ながら、画像の解像度は、通常、１インチ当たりのドッ
ト数、即ちｄｐｉで表わされる。１インチ当たりのドッ
ト数は、例えばモニタ又はプリント媒体上において水平
方向及び垂直方向の両方において測定され画像を形成す
るために使用することが可能なプリントの１インチ当た
りのドットの数のことである。より小さなディスプレイ
エリア内により多くの画素がパック即ち密集され且つス
クリーン上により多くの画素が表示されると、画像の詳
細部分が増加し、且つ画像を格納するために必要とされ
るメモリの量も増加する。
【０００３】黒白画像は黒又は白乃至はオン又はオフの
何れかの画像から成るアレイである。各画素は、単に１
ビットの情報を必要とするにすぎない。黒白画像は、し
ばしば、２レベル画像と呼称される。グレイスケール乃
至は中間調画像は、各画素が、通常、８ビットの情報を
使用して表示されるものである。従って、表示可能なグ
レイのシェード、即ち陰影の数は、各ビットがオン又は
オフの何れかであるとした場合、８ビットで得ることの
可能な順列の数に等しく、即ち２８乃至は２５６個のグ
レイのシェード即ち中間調に等しい。カラー画像におい
ては、表示可能なカラーの数は、三原色の赤、緑及び青
及びそれらの可能な全ての組合わせの各々のシェードの
数によって決定される。カラー画像は、画素当たり２４
ビットでフルカラーで表示される。このことは、三原色
の各々に８ビットが割当てられ、単一の画素においては
２８×２８×２８即ち１６７０万個のカラー即ち色が得
られることを意味している。注意すべきことであるが、
画像のハードコピーが作られる適用場面においては、黒
色の品質を特定する別の構成要素も使用される。
何れかの画像から成るアレイである。各画素は、単に１
ビットの情報を必要とするにすぎない。黒白画像は、し
ばしば、２レベル画像と呼称される。グレイスケール乃
至は中間調画像は、各画素が、通常、８ビットの情報を
使用して表示されるものである。従って、表示可能なグ
レイのシェード、即ち陰影の数は、各ビットがオン又は
オフの何れかであるとした場合、８ビットで得ることの
可能な順列の数に等しく、即ち２８乃至は２５６個のグ
レイのシェード即ち中間調に等しい。カラー画像におい
ては、表示可能なカラーの数は、三原色の赤、緑及び青
及びそれらの可能な全ての組合わせの各々のシェードの
数によって決定される。カラー画像は、画素当たり２４
ビットでフルカラーで表示される。このことは、三原色
の各々に８ビットが割当てられ、単一の画素においては
２８×２８×２８即ち１６７０万個のカラー即ち色が得
られることを意味している。注意すべきことであるが、
画像のハードコピーが作られる適用場面においては、黒
色の品質を特定する別の構成要素も使用される。
【０００４】換言すると、２レベル画像とも呼称される
黒白画像は、各々が１ビットの画素からなる二次元アレ
イである。連続的トーンの画像はグレイスケール（中間
調）乃至はカラー画像とすることが可能である。グレイ
スケール画像は、各画素が８ビットの情報が割当てられ
ており、その際に２５６個のグレイシェード即ち中間調
を表示することが可能な画像である。カラー画像は、画
素当たり８ビットであり、２５６個のカラー即ち画素当
たり２４ビットで１６７０万個のカラーに対応してい
る。２４ビットのカラー画像は、しばしば真のカラー画
像と呼ばれ、幾つかの座標系の１つで表示することが可
能であるが、赤、緑、青（ＲＧＢ）系が最も一般的であ
る。別のよく使われる系はシアン、マジェンタ、イエロ
ー及びブラック（ＣＭＹＫ）系である。「Ｋ」画素成分
は、黒色の品質を特定し、それは、三原色の混合から高
品質の黒色を得ることは困難であるので、通常付加され
る。黒色「Ｋ」画素成分を有するＲＧＢＫも使用可能で
ある。
黒白画像は、各々が１ビットの画素からなる二次元アレ
イである。連続的トーンの画像はグレイスケール（中間
調）乃至はカラー画像とすることが可能である。グレイ
スケール画像は、各画素が８ビットの情報が割当てられ
ており、その際に２５６個のグレイシェード即ち中間調
を表示することが可能な画像である。カラー画像は、画
素当たり８ビットであり、２５６個のカラー即ち画素当
たり２４ビットで１６７０万個のカラーに対応してい
る。２４ビットのカラー画像は、しばしば真のカラー画
像と呼ばれ、幾つかの座標系の１つで表示することが可
能であるが、赤、緑、青（ＲＧＢ）系が最も一般的であ
る。別のよく使われる系はシアン、マジェンタ、イエロ
ー及びブラック（ＣＭＹＫ）系である。「Ｋ」画素成分
は、黒色の品質を特定し、それは、三原色の混合から高
品質の黒色を得ることは困難であるので、通常付加され
る。黒色「Ｋ」画素成分を有するＲＧＢＫも使用可能で
ある。
【０００５】コンピュータにおいて画像及びビデオを処
理する場合の最も困難な問題は、その画像及びビデオを
表示するビットを格納することに関連する膨大な格納
量、通信及び検索条件である。典型的な真のカラー（フ
ルカラー）ビデオフレームは、３０万個を超える画素
（６４０×４８０ディスプレイ上の画素数）から構成さ
れており、その場合、各画素は、１６７０万個のカラー
（２４ビット）の１つによって定義され、約１００万バ
イトのメモリが必要とされる。例えば、ＮＴＳＣビデオ
適用において運動乃至は動画を達成するために、１秒当
たり３０個のフレームが必要とされ、即ち１分のビデオ
を格納するためには２ギガバイトのメモリが必要とされ
る。同様に、３００ｄｐｉでコンピュータ内にスキャン
されるフルカラーのスタンダードな静止フレーム画像
（８．５×１１インチ）は、２５メガバイトを超えるメ
モリを必要とする。明らかにこれらの条件は現実的な格
納乃至は記憶容量の範囲を超えるものである。
理する場合の最も困難な問題は、その画像及びビデオを
表示するビットを格納することに関連する膨大な格納
量、通信及び検索条件である。典型的な真のカラー（フ
ルカラー）ビデオフレームは、３０万個を超える画素
（６４０×４８０ディスプレイ上の画素数）から構成さ
れており、その場合、各画素は、１６７０万個のカラー
（２４ビット）の１つによって定義され、約１００万バ
イトのメモリが必要とされる。例えば、ＮＴＳＣビデオ
適用において運動乃至は動画を達成するために、１秒当
たり３０個のフレームが必要とされ、即ち１分のビデオ
を格納するためには２ギガバイトのメモリが必要とされ
る。同様に、３００ｄｐｉでコンピュータ内にスキャン
されるフルカラーのスタンダードな静止フレーム画像
（８．５×１１インチ）は、２５メガバイトを超えるメ
モリを必要とする。明らかにこれらの条件は現実的な格
納乃至は記憶容量の範囲を超えるものである。
【０００６】更に、運動即ち動画を表示するために検索
されることを必要とするデータ速度は、既存の格納乃至
は記憶装置の実効転送速度を遥かに超えるものである。
実効ディスク転送速度が１秒当たり約１メガバイトであ
ると仮定すると、既存のハードディスクドライブから上
述した（３０メガバイト／秒）での運動乃至は動画シー
ケンスに対してフルカラービデオを検索することは３０
倍速度が遅すぎ、実効転送速度が１秒当たり１５０キロ
バイトであると仮定すると、ＣＤ−ＲＯＭからの場合に
は、約２００倍速度が遅すぎる。従って、高レベルの画
像品質を維持したままでデータセットの寸法を減少する
ことを目的とする画像圧縮技術が開発されている。
されることを必要とするデータ速度は、既存の格納乃至
は記憶装置の実効転送速度を遥かに超えるものである。
実効ディスク転送速度が１秒当たり約１メガバイトであ
ると仮定すると、既存のハードディスクドライブから上
述した（３０メガバイト／秒）での運動乃至は動画シー
ケンスに対してフルカラービデオを検索することは３０
倍速度が遅すぎ、実効転送速度が１秒当たり１５０キロ
バイトであると仮定すると、ＣＤ−ＲＯＭからの場合に
は、約２００倍速度が遅すぎる。従って、高レベルの画
像品質を維持したままでデータセットの寸法を減少する
ことを目的とする画像圧縮技術が開発されている。
【０００７】画像は高レベルの画素対画素の相関を呈す
るので、画像の空間フーリエ変換に基づいて動作する数
学的技術は、画像を表示するのに必要とされるデータ量
を著しく減少することを可能とし、このような減少は、
人間の目がそれ程感受性を有するものではない情報を除
去することによって達成される。例えば、人間の目はカ
ラーの詳細部分よりも黒白の詳細部分に対して著しく感
受性が高く、従って画像内の殆どのカラー情報は画像品
質を劣化させることなしに除去することが可能である。
画像圧縮には２つの方法があり、即ち損失性のものと無
損失のものである。無損失画像圧縮は、画像データの数
学的に正確な回復を可能とする。無損失圧縮は、画像デ
ータセットを約半分だけ減少させることが可能である。
損失性圧縮は全ての情報を保存するものではないが、そ
れは、人間の目によって検知可能な画像品質に影響を与
えることなしに約３０倍のファクタだけデータ量を減少
させることが可能である。
るので、画像の空間フーリエ変換に基づいて動作する数
学的技術は、画像を表示するのに必要とされるデータ量
を著しく減少することを可能とし、このような減少は、
人間の目がそれ程感受性を有するものではない情報を除
去することによって達成される。例えば、人間の目はカ
ラーの詳細部分よりも黒白の詳細部分に対して著しく感
受性が高く、従って画像内の殆どのカラー情報は画像品
質を劣化させることなしに除去することが可能である。
画像圧縮には２つの方法があり、即ち損失性のものと無
損失のものである。無損失画像圧縮は、画像データの数
学的に正確な回復を可能とする。無損失圧縮は、画像デ
ータセットを約半分だけ減少させることが可能である。
損失性圧縮は全ての情報を保存するものではないが、そ
れは、人間の目によって検知可能な画像品質に影響を与
えることなしに約３０倍のファクタだけデータ量を減少
させることが可能である。
【０００８】高い圧縮比を達成し且つ高画像品質を維持
するためには、かなりの計算が行なわれるアルゴリズム
が使用されねばならない。更に、これらのアルゴリズム
は多くの適用場面に対し実時間で稼動することが必要と
される。実際に、多くの適用場面においては以下のこと
が必要とされる。
するためには、かなりの計算が行なわれるアルゴリズム
が使用されねばならない。更に、これらのアルゴリズム
は多くの適用場面に対し実時間で稼動することが必要と
される。実際に、多くの適用場面においては以下のこと
が必要とされる。
【０００９】（１）運動シーケンスにおいてフレームを
処理するためには１秒の３０分の１の実時間スレッシュ
ホールドが必要とされ、（２）作業の流れを損傷するこ
となしにタスク間で経過することが可能な１秒未満での
人間の対話的スレッシュホールドが必要とされる。
処理するためには１秒の３０分の１の実時間スレッシュ
ホールドが必要とされ、（２）作業の流れを損傷するこ
となしにタスク間で経過することが可能な１秒未満での
人間の対話的スレッシュホールドが必要とされる。
【００１０】１秒の３０分の１で１メガバイトのファイ
ルを圧縮することが可能なプロセサは１秒未満において
２５メガバイトのファイル（単色静止フレーム画像）を
圧縮することも可能であるので、このようなプロセサは
高範囲の画像圧縮適用を実現可能とする。このようなプ
ロセサは、高分解能プリンティング即ち印刷においても
適用性がある。このようなプロセサを印刷装置に設ける
ことは、非圧縮データを送給するために必要とされる帯
域幅を必要とすることなしにコンピュータからプリンタ
へ圧縮データを送給することを可能とするので、そのよ
うにして送給された圧縮データはプリンタ内の経済的に
妥当な量のローカルメモリ内に供給させることが可能で
あり、且つ妥当な時間量以内でそのプロセサ内のデータ
を脱圧縮することによってプリンティング即ち印字を行
なうことが可能である。
ルを圧縮することが可能なプロセサは１秒未満において
２５メガバイトのファイル（単色静止フレーム画像）を
圧縮することも可能であるので、このようなプロセサは
高範囲の画像圧縮適用を実現可能とする。このようなプ
ロセサは、高分解能プリンティング即ち印刷においても
適用性がある。このようなプロセサを印刷装置に設ける
ことは、非圧縮データを送給するために必要とされる帯
域幅を必要とすることなしにコンピュータからプリンタ
へ圧縮データを送給することを可能とするので、そのよ
うにして送給された圧縮データはプリンタ内の経済的に
妥当な量のローカルメモリ内に供給させることが可能で
あり、且つ妥当な時間量以内でそのプロセサ内のデータ
を脱圧縮することによってプリンティング即ち印字を行
なうことが可能である。
【００１１】
【発明が解決しようとする課題】特にビデオディスプレ
イと共に使用するために高品質画像を発生させるために
格納することが必要とされるデータ量を減少させるため
に数多くの技術が提案されている。必要とされるメモリ
量が膨大なために、最小のデータで与えられた品質の画
像を格納するための能力は、重要なものであるばかり
か、ビデオディスプレイを使用するコンピュータシステ
ムの利用性を著しく向上させる。従来技術における努力
にも拘らず、ビデオ画像を再生するために格納されねば
ならない情報は未だにかなり膨大なものである。従っ
て、特に画像又はデータにおける変化を再生するために
複数個のビデオ画像を順番に発生するためにコンピュー
タシステムが使用される場合にはかなりのメモリが必要
とされる。更に、従来技術は、実時間でビデオ画像を処
理可能なプロセサを提供するものではない。
イと共に使用するために高品質画像を発生させるために
格納することが必要とされるデータ量を減少させるため
に数多くの技術が提案されている。必要とされるメモリ
量が膨大なために、最小のデータで与えられた品質の画
像を格納するための能力は、重要なものであるばかり
か、ビデオディスプレイを使用するコンピュータシステ
ムの利用性を著しく向上させる。従来技術における努力
にも拘らず、ビデオ画像を再生するために格納されねば
ならない情報は未だにかなり膨大なものである。従っ
て、特に画像又はデータにおける変化を再生するために
複数個のビデオ画像を順番に発生するためにコンピュー
タシステムが使用される場合にはかなりのメモリが必要
とされる。更に、従来技術は、実時間でビデオ画像を処
理可能なプロセサを提供するものではない。
【００１２】
【課題を解決するための手段】本発明は、圧縮画像を従
来のコンピュータにおいて通常使用されている大量記憶
媒体内に格納することが可能であるようにビデオ又は静
止画像を著しくデータ圧縮することが可能なデータ圧縮
／脱圧縮システムを提供している。本発明は、更に、
（１）実時間速度で動作する、即ち１秒当たり少なくと
も３０個のフレームの真のカラービデオを圧縮すること
が可能であり且つ１秒以内でフルカラーのスタンダード
な静止フレーム（３００ｄｐｉにおいて８．５インチ×
１１インチ）を圧縮することが可能なデータ圧縮／脱圧
縮システムを提供し、（２）その他の計算又はビデオ装
置との適合性を可能とするために外部的スタンダードを
有するシステムを提供し、（３）経済的及び小型化の利
点を達成するために集積回路チップの形態で実現するこ
との可能なデータ圧縮／脱圧縮システムを提供してい
る。
来のコンピュータにおいて通常使用されている大量記憶
媒体内に格納することが可能であるようにビデオ又は静
止画像を著しくデータ圧縮することが可能なデータ圧縮
／脱圧縮システムを提供している。本発明は、更に、
（１）実時間速度で動作する、即ち１秒当たり少なくと
も３０個のフレームの真のカラービデオを圧縮すること
が可能であり且つ１秒以内でフルカラーのスタンダード
な静止フレーム（３００ｄｐｉにおいて８．５インチ×
１１インチ）を圧縮することが可能なデータ圧縮／脱圧
縮システムを提供し、（２）その他の計算又はビデオ装
置との適合性を可能とするために外部的スタンダードを
有するシステムを提供し、（３）経済的及び小型化の利
点を達成するために集積回路チップの形態で実現するこ
との可能なデータ圧縮／脱圧縮システムを提供してい
る。
【００１３】本発明によれば、離散余弦変換（ＤＣＴ）
及びその逆変換（ＩＤＣＴ）を使用するデータ圧縮／脱
圧縮システムが提供され、ビデオ画像を表示する空間ド
メイン波形の周波数ドメイン表示を発生し且つその逆も
又真である。離散余弦変換及びその逆変換は、ＤＣＴ／
ＩＤＣＴプロセサとして実現されるフィルタバンクにお
ける有限インパルス応答（ＦＩＲ）デジタルフィルタに
よって実効される。この場合に、逆変換は、格納された
周波数ドメイン信号をＦＩＲデジタルフィルタを介して
通過させビデオピクチャからなる波形を空間ドメインに
おいて再生することにより行なわれる。従って、ＦＩＲ
デジタルフィルタのハードウエア構成における間欠性の
利点が具体化される。本発明に基づくＤＣＴ／ＩＤＣＴ
プロセサにおけるフィルタバンクは、線形複雑性及び局
所的通信の利点を有している。本システムは、更に、大
きなデータ圧縮比を得るために変換ドメインデータのホ
フマンコーディングを与えている。本システムは、好適
には、集積回路として実現され、且つ本発明に基づくデ
ータ圧縮／脱圧縮システム内に設けられる業界スタンダ
ードのバスを使用してホストコンピュータと通信する。
従って、ハードウエアにおいて離散余弦変換アルゴリズ
ム、量子化及びコーディングステップを結合させること
により、元の画像の高品質のレプリカの爾後の再生のた
めに実時間で格納されることが必要なデータは最小であ
る。３つのレベルの適応性圧縮比制御が与えられてお
り、実時間で高範囲の圧縮比を与えるための必要性と実
時間のプレイバックの条件とをバランスさせている。
及びその逆変換（ＩＤＣＴ）を使用するデータ圧縮／脱
圧縮システムが提供され、ビデオ画像を表示する空間ド
メイン波形の周波数ドメイン表示を発生し且つその逆も
又真である。離散余弦変換及びその逆変換は、ＤＣＴ／
ＩＤＣＴプロセサとして実現されるフィルタバンクにお
ける有限インパルス応答（ＦＩＲ）デジタルフィルタに
よって実効される。この場合に、逆変換は、格納された
周波数ドメイン信号をＦＩＲデジタルフィルタを介して
通過させビデオピクチャからなる波形を空間ドメインに
おいて再生することにより行なわれる。従って、ＦＩＲ
デジタルフィルタのハードウエア構成における間欠性の
利点が具体化される。本発明に基づくＤＣＴ／ＩＤＣＴ
プロセサにおけるフィルタバンクは、線形複雑性及び局
所的通信の利点を有している。本システムは、更に、大
きなデータ圧縮比を得るために変換ドメインデータのホ
フマンコーディングを与えている。本システムは、好適
には、集積回路として実現され、且つ本発明に基づくデ
ータ圧縮／脱圧縮システム内に設けられる業界スタンダ
ードのバスを使用してホストコンピュータと通信する。
従って、ハードウエアにおいて離散余弦変換アルゴリズ
ム、量子化及びコーディングステップを結合させること
により、元の画像の高品質のレプリカの爾後の再生のた
めに実時間で格納されることが必要なデータは最小であ
る。３つのレベルの適応性圧縮比制御が与えられてお
り、実時間で高範囲の圧縮比を与えるための必要性と実
時間のプレイバックの条件とをバランスさせている。
【００１４】
【実施例】画像処理用のデータ圧縮は、（１）与えられ
た画像を表示するのに必要なビット数において効率的な
コーディング技術を使用することにより、（２）冗長性
を除去することにより、且つ（３）画像再生のある品質
レベルを達成するのに不必要と思われるデータ部分を除
去することによって達成することが可能である。最初の
２つのアプローチは、情報のロス即ち損失を伴うもので
はないが、３番目のアプローチは情報がロスされるので
損失性のものである。許容可能な情報損失量はデータの
意図した適用に依存する。人間が見るための画像データ
の再生の場合には、認識可能な画像品質の劣化が発生す
るまでにかなりの量のデータを除去することが可能であ
る。
た画像を表示するのに必要なビット数において効率的な
コーディング技術を使用することにより、（２）冗長性
を除去することにより、且つ（３）画像再生のある品質
レベルを達成するのに不必要と思われるデータ部分を除
去することによって達成することが可能である。最初の
２つのアプローチは、情報のロス即ち損失を伴うもので
はないが、３番目のアプローチは情報がロスされるので
損失性のものである。許容可能な情報損失量はデータの
意図した適用に依存する。人間が見るための画像データ
の再生の場合には、認識可能な画像品質の劣化が発生す
るまでにかなりの量のデータを除去することが可能であ
る。
【００１５】本発明によれば、データ圧縮は、ホフマン
コーディング（コーディング技術）を使用することによ
り、冗長性を除去することにより、且つ許容可能な画像
再生のために不必要と思われるデータ部分を除去するこ
とにより達成されている。カラー及び画像強度における
空間的変動に対する人間の視力の感受性については認識
科学において広範囲に研究されているので、これらの人
間の視力の特性は人間が見ることを意図された画像のデ
ータ圧縮のために使用可能である。空間的変動に基づい
てデータを減少させるためには、周波数ドメインで表わ
される画像に関して表示を行ない且つ操作することがよ
り便利である。
コーディング（コーディング技術）を使用することによ
り、冗長性を除去することにより、且つ許容可能な画像
再生のために不必要と思われるデータ部分を除去するこ
とにより達成されている。カラー及び画像強度における
空間的変動に対する人間の視力の感受性については認識
科学において広範囲に研究されているので、これらの人
間の視力の特性は人間が見ることを意図された画像のデ
ータ圧縮のために使用可能である。空間的変動に基づい
てデータを減少させるためには、周波数ドメインで表わ
される画像に関して表示を行ない且つ操作することがよ
り便利である。
【００１６】本発明は、周波数ドメインにおける入力離
散空間信号のデータ圧縮を行なう。本発明は、離散空間
信号を離散余弦変換（ＤＣＴ）によってそれらの周波数
ドメイン表示へ変換する。離散空間信号は、逆離散余弦
変換（ＩＤＣＴ）によって回復することが可能である。
ＤＣＴ及びＩＤＣＴを実施するために使用される方法に
ついては、１９９０年３月１４日に出願された米国特許
出願第０７／４９４，２４２号に詳細に記載されてい
る。
散空間信号のデータ圧縮を行なう。本発明は、離散空間
信号を離散余弦変換（ＤＣＴ）によってそれらの周波数
ドメイン表示へ変換する。離散空間信号は、逆離散余弦
変換（ＩＤＣＴ）によって回復することが可能である。
ＤＣＴ及びＩＤＣＴを実施するために使用される方法に
ついては、１９９０年３月１４日に出願された米国特許
出願第０７／４９４，２４２号に詳細に記載されてい
る。
【００１７】本発明の実施例の外観 図１は、ブロック図の形態で、ＪＰＥＧスタンダードの
「ベースライン」アルゴリズムを実効する本発明のデー
タ圧縮／脱圧縮システムの実施例を示している。ＪＰＥ
Ｇスタンダードの説明は、Ｃ−Ｃｕｐｅ Ｍｉｃｒｏｓ
ｙｓｔｅｍｓ社から入手可能な「ＪＰＥＧ静止画像圧縮
アルゴリズム「ＪＰＥＧ ＳｔｉｌｌＰｉｃｔｕｒｅ
Ｃｏｍｐｒｅｓｓｉｏｎ Ａｌｇｏｒｉｔｈｍ ）」の
文献に記載されている。図１の実施例は、集積回路の形
態で実現されているが、例えば個別的な構成要素である
か又はコンピュータにおけるソフトウエアによって等の
その他の技術を使用してこのアーキテクチャを実現する
ことも可能である。
「ベースライン」アルゴリズムを実効する本発明のデー
タ圧縮／脱圧縮システムの実施例を示している。ＪＰＥ
Ｇスタンダードの説明は、Ｃ−Ｃｕｐｅ Ｍｉｃｒｏｓ
ｙｓｔｅｍｓ社から入手可能な「ＪＰＥＧ静止画像圧縮
アルゴリズム「ＪＰＥＧ ＳｔｉｌｌＰｉｃｔｕｒｅ
Ｃｏｍｐｒｅｓｓｉｏｎ Ａｌｇｏｒｉｔｈｍ ）」の
文献に記載されている。図１の実施例は、集積回路の形
態で実現されているが、例えば個別的な構成要素である
か又はコンピュータにおけるソフトウエアによって等の
その他の技術を使用してこのアーキテクチャを実現する
ことも可能である。
【００１８】データ圧縮期間中における本実施例の動作
（即ち、与えられた画像を表示するのに必要とされるデ
ータ量を減少させること）について最初に機能的な説明
を行なう。図１の実施例は、ビデオバスインターフェー
スユニット（ＶＢＩＵ）１０２を介してビデオ入力デー
タを供給する外部装置とインターフェースする。本発明
は、実時間でビデオ信号の圧縮及び脱圧縮（プレイバッ
ク）を与えるので、本実施例は、同期バス１０２−４上
で外部ビデオ装置（不図示）から及びそれへの同期信号
を受信したり供給したりすることが可能である。
（即ち、与えられた画像を表示するのに必要とされるデ
ータ量を減少させること）について最初に機能的な説明
を行なう。図１の実施例は、ビデオバスインターフェー
スユニット（ＶＢＩＵ）１０２を介してビデオ入力デー
タを供給する外部装置とインターフェースする。本発明
は、実時間でビデオ信号の圧縮及び脱圧縮（プレイバッ
ク）を与えるので、本実施例は、同期バス１０２−４上
で外部ビデオ装置（不図示）から及びそれへの同期信号
を受信したり供給したりすることが可能である。
【００１９】ビデオバスインターフェースユニット（Ｖ
ＢＩＵ）１０２は、２４ビットのデータＩ／Ｏバス１０
２−２を介して入力ビデオ信号を受付ける。ＶＢＩＵ１
０２は、更に、例えばテレビ等のようなある種のビデオ
装置によって使用される水平ライン毎の（「ビデオシー
ケンス」）ビデオデータフォーマットでの入力又は出力
データの一時的格納を与えるために、ユーザのオプショ
ンによって、最大で８１９２位置までアドレス可能な外
部メモリバッファ（不図示）と共に使用するためにアド
レスバス１０２−３上に１６ビットアドレスを供給す
る。圧縮期間中、ＶＢＩＵ１０２は、バス１０２−３上
にアドレスを発生して、Ｉ／Ｏバス１０２−２を介して
ＶＢＩＵ１０２への入力のために８×８画素ブロックと
して外部メモリバッファ内にある格納されたビデオシー
ケンスデータを読取る。脱圧縮期間中、外部装置が爾後
にビデオシーケンス出力のために外部バッファを読取る
ことが可能であるように、ＶＢＩＵ１０２は、アドレス
バス１０２−３上に特定されたアドレス位置内に出力さ
れる８×８画素ブロックをＩ／Ｏバス１０２−２上に供
給する。本実施例においては、外部メモリバッファは８
１９２バイトの容量を有している。
ＢＩＵ）１０２は、２４ビットのデータＩ／Ｏバス１０
２−２を介して入力ビデオ信号を受付ける。ＶＢＩＵ１
０２は、更に、例えばテレビ等のようなある種のビデオ
装置によって使用される水平ライン毎の（「ビデオシー
ケンス」）ビデオデータフォーマットでの入力又は出力
データの一時的格納を与えるために、ユーザのオプショ
ンによって、最大で８１９２位置までアドレス可能な外
部メモリバッファ（不図示）と共に使用するためにアド
レスバス１０２−３上に１６ビットアドレスを供給す
る。圧縮期間中、ＶＢＩＵ１０２は、バス１０２−３上
にアドレスを発生して、Ｉ／Ｏバス１０２−２を介して
ＶＢＩＵ１０２への入力のために８×８画素ブロックと
して外部メモリバッファ内にある格納されたビデオシー
ケンスデータを読取る。脱圧縮期間中、外部装置が爾後
にビデオシーケンス出力のために外部バッファを読取る
ことが可能であるように、ＶＢＩＵ１０２は、アドレス
バス１０２−３上に特定されたアドレス位置内に出力さ
れる８×８画素ブロックをＩ／Ｏバス１０２−２上に供
給する。本実施例においては、外部メモリバッファは８
１９２バイトの容量を有している。
【００２０】図１の実施例は、４つの動作モードを有し
ており、即ち、マスタモード及びスレーブモードとその
各々の圧縮及び脱圧縮動作モードである。圧縮又は脱圧
縮の何れかのマスタモードの場合には、ＶＢＩＵ１０２
が、ビデオシーケンスデータを使用する外部装置との同
期のために、バス１０２−４上に「ｈｓｙｎｃｈ」及び
「ｖｓｙｎｃｈ」信号を供給する。「ｈｓｙｎｃｈ」は
各水平スキャンの開始時に活性化され且つ「ｖｓｙｎｃ
ｈ」は各垂直スキャンの開始時に活性化される。スレー
ブモードにおいては、同期信号「ｖｓｙｎｃｈ」及び
「ｈｓｙｎｃｈ」が外部ビデオ装置によってバス１０２
−４上をＶＢＩＵ１０２へ供給される。
ており、即ち、マスタモード及びスレーブモードとその
各々の圧縮及び脱圧縮動作モードである。圧縮又は脱圧
縮の何れかのマスタモードの場合には、ＶＢＩＵ１０２
が、ビデオシーケンスデータを使用する外部装置との同
期のために、バス１０２−４上に「ｈｓｙｎｃｈ」及び
「ｖｓｙｎｃｈ」信号を供給する。「ｈｓｙｎｃｈ」は
各水平スキャンの開始時に活性化され且つ「ｖｓｙｎｃ
ｈ」は各垂直スキャンの開始時に活性化される。スレー
ブモードにおいては、同期信号「ｖｓｙｎｃｈ」及び
「ｈｓｙｎｃｈ」が外部ビデオ装置によってバス１０２
−４上をＶＢＩＵ１０２へ供給される。
【００２１】ＶＢＩＵ１０２は７つの外部ビデオデータ
フォーマットを受付け、即ち３つのカラーフォーマット
（ＲＧＢ，ＲＧＢＫ，ＣＭＹＫ）及び４つのルミナンス
−クロミナンス（ＹＵＶ）フォーマットである。カラー
フォーマットは、ＣＭＹＫ４：４：４：４、ＲＧＢ４：
４：４及びＲＧＢＫ４：４：４：４である。ルミナンス
−クロミナンスフォーマットは、ＹＵＶ４：１：１、Ｙ
ＵＶ４：２：２、ＹＵＶ４：４：４、ＹＵＶＫ４：４：
４：４である。更に、ユーザのオプションによって、Ｖ
ＢＩＵ１０２は、ＲＧＢＫ及びＲＧＢフォーマットを夫
々ＹＵＶＫ及びＹＵＶフォーマットへ変換する。ＲＧＢ
４：４：４フォーマットの場合、ＶＢＩＵ１０２は、ユ
ーザのオプションによってＹＵＶ４：４：４又はＹＵＶ
４：２：２への変換を可能とする。これらの比は、画素
成分の各々における相対的な空間的サンプリング周波数
の比を表わしている。カラーフォーマットにおいては、
各画素は３つ、又は適用可能な場合には４つの画素成分
強度で三原色の各々と黒における画素の強度に対応する
成分強度によって表わされる。例えば、ＲＢＧＫフォー
マットにおいては、画素は、三原色、即ち赤（Ｒ）、青
（Ｂ）、緑（Ｇ）の各々における真性の値及び黒（Ｋ）
における真性の値によって特定される。ルミナンス−ク
ロミナンス表示においては、３つの画素成分（構成要
素）Ｙ，Ｕ，Ｖが夫々画素のルミナンスインデックス
（Ｙ成分）及び２つのクロミナンスインデックス（Ｕ及
びＶ成分）を表わしている。ＲＧＢＫ、ＧＭＹＫ、ＹＵ
ＶＫフォーマットの各々におけるＫ成分は、黒色の品質
を特定するためにカラー印字において必要とされる。他
の画素成分の組合わせによって得られる黒色の画像は印
字目的のために制御することが困難な場合が多く、又人
間の目によって検知可能な品質としては中程度のもので
ある。
フォーマットを受付け、即ち３つのカラーフォーマット
（ＲＧＢ，ＲＧＢＫ，ＣＭＹＫ）及び４つのルミナンス
−クロミナンス（ＹＵＶ）フォーマットである。カラー
フォーマットは、ＣＭＹＫ４：４：４：４、ＲＧＢ４：
４：４及びＲＧＢＫ４：４：４：４である。ルミナンス
−クロミナンスフォーマットは、ＹＵＶ４：１：１、Ｙ
ＵＶ４：２：２、ＹＵＶ４：４：４、ＹＵＶＫ４：４：
４：４である。更に、ユーザのオプションによって、Ｖ
ＢＩＵ１０２は、ＲＧＢＫ及びＲＧＢフォーマットを夫
々ＹＵＶＫ及びＹＵＶフォーマットへ変換する。ＲＧＢ
４：４：４フォーマットの場合、ＶＢＩＵ１０２は、ユ
ーザのオプションによってＹＵＶ４：４：４又はＹＵＶ
４：２：２への変換を可能とする。これらの比は、画素
成分の各々における相対的な空間的サンプリング周波数
の比を表わしている。カラーフォーマットにおいては、
各画素は３つ、又は適用可能な場合には４つの画素成分
強度で三原色の各々と黒における画素の強度に対応する
成分強度によって表わされる。例えば、ＲＢＧＫフォー
マットにおいては、画素は、三原色、即ち赤（Ｒ）、青
（Ｂ）、緑（Ｇ）の各々における真性の値及び黒（Ｋ）
における真性の値によって特定される。ルミナンス−ク
ロミナンス表示においては、３つの画素成分（構成要
素）Ｙ，Ｕ，Ｖが夫々画素のルミナンスインデックス
（Ｙ成分）及び２つのクロミナンスインデックス（Ｕ及
びＶ成分）を表わしている。ＲＧＢＫ、ＧＭＹＫ、ＹＵ
ＶＫフォーマットの各々におけるＫ成分は、黒色の品質
を特定するためにカラー印字において必要とされる。他
の画素成分の組合わせによって得られる黒色の画像は印
字目的のために制御することが困難な場合が多く、又人
間の目によって検知可能な品質としては中程度のもので
ある。
【００２２】ＪＰＥＧスタンダードの下では、８×８マ
トリクスとして表現される６４個の画素からなるグルー
プが一度に圧縮又は脱圧縮される。ＲＧＢ４：４：４及
びＹＵＶ４：４：４フォーマットにおける６４個の画素
は、水平及び垂直方向において８×８エリアを物理的デ
ィスプレイ上で占有する。人間の視力はルミナンスより
もクロミナンスに対して感受性が低いので、ある適用に
おいては、Ｙ成分と相対的により少ないサンプルのＵ及
びＶ成分を与えることで充分である。従って、データ量
を減少させるためには、ＹＵＶ４：２：２：及びＹＵＶ
４：１：１フォーマットが使用されることが多く、尚Ｕ
及びＶタイプのデータは夫々、１６画素×８画素及び３
２画素×８画素のエリアに亘っての水平方向に平均化さ
れた値として表現され、一方Ｙ値は平均化されない。空
間ドメインにおける８×８マトリクスは「画素」マトリ
クスと呼ばれ、且つ変換ドメインにおけるそれに対応す
る８×８マトリクスは「周波数」マトリクスと呼ばれ
る。
トリクスとして表現される６４個の画素からなるグルー
プが一度に圧縮又は脱圧縮される。ＲＧＢ４：４：４及
びＹＵＶ４：４：４フォーマットにおける６４個の画素
は、水平及び垂直方向において８×８エリアを物理的デ
ィスプレイ上で占有する。人間の視力はルミナンスより
もクロミナンスに対して感受性が低いので、ある適用に
おいては、Ｙ成分と相対的により少ないサンプルのＵ及
びＶ成分を与えることで充分である。従って、データ量
を減少させるためには、ＹＵＶ４：２：２：及びＹＵＶ
４：１：１フォーマットが使用されることが多く、尚Ｕ
及びＶタイプのデータは夫々、１６画素×８画素及び３
２画素×８画素のエリアに亘っての水平方向に平均化さ
れた値として表現され、一方Ｙ値は平均化されない。空
間ドメインにおける８×８マトリクスは「画素」マトリ
クスと呼ばれ、且つ変換ドメインにおけるそれに対応す
る８×８マトリクスは「周波数」マトリクスと呼ばれ
る。
【００２３】ユーザのオプションによって、前述した如
く、ある圧縮動作モードの下で、ＲＧＢ４：４：４及び
ＹＵＶ４：４：４フォーマットは、ＹＵＶ４：２：２フ
ォーマットで表示させることが可能である。これらの動
作モードにおいては、ＲＧＢ４：４：４データが、ＲＧ
Ｂデータに関しての一連の演算操作によって、最初にＹ
ＵＶ４：４：４フォーマットへ変換される。このように
して得られたＹＵＶ４：４：４データは、次いで、Ｕ，
Ｖ成分における隣接する画素を平均化することによっ
て、ＶＢＩＵ１０２におけるＹＵＶ４：２：２データへ
変換される。これらの動作モードを選択することによっ
て、処理されるべきデータ量は３分の１だけ減少され
る。上述した如く、ＪＰＥＧスタンダードは、「損失
性」圧縮アルゴリズムを実効し、ＲＧＢ４：４：４及び
ＹＵＶ４：４：４フォーマットからＹＵＶ４：２：２フ
ォーマットへの変換に起因するビデオ情報の損失は多く
の適用場面に対して顕著なものであるとは考えられな
い。
く、ある圧縮動作モードの下で、ＲＧＢ４：４：４及び
ＹＵＶ４：４：４フォーマットは、ＹＵＶ４：２：２フ
ォーマットで表示させることが可能である。これらの動
作モードにおいては、ＲＧＢ４：４：４データが、ＲＧ
Ｂデータに関しての一連の演算操作によって、最初にＹ
ＵＶ４：４：４フォーマットへ変換される。このように
して得られたＹＵＶ４：４：４データは、次いで、Ｕ，
Ｖ成分における隣接する画素を平均化することによっ
て、ＶＢＩＵ１０２におけるＹＵＶ４：２：２データへ
変換される。これらの動作モードを選択することによっ
て、処理されるべきデータ量は３分の１だけ減少され
る。上述した如く、ＪＰＥＧスタンダードは、「損失
性」圧縮アルゴリズムを実効し、ＲＧＢ４：４：４及び
ＹＵＶ４：４：４フォーマットからＹＵＶ４：２：２フ
ォーマットへの変換に起因するビデオ情報の損失は多く
の適用場面に対して顕著なものであるとは考えられな
い。
【００２４】ＲＧＢＫ、ＹＵＶＫ、ＣＭＹＫフォーマッ
トのＫ画素成分は同一に表示される。従って、ＲＧＢＫ
４：４：４：４データは、上述した同一の組の演算操作
をＲ，Ｇ，Ｂ成分に対して適用し且つ修正なしでＫ成分
をパスさせることによってＹＵＶＫ４：４：４：４デー
タへ変換させることが可能である。脱圧縮期間中、所望
により、圧縮動作期間中に廃棄された失われたサンプル
値の代わりに平均値を与えることによって、ＹＵＶ４：
２：２フォーマットからＹＵＶ４：４：４フォーマット
が回復される。所望により、ＲＧＢ４：４：４データか
らＹＵＶ４：４：４データを派生するために使用された
演算処理を逆にすることによりＹＵＶ４：４：４フォー
マットからＲＧＢ４：４：４フォーマットが回復され
る。ＲＧＢＫ４：４：４：４データは、同様に、ＹＵＶ
Ｋ４：４：４：４データから回復される。ＲＧＢ表示を
ＹＵＶ表示へ変換するため及びその逆変換をするために
使用される演算処理は、前述した本発明に関連する特許
出願に詳細に説明されている。
トのＫ画素成分は同一に表示される。従って、ＲＧＢＫ
４：４：４：４データは、上述した同一の組の演算操作
をＲ，Ｇ，Ｂ成分に対して適用し且つ修正なしでＫ成分
をパスさせることによってＹＵＶＫ４：４：４：４デー
タへ変換させることが可能である。脱圧縮期間中、所望
により、圧縮動作期間中に廃棄された失われたサンプル
値の代わりに平均値を与えることによって、ＹＵＶ４：
２：２フォーマットからＹＵＶ４：４：４フォーマット
が回復される。所望により、ＲＧＢ４：４：４データか
らＹＵＶ４：４：４データを派生するために使用された
演算処理を逆にすることによりＹＵＶ４：４：４フォー
マットからＲＧＢ４：４：４フォーマットが回復され
る。ＲＧＢＫ４：４：４：４データは、同様に、ＹＵＶ
Ｋ４：４：４：４データから回復される。ＲＧＢ表示を
ＹＵＶ表示へ変換するため及びその逆変換をするために
使用される演算処理は、前述した本発明に関連する特許
出願に詳細に説明されている。
【００２５】上述したフォーマットに加えて、本実施例
は、更に、ユーザが、任意の画素表示のデータからなる
８×８画素ブロックを直接的に供給することを可能とし
ている。この「フォーマット」は「バイパス／モノクロ
ーム」と呼ばれる。バイパス／モノクロームは、２つの
場合、即ちバイパス操作及びモノクローム操作において
遭遇するデータフォーマットである。バイパス操作にお
いては、ビデオデータは、外部メモリバッファを使用す
ることなしに直接的に外部ビデオ装置によって本実施例
へ供給されるか又は本実施例から取去られる。モノクロ
ーム操作においては、ビデオ情報は、３つ又は４つの成
分のタイプの強度でビデオデータを表わす１つのカラー
（従って、モノクローム）の強度で表示される。本実施
例においては、同一のデータフォーマット（バイパス／
モノクローム）がバイパス操作及びモノクローム操作の
両方に対して与えられている。以下にデータフォーマッ
ト及び動作モードについて要約する。
は、更に、ユーザが、任意の画素表示のデータからなる
８×８画素ブロックを直接的に供給することを可能とし
ている。この「フォーマット」は「バイパス／モノクロ
ーム」と呼ばれる。バイパス／モノクロームは、２つの
場合、即ちバイパス操作及びモノクローム操作において
遭遇するデータフォーマットである。バイパス操作にお
いては、ビデオデータは、外部メモリバッファを使用す
ることなしに直接的に外部ビデオ装置によって本実施例
へ供給されるか又は本実施例から取去られる。モノクロ
ーム操作においては、ビデオ情報は、３つ又は４つの成
分のタイプの強度でビデオデータを表わす１つのカラー
（従って、モノクローム）の強度で表示される。本実施
例においては、同一のデータフォーマット（バイパス／
モノクローム）がバイパス操作及びモノクローム操作の
両方に対して与えられている。以下にデータフォーマッ
ト及び動作モードについて要約する。
【００２６】要するに、本実施例は、４つの動作モード
の元で９個の画素フォーマットをサポートしている。フォーマット ＹＵＶ４：１：１ ＹＵＶ４：２：２ ＹＵＶ４：４：４⇔ＹＵＶ４：２：２ ＲＧＢ４：４：４⇔ＹＵＶ４：２：２ ＹＵＶ４：４：４又はＲＧＢ４：４：４ ＲＧＢ４：４：４⇔ＹＵＶ４：４：４ ＹＵＶＫ４：４：４：４又はＲＧＢＫ４：４：４：４又
はＣＭＹＫ４：４：４：４ ＲＧＢＫ４：４：４：４⇔ＹＵＶＫ４：４：４：４ バイパス／モノクロームモード 圧縮マスタモード 圧縮スレーブモード 脱圧縮マスタモード 脱圧縮スレーブモード
の元で９個の画素フォーマットをサポートしている。フォーマット ＹＵＶ４：１：１ ＹＵＶ４：２：２ ＹＵＶ４：４：４⇔ＹＵＶ４：２：２ ＲＧＢ４：４：４⇔ＹＵＶ４：２：２ ＹＵＶ４：４：４又はＲＧＢ４：４：４ ＲＧＢ４：４：４⇔ＹＵＶ４：４：４ ＹＵＶＫ４：４：４：４又はＲＧＢＫ４：４：４：４又
はＣＭＹＫ４：４：４：４ ＲＧＢＫ４：４：４：４⇔ＹＵＶＫ４：４：４：４ バイパス／モノクロームモード 圧縮マスタモード 圧縮スレーブモード 脱圧縮マスタモード 脱圧縮スレーブモード
【００２７】ＢＶＩＵユニット１０２における処理の結
果として、交互の「オン」及び「オフ」周期に対して、
クロック周期当たり１６ビット（２つの８ビット値）の
割合で、ビデオデータがブロックメモリユニット１０３
へ供給される。４つのクロック周期の間継続する「オ
ン」周期の期間中、ビデオデータは、１６ビットの割合
で、ブロックメモリユニット１０３へ供給される。これ
も４つのクロック周期が継続する「オフ」周期の期間
中、ブロックメモリユニット１０３へは何等ビデオデー
タが供給されない。この、交互の４つの「オン」クロッ
ク周期と４つの「オフ」クロック周期のパターンは、前
述した本発明の関連特許出願において説明されているブ
ロックメモリユニット１０３における読取り及び書込み
パターンに対応している。
果として、交互の「オン」及び「オフ」周期に対して、
クロック周期当たり１６ビット（２つの８ビット値）の
割合で、ビデオデータがブロックメモリユニット１０３
へ供給される。４つのクロック周期の間継続する「オ
ン」周期の期間中、ビデオデータは、１６ビットの割合
で、ブロックメモリユニット１０３へ供給される。これ
も４つのクロック周期が継続する「オフ」周期の期間
中、ブロックメモリユニット１０３へは何等ビデオデー
タが供給されない。この、交互の４つの「オン」クロッ
ク周期と４つの「オフ」クロック周期のパターンは、前
述した本発明の関連特許出願において説明されているブ
ロックメモリユニット１０３における読取り及び書込み
パターンに対応している。
【００２８】ブロックメモリユニット１０３は、各ブロ
ックが同一の画素成分タイプ（例えば、Ｙ，Ｕ又はＶ）
の６４個の値を有するように、８×８ブロック（マトリ
クス）内に格納すべき１６ビットビデオデータの入力ス
トリームに対するバッファである。このバッファ動作ス
テップは、重要である。なぜならば、本実施例において
実効される離散余弦変換（ＤＣＴ）アルゴリズムは二次
元変換であり、ビデオ信号データがＤＣＴ／ＩＤＣＴプ
ロセサユニット１０６を介して２回パス（通過）するこ
とを必要とし、従って変換操作が各空間的方向（水平及
び垂直）に対して一度づつビデオデータに対して作用す
る。当然、ビデオ入力データがＤＣＴ／ＩＤＣＴプロセ
サユニット１０６を一度通過した後に中間データ（「１
番目通過ＤＣＴ」データ）が得られる。容易に理解され
る如く、ビデオ入力データと１番目通過ＤＣＴデータの
両方がＤＣＴ／ＩＤＣＴプロセサユニット１０６へ入力
されるので、ＤＣＴ／ＩＤＣＴプロセサユニット１０６
は、ビデオ入力データと１番目通過ＤＣＴデータとの間
でマルチプレクス、即ち多重化動作を行なわねばならな
い。ＤＣＴユニット１０６内で必要とされるレジスタ数
を最小とし、且つＤＣＴユニット１０６内の制御信号を
簡単化するために、画素マトリクスの要素が処理される
シーケンスが重要である。
ックが同一の画素成分タイプ（例えば、Ｙ，Ｕ又はＶ）
の６４個の値を有するように、８×８ブロック（マトリ
クス）内に格納すべき１６ビットビデオデータの入力ス
トリームに対するバッファである。このバッファ動作ス
テップは、重要である。なぜならば、本実施例において
実効される離散余弦変換（ＤＣＴ）アルゴリズムは二次
元変換であり、ビデオ信号データがＤＣＴ／ＩＤＣＴプ
ロセサユニット１０６を介して２回パス（通過）するこ
とを必要とし、従って変換操作が各空間的方向（水平及
び垂直）に対して一度づつビデオデータに対して作用す
る。当然、ビデオ入力データがＤＣＴ／ＩＤＣＴプロセ
サユニット１０６を一度通過した後に中間データ（「１
番目通過ＤＣＴ」データ）が得られる。容易に理解され
る如く、ビデオ入力データと１番目通過ＤＣＴデータの
両方がＤＣＴ／ＩＤＣＴプロセサユニット１０６へ入力
されるので、ＤＣＴ／ＩＤＣＴプロセサユニット１０６
は、ビデオ入力データと１番目通過ＤＣＴデータとの間
でマルチプレクス、即ち多重化動作を行なわねばならな
い。ＤＣＴユニット１０６内で必要とされるレジスタ数
を最小とし、且つＤＣＴユニット１０６内の制御信号を
簡単化するために、画素マトリクスの要素が処理される
シーケンスが重要である。
【００２９】ビデオ入力データ及びＤＣＴ／ＩＤＣＴプ
ロセサユニット１０６へ入力するための二次元ＤＣＴの
１番目通過データのシーケンス動作は、ＤＣＴ入力選択
ユニット１０４によって実行される。ＤＣＴ入力選択ユ
ニット１０４は、所定の順番で、ブロックメモリユニッ
ト１０３からの２つの８ビットワードか又は二次元ＤＣ
Ｔの１番目通過データを有するＤＣＴ行格納ユニット１
０５からの２つの１６ビットワードの何れかを交互に選
択する。ＤＣＴ入力選択ユニット１０４によって選択さ
れたデータは、順番に、ＤＣＴ／ＩＤＣＴプロセサユニ
ット１０６によって処理される。その結果は、二次元Ｄ
ＣＴを完了したデータの場合には、量子化ユニット１０
８へ送給されるか、又は、１番目通過ＤＣＴデータの場
合には、二次元ＤＣＴの２番目通過のためにＤＣＴ行格
納ユニット１０５を介して送り戻される。このＤＣＴ行
格納ユニット１０５か又は量子化ユニット１０８の何れ
かに供給するためのデータの分離は、ＤＣＴ行／列分離
器ユニット１０７において達成される。ＤＣＴ操作の結
果は、各クロック周期毎に、２つの１６ビット１番目通
過又は２番目通過データを発生する。ＤＣＴ行／列分離
器ユニット１０７における二重バッファ機能構成は、変
換データの連続したストリーム、即ちクロック周期当た
り１６ビットの出力データをＤＣＴ行／列分離器ユニッ
ト１０７から量子化器ユニット１０８内へ供給する。Ｄ
ＣＴ入力選択ユニット１０４と、ＤＣＴ行格納ユニット
１０５と、ＤＣＴ／ＩＤＣＴプロセサユニット１０６
と、ＤＣＴ行／列分離器ユニット１０７の動作について
は前述した本発明に関連する特許出願に詳細に説明され
ている。
ロセサユニット１０６へ入力するための二次元ＤＣＴの
１番目通過データのシーケンス動作は、ＤＣＴ入力選択
ユニット１０４によって実行される。ＤＣＴ入力選択ユ
ニット１０４は、所定の順番で、ブロックメモリユニッ
ト１０３からの２つの８ビットワードか又は二次元ＤＣ
Ｔの１番目通過データを有するＤＣＴ行格納ユニット１
０５からの２つの１６ビットワードの何れかを交互に選
択する。ＤＣＴ入力選択ユニット１０４によって選択さ
れたデータは、順番に、ＤＣＴ／ＩＤＣＴプロセサユニ
ット１０６によって処理される。その結果は、二次元Ｄ
ＣＴを完了したデータの場合には、量子化ユニット１０
８へ送給されるか、又は、１番目通過ＤＣＴデータの場
合には、二次元ＤＣＴの２番目通過のためにＤＣＴ行格
納ユニット１０５を介して送り戻される。このＤＣＴ行
格納ユニット１０５か又は量子化ユニット１０８の何れ
かに供給するためのデータの分離は、ＤＣＴ行／列分離
器ユニット１０７において達成される。ＤＣＴ操作の結
果は、各クロック周期毎に、２つの１６ビット１番目通
過又は２番目通過データを発生する。ＤＣＴ行／列分離
器ユニット１０７における二重バッファ機能構成は、変
換データの連続したストリーム、即ちクロック周期当た
り１６ビットの出力データをＤＣＴ行／列分離器ユニッ
ト１０７から量子化器ユニット１０８内へ供給する。Ｄ
ＣＴ入力選択ユニット１０４と、ＤＣＴ行格納ユニット
１０５と、ＤＣＴ／ＩＤＣＴプロセサユニット１０６
と、ＤＣＴ行／列分離器ユニット１０７の動作について
は前述した本発明に関連する特許出願に詳細に説明され
ている。
【００３０】二次元ＤＣＴからの出力データは、８×８
マトリクスとして組織化され、以後、「周波数」マトリ
クスと呼び、それは元の８×８画素マトリクスの空間周
波数係数に対応している。各画素マトリクスは、二次元
ＤＣＴ処理の結果として変換（周波数）ドメインにおい
て対応する周波数マトリクスを有している。周波数マト
リクスにおけるその位置に従って、各要素は、量子化器
ユニット１０８において、ＹＵＶ量子化テーブル１０８
−１からとられた対応する量子化定数と乗算される。量
子化定数は、例えばＪＰＥＧ等のような国際的スタンダ
ードによって与えられた値であるか、又は、ホストコン
ピュータによって供給されるカスタム化された画像処理
機能に従って供給される値である。量子化器ユニット１
０８は、行／列分離器ユニット１０７からの１６ビット
入力を、ＹＵＶ量子化テーブル１０８−１からとられた
対応する１６ビットの量子化定数と乗算させるために１
６ビット×１６ビット乗算器を有している。その乗算結
果は、３２ビット値であり、ビット３１が最大桁ビット
であってビット０が最小桁ビットである。本実施例にお
いては、妥当なダイナミックレンジを得ると同時により
簡単なハードウエア構成とするために有意性のあるビッ
ト数を最小とするという二重の目的を達成するために、
経験的に適切なものであるとして決定されている１１ビ
ットレンジのみが保存されるにすぎない。この方法によ
れば、ビット３１乃至１５によって表示される数を丸め
るために、ビット１４の位置において１が加算される。
この３２ビット乗算結果の内で６個の最大桁ビット及び
１５個の最小桁ビットは廃棄される。その正味の結果
は、１１ビット値であり、それは以下に説明するジグザ
グユニット１０９へ送給される。この量子化ステップは
周波数マトリクスの高周波数係数をゼロへセットする傾
向があるので、量子化器ユニット１０８はロウパスデジ
タルフィルタとして作用する。このＤＣＴアルゴリズム
のために、低周波数係数は夫々の周波数マトリクスの下
位要素で表現され、即ち、ｉ≧ｍ及びｊ≧ｎの場合、水
平及び垂直の両方の方向において、要素ａｉｊは要素Ａ
ｍｎよりも元の画像の高周波数係数を表わす。
マトリクスとして組織化され、以後、「周波数」マトリ
クスと呼び、それは元の８×８画素マトリクスの空間周
波数係数に対応している。各画素マトリクスは、二次元
ＤＣＴ処理の結果として変換（周波数）ドメインにおい
て対応する周波数マトリクスを有している。周波数マト
リクスにおけるその位置に従って、各要素は、量子化器
ユニット１０８において、ＹＵＶ量子化テーブル１０８
−１からとられた対応する量子化定数と乗算される。量
子化定数は、例えばＪＰＥＧ等のような国際的スタンダ
ードによって与えられた値であるか、又は、ホストコン
ピュータによって供給されるカスタム化された画像処理
機能に従って供給される値である。量子化器ユニット１
０８は、行／列分離器ユニット１０７からの１６ビット
入力を、ＹＵＶ量子化テーブル１０８−１からとられた
対応する１６ビットの量子化定数と乗算させるために１
６ビット×１６ビット乗算器を有している。その乗算結
果は、３２ビット値であり、ビット３１が最大桁ビット
であってビット０が最小桁ビットである。本実施例にお
いては、妥当なダイナミックレンジを得ると同時により
簡単なハードウエア構成とするために有意性のあるビッ
ト数を最小とするという二重の目的を達成するために、
経験的に適切なものであるとして決定されている１１ビ
ットレンジのみが保存されるにすぎない。この方法によ
れば、ビット３１乃至１５によって表示される数を丸め
るために、ビット１４の位置において１が加算される。
この３２ビット乗算結果の内で６個の最大桁ビット及び
１５個の最小桁ビットは廃棄される。その正味の結果
は、１１ビット値であり、それは以下に説明するジグザ
グユニット１０９へ送給される。この量子化ステップは
周波数マトリクスの高周波数係数をゼロへセットする傾
向があるので、量子化器ユニット１０８はロウパスデジ
タルフィルタとして作用する。このＤＣＴアルゴリズム
のために、低周波数係数は夫々の周波数マトリクスの下
位要素で表現され、即ち、ｉ≧ｍ及びｊ≧ｎの場合、水
平及び垂直の両方の方向において、要素ａｉｊは要素Ａ
ｍｎよりも元の画像の高周波数係数を表わす。
【００３１】従ってジグザグユニット１０９は各クロッ
ク周期毎に１１ビットのデータを受取る。各データは８
×８周波数マトリクスの量子化された要素である。その
データが入力されると、それらは各々６４位置メモリア
レイの１つの位置内に個別的に書込まれ、該アレイにお
いて、各位置は周波数マトリクスの要素を表わしてい
る。該メモリアレイが満杯になると、周波数マトリクス
の要素が、００位置から始めてジグザグ態様で８×８マ
トリクスを読取るのと対応した態様で読出される。（即
ち、Ａ００，Ａ１０，Ａ０１，Ａ０２，Ａ１１，
Ａ２０，Ａ３０，Ａ２１，Ａ１２，Ａ０３等の順番であ
る）。量子化ステップは高周波数係数をゼロとさせる傾
向があるので、この８×８周波数マトリクスの読取り方
法は、ゼロとされた周波数係数からなる長いランを発生
させる蓋然性が高く、ゼロの個別的な値ではなく、ゼロ
の長いランをラン長として表示することによりデータシ
ーケンスを圧縮する便利な手段を提供している。（即
ち、冗長性が除去される）。次いで、このラン長はゼロ
パッカ／アンパッカユニット１１０においてエンコード
される。
ク周期毎に１１ビットのデータを受取る。各データは８
×８周波数マトリクスの量子化された要素である。その
データが入力されると、それらは各々６４位置メモリア
レイの１つの位置内に個別的に書込まれ、該アレイにお
いて、各位置は周波数マトリクスの要素を表わしてい
る。該メモリアレイが満杯になると、周波数マトリクス
の要素が、００位置から始めてジグザグ態様で８×８マ
トリクスを読取るのと対応した態様で読出される。（即
ち、Ａ００，Ａ１０，Ａ０１，Ａ０２，Ａ１１，
Ａ２０，Ａ３０，Ａ２１，Ａ１２，Ａ０３等の順番であ
る）。量子化ステップは高周波数係数をゼロとさせる傾
向があるので、この８×８周波数マトリクスの読取り方
法は、ゼロとされた周波数係数からなる長いランを発生
させる蓋然性が高く、ゼロの個別的な値ではなく、ゼロ
の長いランをラン長として表示することによりデータシ
ーケンスを圧縮する便利な手段を提供している。（即
ち、冗長性が除去される）。次いで、このラン長はゼロ
パッカ／アンパッカユニット１１０においてエンコード
される。
【００３２】現在の６４個の１１ビット値の蓄積を与え
ると共に同時的にラン長フォーマットでの前の６４個の
１１ビット値を読出すジグザグユニット１０９における
この二重バッファ機能構成のために、１１ビットデータ
の連続的なストリームがゼロパッカ／アンパッカユニッ
ト１１０へ与えられる。このデータストリームは、各デ
ータがＤＣ，ＡＣ，ＲＬ又はＥＯＢの何れかのタイプの
データであるフォーマットへパック、即ち凝縮が行なわ
れる。各８×８周波数マトリクスにおいて、ＤＣ係数と
呼ばれるＤＣタイプのデータが１つだけ存在している。
このＤＣ係数は、周波数マトリクスのＡ００要素に対応
している。周波数マトリクスのその他全ての要素は、Ａ
Ｃ係数と呼ばれる。ＲＬタイプのデータは、上述したジ
グザグ態様で読取られる周波数マトリクスにおけるゼロ
のランをエンコードする。ＥＯＢタイプのデータは、上
述したジグザグ態様で読取られる場合に周波数マトリク
スにおける残りの要素が全てゼロであることを表わす。
次いで、このデータストリームは、次のステップで圧縮
データ表示へエンコードするために、先入れ先出し（Ｆ
ＩＦＯ）メモリアレイ１１４内に格納される。この場合
における圧縮データ表示はホフマンコードである。この
ＦＩＦＯメモリアレイ１１４は、ホストバスインターフ
ェースユニット１１３を介してホストコンピュータの指
示の下でコーダ／デコーダユニット１１１によって検索
されるべきゼロパック型データに対する一時的格納を与
える。ホフマンコードテーブル（コーディング及びデコ
ーディングのためのもの）は、ホフマンテーブル１１７
内に格納され、該テーブルはシステム初期化時にロード
されるスタティックランダムアクセスメモリアレイを有
している。ホフマンテーブル１１７は、圧縮期間中コー
ダユニット１１１ａによって読取られ、且つ脱圧縮期間
中、デコーダユニット１１１ｂによって読取られる。Ｆ
ＩＦＯメモリ１１４内での一時的格納が必要である。な
ぜならば、機能ユニット１０２乃至１１０による入力ビ
デオ信号による（それは連続的にＶＢＩＵ１０２で供給
され且つ実時間で処理されねばならない）に関しての従
来の信号処理ステップと異なり、本実施例のコーディン
グステップは、ホストバスインターフェースユニット１
１３を介して本発明の実施例と非同期的に対話をする外
部的ホストコンピュータの制御化で実施されるからであ
る。
ると共に同時的にラン長フォーマットでの前の６４個の
１１ビット値を読出すジグザグユニット１０９における
この二重バッファ機能構成のために、１１ビットデータ
の連続的なストリームがゼロパッカ／アンパッカユニッ
ト１１０へ与えられる。このデータストリームは、各デ
ータがＤＣ，ＡＣ，ＲＬ又はＥＯＢの何れかのタイプの
データであるフォーマットへパック、即ち凝縮が行なわ
れる。各８×８周波数マトリクスにおいて、ＤＣ係数と
呼ばれるＤＣタイプのデータが１つだけ存在している。
このＤＣ係数は、周波数マトリクスのＡ００要素に対応
している。周波数マトリクスのその他全ての要素は、Ａ
Ｃ係数と呼ばれる。ＲＬタイプのデータは、上述したジ
グザグ態様で読取られる周波数マトリクスにおけるゼロ
のランをエンコードする。ＥＯＢタイプのデータは、上
述したジグザグ態様で読取られる場合に周波数マトリク
スにおける残りの要素が全てゼロであることを表わす。
次いで、このデータストリームは、次のステップで圧縮
データ表示へエンコードするために、先入れ先出し（Ｆ
ＩＦＯ）メモリアレイ１１４内に格納される。この場合
における圧縮データ表示はホフマンコードである。この
ＦＩＦＯメモリアレイ１１４は、ホストバスインターフ
ェースユニット１１３を介してホストコンピュータの指
示の下でコーダ／デコーダユニット１１１によって検索
されるべきゼロパック型データに対する一時的格納を与
える。ホフマンコードテーブル（コーディング及びデコ
ーディングのためのもの）は、ホフマンテーブル１１７
内に格納され、該テーブルはシステム初期化時にロード
されるスタティックランダムアクセスメモリアレイを有
している。ホフマンテーブル１１７は、圧縮期間中コー
ダユニット１１１ａによって読取られ、且つ脱圧縮期間
中、デコーダユニット１１１ｂによって読取られる。Ｆ
ＩＦＯメモリ１１４内での一時的格納が必要である。な
ぜならば、機能ユニット１０２乃至１１０による入力ビ
デオ信号による（それは連続的にＶＢＩＵ１０２で供給
され且つ実時間で処理されねばならない）に関しての従
来の信号処理ステップと異なり、本実施例のコーディン
グステップは、ホストバスインターフェースユニット１
１３を介して本発明の実施例と非同期的に対話をする外
部的ホストコンピュータの制御化で実施されるからであ
る。
【００３３】ＦＩＦＯメモリ１１４は、同時的な読取り
及び書込みを可能とする二重ポートメモリである。圧縮
期間中、ゼロパック型データはゼロパッカ／アンパッカ
ユニット１１０によってＦＩＦＯメモリ１１４内に書込
まれ、且つコーダユニット１１１ａによって読取られ
る。脱圧縮期間中、ホフマンデコード済データがデコー
ダユニット１１１ｂによってＦＩＦＯメモリ１１４内に
書込まれ且つゼロパッカ／アンパッカユニット１１０に
よって読取られる。圧縮期間中、コーダユニット１１１
ａは、ホフマンコードテーブル１１７を使用して、ゼロ
パック型データをホフマンコードへ変換する。次いで、
ホフマンコード化データは、大量記憶媒体に記憶するた
めに、ホストバスインターフェースユニット１１３を介
してホストコンピュータ（不図示）へ送給される。ホス
トコンピュータは、ホストバス１１５（例えば、図９参
照）を介して、量子化器ユニット１０８及びＤＣＴブロ
ックメモリ１０３等の本システムの種々のモジュールと
直接的に通信することが可能である。
及び書込みを可能とする二重ポートメモリである。圧縮
期間中、ゼロパック型データはゼロパッカ／アンパッカ
ユニット１１０によってＦＩＦＯメモリ１１４内に書込
まれ、且つコーダユニット１１１ａによって読取られ
る。脱圧縮期間中、ホフマンデコード済データがデコー
ダユニット１１１ｂによってＦＩＦＯメモリ１１４内に
書込まれ且つゼロパッカ／アンパッカユニット１１０に
よって読取られる。圧縮期間中、コーダユニット１１１
ａは、ホフマンコードテーブル１１７を使用して、ゼロ
パック型データをホフマンコードへ変換する。次いで、
ホフマンコード化データは、大量記憶媒体に記憶するた
めに、ホストバスインターフェースユニット１１３を介
してホストコンピュータ（不図示）へ送給される。ホス
トコンピュータは、ホストバス１１５（例えば、図９参
照）を介して、量子化器ユニット１０８及びＤＣＴブロ
ックメモリ１０３等の本システムの種々のモジュールと
直接的に通信することが可能である。
【００３４】本実施例のアーキテクチャは、高度の「パ
イプライン」型のプロセサとして説明することが可能な
タイプのものである。このようなプロセサの１つの突出
した特徴は、固定した「待時間（ｌａｔｅｎｃｙ）」関
係、即ち時間遅延によって別の機能ブロックによって処
理される１組のデータに関連して任意の与えられた時間
においてある機能ブロックがその１組のデータを処理す
るという点である。機能ブロック間に同期を与えるため
に、１組のコンフィギュレーション（形態）レジスタが
設けられている。機能ブロック間に適切な待時間を維持
することに加えて、これらのコンフィギュレーションレ
ジスタは更にその他のコンフィギュレーション情報を有
している。ビデオ信号の脱圧縮は、圧縮の動作を実質的
に逆にした態様で達成される。
イプライン」型のプロセサとして説明することが可能な
タイプのものである。このようなプロセサの１つの突出
した特徴は、固定した「待時間（ｌａｔｅｎｃｙ）」関
係、即ち時間遅延によって別の機能ブロックによって処
理される１組のデータに関連して任意の与えられた時間
においてある機能ブロックがその１組のデータを処理す
るという点である。機能ブロック間に同期を与えるため
に、１組のコンフィギュレーション（形態）レジスタが
設けられている。機能ブロック間に適切な待時間を維持
することに加えて、これらのコンフィギュレーションレ
ジスタは更にその他のコンフィギュレーション情報を有
している。ビデオ信号の脱圧縮は、圧縮の動作を実質的
に逆にした態様で達成される。
【００３５】最小データユニット 最小データユニットの概念は、一般化した制御機構を与
えることにより本発明の本実施例の制御を簡単化してい
る。最小データユニットは、初期状態に復帰する前に本
実施例が処理せねばならない最小数のブロック（８×８
ブロックデータ）である。例えば、ＹＵＶ４：１：１フ
ォーマットデータの場合、本実施例は、４つのブロック
のＹデータ及び各々１つのブロックのＵ及びＶデータを
サイクルで処理せねばならない。従って、最小データ単
位は６である。ＹＵＶ４：２：２フォーマットデータの
場合、本実施例は、２つのブロックのＹデータと、各々
１つのブロックのＵ及びＶデータのサイクルを処理す
る。従って、この場合の最小データ単位は４である。容
易に理解される如く、ＹＵＶ４：４：４データの場合に
は、最小データ単位は３であり、且つＹＵＶＫ４：４：
４：４の場合には、最小データ単位は４である。
えることにより本発明の本実施例の制御を簡単化してい
る。最小データユニットは、初期状態に復帰する前に本
実施例が処理せねばならない最小数のブロック（８×８
ブロックデータ）である。例えば、ＹＵＶ４：１：１フ
ォーマットデータの場合、本実施例は、４つのブロック
のＹデータ及び各々１つのブロックのＵ及びＶデータを
サイクルで処理せねばならない。従って、最小データ単
位は６である。ＹＵＶ４：２：２フォーマットデータの
場合、本実施例は、２つのブロックのＹデータと、各々
１つのブロックのＵ及びＶデータのサイクルを処理す
る。従って、この場合の最小データ単位は４である。容
易に理解される如く、ＹＵＶ４：４：４データの場合に
は、最小データ単位は３であり、且つＹＵＶＫ４：４：
４：４の場合には、最小データ単位は４である。
【００３６】各機能的ユニットは、定義された最小デー
タ単位に従ってその内部制御をセットし、且つ各機能ユ
ニットのコンフィギュレーションレジスタ内に格納され
る待時間値によって同期される。各機能ユニットは、最
小データ単位で定義される周期性を有する有限状態マシ
ンとして動作する。本実施例においては、最小データ単
位は１乃至１０の間の任意の数とすることが可能であ
る。この最小データ単位の概念を使用して、グローバル
スタート信号を受取った後に、機能ユニット内の制御
は、カウンタによって局所的に与えることが可能であ
り、且つ機能ユニット間の制御情報の通信は、全ての機
能ユニットをステップ内に維持する待時間値による同期
に起因して最小のものに維持される。
タ単位に従ってその内部制御をセットし、且つ各機能ユ
ニットのコンフィギュレーションレジスタ内に格納され
る待時間値によって同期される。各機能ユニットは、最
小データ単位で定義される周期性を有する有限状態マシ
ンとして動作する。本実施例においては、最小データ単
位は１乃至１０の間の任意の数とすることが可能であ
る。この最小データ単位の概念を使用して、グローバル
スタート信号を受取った後に、機能ユニット内の制御
は、カウンタによって局所的に与えることが可能であ
り、且つ機能ユニット間の制御情報の通信は、全ての機
能ユニットをステップ内に維持する待時間値による同期
に起因して最小のものに維持される。
【００３７】ビデオバスインターフェースユニット１０
２の構成及び動作 ビデオバスインターフェースユニット１０２は、デジタ
ル化ビデオシーケンスデータと８×８画素ブロックフォ
ーマットデータとの間での双方向データ変換を与え、且
つ外部ビデオ装置と本実施例との間のデータフローを制
御する。本実施例は、「外部ストリップバッファ」とも
呼ばれる外部メモリバッファから入力をとることが可能
である。水平ライン毎（「ビデオシーケンス」）データ
の８つのラインが、ＶＢＩＵ１０２の制御の下で、外部
ストリップバッファ（不図示）内にラッチされる。次い
で、ＶＢＩＵ１０２は、８×８「ブロックビデオ画素」
フォーマットで本発明の本実施例内に格納されたデータ
を読取る。前述した如く、「ブロックビデオ画素」フォ
ーマットは、画像内の８×８画素エリアに対応する６４
個の面素を有している。各画素は、使用されるデータフ
ォーマットに依存して、３つ又は４つの画素成分タイプ
によって記述され、例えば、ＲＧＢ４，４，４フォーマ
ットにおける各画素は３つの強度Ｒ，Ｇ，Ｂによって記
述される。内部的には、「バイパス／モノクローム」デ
ータフォーマット（それは、上述した「バイパス」又は
「モノクローム」の何れかの動作の下で与えられる）の
場合を除いて、ブロックビデオ画素フォーマットはビデ
オデータのデータフォーマットに従って、ブロックメモ
リユニット１０３において３つ又は４つの６４値画素成
分マトリクス内に格納される。各マトリクスは、「８×
８ブロック」フォーマットであると言われる。「バイパ
ス」動作の下では、前述した如く、入力データは既に８
×８ブロックフォーマットの状態である。なぜならば、
外部ビデオ装置が既に８×８ブロックフォーマットの状
態で画素成分マトリクス内に入力ビデオデータを供給す
るからである。「モノクローム」動作の場合、ビデオデ
ータを表現するために単に１つのカラーが与えられる。
２の構成及び動作 ビデオバスインターフェースユニット１０２は、デジタ
ル化ビデオシーケンスデータと８×８画素ブロックフォ
ーマットデータとの間での双方向データ変換を与え、且
つ外部ビデオ装置と本実施例との間のデータフローを制
御する。本実施例は、「外部ストリップバッファ」とも
呼ばれる外部メモリバッファから入力をとることが可能
である。水平ライン毎（「ビデオシーケンス」）データ
の８つのラインが、ＶＢＩＵ１０２の制御の下で、外部
ストリップバッファ（不図示）内にラッチされる。次い
で、ＶＢＩＵ１０２は、８×８「ブロックビデオ画素」
フォーマットで本発明の本実施例内に格納されたデータ
を読取る。前述した如く、「ブロックビデオ画素」フォ
ーマットは、画像内の８×８画素エリアに対応する６４
個の面素を有している。各画素は、使用されるデータフ
ォーマットに依存して、３つ又は４つの画素成分タイプ
によって記述され、例えば、ＲＧＢ４，４，４フォーマ
ットにおける各画素は３つの強度Ｒ，Ｇ，Ｂによって記
述される。内部的には、「バイパス／モノクローム」デ
ータフォーマット（それは、上述した「バイパス」又は
「モノクローム」の何れかの動作の下で与えられる）の
場合を除いて、ブロックビデオ画素フォーマットはビデ
オデータのデータフォーマットに従って、ブロックメモ
リユニット１０３において３つ又は４つの６４値画素成
分マトリクス内に格納される。各マトリクスは、「８×
８ブロック」フォーマットであると言われる。「バイパ
ス」動作の下では、前述した如く、入力データは既に８
×８ブロックフォーマットの状態である。なぜならば、
外部ビデオ装置が既に８×８ブロックフォーマットの状
態で画素成分マトリクス内に入力ビデオデータを供給す
るからである。「モノクローム」動作の場合、ビデオデ
ータを表現するために単に１つのカラーが与えられる。
【００３８】脱圧縮期間中、ブロックメモリ１０３内の
各成分８×８ブロックフォーマットから８×８ビデオ画
素フォーマットへデータを変換した後に、ＶＢＩＵ１０
２は、本実施例からの８×８ブロックビデオ画素フォー
マットデータを、ライン毎のビデオシーケンスデータが
爾後に外部ビデオ装置へ読出されることが可能であるよ
うな位置において外部ストリップバッファメモリ内に格
納する。圧縮及び脱圧縮の両方において、本実施例はス
レーブモードか又はマスタモードの何れかとすることが
可能である。スレーブモードの下では、外部装置は本実
施例に同期信号「ｈｓｙｎｃｈ」及び「ｖｓｙｎｃｈ」
を供給する。これらの信号は、マスタモードの下では、
ＶＢＩＵ１０２によって与えられる。
各成分８×８ブロックフォーマットから８×８ビデオ画
素フォーマットへデータを変換した後に、ＶＢＩＵ１０
２は、本実施例からの８×８ブロックビデオ画素フォー
マットデータを、ライン毎のビデオシーケンスデータが
爾後に外部ビデオ装置へ読出されることが可能であるよ
うな位置において外部ストリップバッファメモリ内に格
納する。圧縮及び脱圧縮の両方において、本実施例はス
レーブモードか又はマスタモードの何れかとすることが
可能である。スレーブモードの下では、外部装置は本実
施例に同期信号「ｈｓｙｎｃｈ」及び「ｖｓｙｎｃｈ」
を供給する。これらの信号は、マスタモードの下では、
ＶＢＩＵ１０２によって与えられる。
【００３９】ＶＢＩＵ１０２は、次の９個のビデオ画素
データフォーマットを取扱う。 ＹＵＶ／４：２：２ （通常のレート） ＹＵＶ／４：４：４からＹＵＶ／４：２：２への変換（通常のレート） ＲＧＢ／４：４：４からＹＵＶ／４：２：２への変換（通常のレート） ＹＵＶ／４：４：４又はＲＧＢ／４：４：４成分 （半分のレート） ＲＧＢ／４：４：４からＹＵＶ／４：４：４への変換（半分のレート） ＹＵＶＫ／４：４：４：４又はＲＧＢＫ／４：４：４：４又は ＣＭＹＫ／４：４：４：４成分 （半分のレート） ＲＧＢＫ／４：４：４：４からＹＵＶＫ／４：４：４：４への変換 （半分のレート） バイパス／モノクローム （２倍のレート）
データフォーマットを取扱う。 ＹＵＶ／４：２：２ （通常のレート） ＹＵＶ／４：４：４からＹＵＶ／４：２：２への変換（通常のレート） ＲＧＢ／４：４：４からＹＵＶ／４：２：２への変換（通常のレート） ＹＵＶ／４：４：４又はＲＧＢ／４：４：４成分 （半分のレート） ＲＧＢ／４：４：４からＹＵＶ／４：４：４への変換（半分のレート） ＹＵＶＫ／４：４：４：４又はＲＧＢＫ／４：４：４：４又は ＣＭＹＫ／４：４：４：４成分 （半分のレート） ＲＧＢＫ／４：４：４：４からＹＵＶＫ／４：４：４：４への変換 （半分のレート） バイパス／モノクローム （２倍のレート）
【００４０】括弧書きの中の特性例、例えば「通常のレ
ート」は、関連する入力データがＶＢＩＵ１０２へ供給
されるデータ入力レート、即ち速度に対応している。通
常のレート下では、Ｉ／Ｏバス１０２−２上での２つの
画素クロック周期毎に１つの画素が供給される。半分の
レートの下では、Ｉ／Ｏバス１０２−２における４つの
画素クロック周期毎に１つの画素が与えられる。「二重
のレート」の下では、２つのクロックサイクル毎に２つ
の画素が与えられる。
ート」は、関連する入力データがＶＢＩＵ１０２へ供給
されるデータ入力レート、即ち速度に対応している。通
常のレート下では、Ｉ／Ｏバス１０２−２上での２つの
画素クロック周期毎に１つの画素が供給される。半分の
レートの下では、Ｉ／Ｏバス１０２−２における４つの
画素クロック周期毎に１つの画素が与えられる。「二重
のレート」の下では、２つのクロックサイクル毎に２つ
の画素が与えられる。
【００４１】図３は、一例としてＹＵＶ４：１：１フォ
ーマットを使用した場合の４：１：１フォーマットの下
での「通常のレート」動作を示している。図３に示した
如く、Ｉ／Ｏバス１０２−２上での２つの画素クロック
周期において１２ビットのデータが送信される。各１２
ビットデータは、Ｙ画素成分タイプの８ビット値とＵ又
はＶの何れかの画素成分タイプの８ビット値の高位ニブ
ル又は低位ニブルとを有している。その結果、Ｙ画素成
分タイプの４つの８ビット値が、Ｕ及びＶ成分タイプの
各８ビット値の各々に対して与えられる。その他の４：
１：１フォーマットは同様に与えられる。図４は、一例
としてＹＵＶ４：２：２フォーマットを使用した場合の
４：２：２フォーマットの下での「通常のレート」動作
を示している。４：２：２フォーマットにおいては、１
６ビットのデータがＩ／Ｏバス１０２−２上に供給され
る。図４に示した如く、２つの画素クロック周期毎に、
Ｙ画素成分タイプの８ビット値とＵ又はＶ画素成分タイ
プの８ビット値が供給される。
ーマットを使用した場合の４：１：１フォーマットの下
での「通常のレート」動作を示している。図３に示した
如く、Ｉ／Ｏバス１０２−２上での２つの画素クロック
周期において１２ビットのデータが送信される。各１２
ビットデータは、Ｙ画素成分タイプの８ビット値とＵ又
はＶの何れかの画素成分タイプの８ビット値の高位ニブ
ル又は低位ニブルとを有している。その結果、Ｙ画素成
分タイプの４つの８ビット値が、Ｕ及びＶ成分タイプの
各８ビット値の各々に対して与えられる。その他の４：
１：１フォーマットは同様に与えられる。図４は、一例
としてＹＵＶ４：２：２フォーマットを使用した場合の
４：２：２フォーマットの下での「通常のレート」動作
を示している。４：２：２フォーマットにおいては、１
６ビットのデータがＩ／Ｏバス１０２−２上に供給され
る。図４に示した如く、２つの画素クロック周期毎に、
Ｙ画素成分タイプの８ビット値とＵ又はＶ画素成分タイ
プの８ビット値が供給される。
【００４２】図５は、一例としてＲＧＢ４：４：４を使
用した場合の４：４：４データフォーマットの下での
「半分のレート」動作を示している。４：４：４データ
フォーマットの下では、各々が８ビット幅である３つの
フィールドを有する２４ビット値が、４つの画素クロッ
クサイクル毎に、ＶＢＩＵ１０２によってＩ／Ｏデータ
バス１０２−２上で受取られる。図示した如く、Ｉ／Ｏ
データバス１０２−２のビット０乃至７は、Ｒタイプの
値を有しており、ビット８乃至１５はＧタイプの値を有
しており、且つビット１６乃至２３はＢタイプの値を有
している。従って、各２４ビットワードは、１個の画素
に対応している。その他の４：４：４フォーマットも同
様の対応で与えられる。図６は、一例としてＣＭＹＫ
４：４：４：４フォーマットを使用した場合の４：４：
４：４フォーマットの下での「半分のレート」の動作を
示している。４：４：４データフォーマットの場合と異
なり、４：４：４：４フォーマットの下では、Ｉ／Ｏバ
ス１０２−２のビット０乃至１５のみがデータを有して
いる。２つの画素クロックサイクル毎に、Ｃ及びＭ又は
Ｙ及びＫタイプの２つの８ビット値が送信される。ＣＭ
ＹＫ４：４：４：４フォーマットにおける１つの画素
は、４つの８ビット値から構成されているので、１個の
画素は４つの画素クロックサイクル毎に送信される。そ
の他の４：４：４：４フォーマットも同様に与えられ
る。図７は、「バイパス」モードの動作を示している。
前述した如く、「バイパス」モードの下では、８×８ブ
ロックビデオ画素データではなく、８×８ブロックフォ
ーマットデータが送信される。８×８ブロックフォーマ
ットデータにおいては、同一の画素成分タイプの６４個
の値が、８×８ブロックビデオ画素データフォーマット
における如く、他の画素成分タイプの値とインターリー
ブすることなしに、送信される。バイパスモードの下で
は、２４ビットＩ／Ｏバス１０２−２の１６ビットのみ
が使用される。４つの画素クロック周期毎に４つの値が
供給されるので、この動作モードは「２０のレート」と
して記述される。
用した場合の４：４：４データフォーマットの下での
「半分のレート」動作を示している。４：４：４データ
フォーマットの下では、各々が８ビット幅である３つの
フィールドを有する２４ビット値が、４つの画素クロッ
クサイクル毎に、ＶＢＩＵ１０２によってＩ／Ｏデータ
バス１０２−２上で受取られる。図示した如く、Ｉ／Ｏ
データバス１０２−２のビット０乃至７は、Ｒタイプの
値を有しており、ビット８乃至１５はＧタイプの値を有
しており、且つビット１６乃至２３はＢタイプの値を有
している。従って、各２４ビットワードは、１個の画素
に対応している。その他の４：４：４フォーマットも同
様の対応で与えられる。図６は、一例としてＣＭＹＫ
４：４：４：４フォーマットを使用した場合の４：４：
４：４フォーマットの下での「半分のレート」の動作を
示している。４：４：４データフォーマットの場合と異
なり、４：４：４：４フォーマットの下では、Ｉ／Ｏバ
ス１０２−２のビット０乃至１５のみがデータを有して
いる。２つの画素クロックサイクル毎に、Ｃ及びＭ又は
Ｙ及びＫタイプの２つの８ビット値が送信される。ＣＭ
ＹＫ４：４：４：４フォーマットにおける１つの画素
は、４つの８ビット値から構成されているので、１個の
画素は４つの画素クロックサイクル毎に送信される。そ
の他の４：４：４：４フォーマットも同様に与えられ
る。図７は、「バイパス」モードの動作を示している。
前述した如く、「バイパス」モードの下では、８×８ブ
ロックビデオ画素データではなく、８×８ブロックフォ
ーマットデータが送信される。８×８ブロックフォーマ
ットデータにおいては、同一の画素成分タイプの６４個
の値が、８×８ブロックビデオ画素データフォーマット
における如く、他の画素成分タイプの値とインターリー
ブすることなしに、送信される。バイパスモードの下で
は、２４ビットＩ／Ｏバス１０２−２の１６ビットのみ
が使用される。４つの画素クロック周期毎に４つの値が
供給されるので、この動作モードは「２０のレート」と
して記述される。
【００４３】圧縮スレーブモード機能 圧縮スレーブモードの下では、ＶＢＩＵ１０２が、ビデ
オ同期信号「ｈｓｙｎｃｎ」及び「ｖｓｙｎｃｎ」及び
画素タイミングクロック「ｃｌｋｉｎ」、「ｐｈａｓｅ
ｌｉｎ」、「ｐｈａｓｅ２ｉｎ」に従って外部ビデオ装
置からビデオシーケンスデータを採取する。画像窓寸法
及び窓位置は、ＶＢＩＵ１０２の内部コンフィギュレー
ションレジスタ内に窓寸法及び窓位置を格納するホスト
バスインターフェースユニット（ＨＢＩＵ）１１３によ
って設定される。ＶＢＩＵ１０２動作をスタートさせる
ために、ＨＢＩＵ１１３は「スタート」信号を論理高に
活性化させる。
オ同期信号「ｈｓｙｎｃｎ」及び「ｖｓｙｎｃｎ」及び
画素タイミングクロック「ｃｌｋｉｎ」、「ｐｈａｓｅ
ｌｉｎ」、「ｐｈａｓｅ２ｉｎ」に従って外部ビデオ装
置からビデオシーケンスデータを採取する。画像窓寸法
及び窓位置は、ＶＢＩＵ１０２の内部コンフィギュレー
ションレジスタ内に窓寸法及び窓位置を格納するホスト
バスインターフェースユニット（ＨＢＩＵ）１１３によ
って設定される。ＶＢＩＵ１０２動作をスタートさせる
ために、ＨＢＩＵ１１３は「スタート」信号を論理高に
活性化させる。
【００４４】「スタート」信号が論理高に活性化された
後に入力される「ｖｓｙｎｃｎ」信号の最初の負のエッ
ジにおいて、ＶＢＩＵ１０２における動作が開始する。
ＶＢＩＵ１０２は、受取った「ｈｓｙｎｃｎ」信号の負
のエッジを使用してビデオ水平ラインのカウントを行な
う。該ビデオ信号が「ビデオフレーム」と呼ばれる画像
窓の上部ラインに到着すると、ＶＢＩＵ１０２は、「ｃ
ｌｋｉｎ」、「ｐｈａｓｅｌｉｎ」、「ｐｈａｓｅ２ｉ
ｎ」クロック入力信号を使用して水平画像のカウントを
開始する。それがターゲット窓の左側上部に到達する
と、ＶＢＩＵ１０２は、外部バッファメモリ内に格納す
るために、外部装置がＩ／Ｏバス１０２−２上にビデオ
画素データを出力することを要求する。ＶＢＩＵ１０２
は、ターゲット窓の右側端部に到達するまで、ビデオデ
ータを外部バッファメモリ内に格納することの要求を継
続する。次いで、次のラインにおけるターゲット窓の左
側端部に到達するまで、外部バッファメモリ内へ入力さ
れるビデオデータは停止される。ターゲット窓データの
最初の８本のラインが外部バッファメモリ内に完全に書
込まれるまで、外部バッファメモリ内へ入力されるビデ
オデータはこのような態様で継続される。次いで、ター
ゲット窓データは、入力データとして二次元８×８ブロ
ックビデオ画素データにおいてＶＢＩＵ１０２によって
読出すための準備がなされる。
後に入力される「ｖｓｙｎｃｎ」信号の最初の負のエッ
ジにおいて、ＶＢＩＵ１０２における動作が開始する。
ＶＢＩＵ１０２は、受取った「ｈｓｙｎｃｎ」信号の負
のエッジを使用してビデオ水平ラインのカウントを行な
う。該ビデオ信号が「ビデオフレーム」と呼ばれる画像
窓の上部ラインに到着すると、ＶＢＩＵ１０２は、「ｃ
ｌｋｉｎ」、「ｐｈａｓｅｌｉｎ」、「ｐｈａｓｅ２ｉ
ｎ」クロック入力信号を使用して水平画像のカウントを
開始する。それがターゲット窓の左側上部に到達する
と、ＶＢＩＵ１０２は、外部バッファメモリ内に格納す
るために、外部装置がＩ／Ｏバス１０２−２上にビデオ
画素データを出力することを要求する。ＶＢＩＵ１０２
は、ターゲット窓の右側端部に到達するまで、ビデオデ
ータを外部バッファメモリ内に格納することの要求を継
続する。次いで、次のラインにおけるターゲット窓の左
側端部に到達するまで、外部バッファメモリ内へ入力さ
れるビデオデータは停止される。ターゲット窓データの
最初の８本のラインが外部バッファメモリ内に完全に書
込まれるまで、外部バッファメモリ内へ入力されるビデ
オデータはこのような態様で継続される。次いで、ター
ゲット窓データは、入力データとして二次元８×８ブロ
ックビデオ画素データにおいてＶＢＩＵ１０２によって
読出すための準備がなされる。
【００４５】画像窓内の９番目のラインの左側端部に到
達すると、ターゲット窓の８×８画素ブロックが、外部
バッファメモリから画素毎に本実施例内に読取られる。
次いで、ＶＢＩＵ１０２は、最後の８×８ブロックビデ
オ画素データが読取られたメモリ位置において外部ビデ
オ装置が次の８つのライン（次のターゲット窓）のビデ
オデータを外部メモリバッファ内に供給することを要求
する。この、データが丁度読出されたメモリ位置内に新
たなデータを「インライン」で書込む方法は、外部バッ
ファメモリの寸法を、本動作をサポートするのに必要な
最小なものに維持している。「インライン」メモリの動
作の一例は、前述した関連特許出願におけるＤＣＴ行格
納ユニット１０５に関連して説明してある。本実施例に
おいては、各ターゲット窓内の水平ラインの数は、最大
で８１９２本のラインまでの８の倍数でなければならな
い。更に、４対１対１データフォーマットは、Ｕ及びＶ
画素成分タイプにおける必要な平均化動作を実行するた
めに、水平方向における画素数が３２の倍数であること
を必要としている。同様に、４：２：２データフォーマ
ットの場合には、水平方向における画素数は１６の倍数
でなければならない。その他のフォーマットの場合に
は、水平方向における画素数は８である。上述した如
く、４：４：４：４及び４：４：４フォーマットは、
「半分」のレートで与えられ、即ち４つのクロックサイ
クル毎に１つの画素が与えられ、一方４：１：１及び
４：２：２フォーマットでは「通常のレート」であり、
即ち２つのクロックサイクル毎に１つの画素が与えら
れ、且つバイパス／モノクロームフォーマットでは「二
重のレート」であって、即ちクロックサイクル毎に１つ
の画素が与えられる。「ｖｓｙｎｃｎ」信号入力の次の
負のエッジの前に「スタート」信号が論理低とされると
（即ち、次のビデオフレーム）、このターゲット窓のデ
ータが完全に処理された後に、ＶＢＩＵ１０２は動作を
停止する。しかしながら、「スタート」信号が論理高の
ままに留まる場合には、次のターゲット窓が、前述した
如く、前の窓と全く同様に処理される。
達すると、ターゲット窓の８×８画素ブロックが、外部
バッファメモリから画素毎に本実施例内に読取られる。
次いで、ＶＢＩＵ１０２は、最後の８×８ブロックビデ
オ画素データが読取られたメモリ位置において外部ビデ
オ装置が次の８つのライン（次のターゲット窓）のビデ
オデータを外部メモリバッファ内に供給することを要求
する。この、データが丁度読出されたメモリ位置内に新
たなデータを「インライン」で書込む方法は、外部バッ
ファメモリの寸法を、本動作をサポートするのに必要な
最小なものに維持している。「インライン」メモリの動
作の一例は、前述した関連特許出願におけるＤＣＴ行格
納ユニット１０５に関連して説明してある。本実施例に
おいては、各ターゲット窓内の水平ラインの数は、最大
で８１９２本のラインまでの８の倍数でなければならな
い。更に、４対１対１データフォーマットは、Ｕ及びＶ
画素成分タイプにおける必要な平均化動作を実行するた
めに、水平方向における画素数が３２の倍数であること
を必要としている。同様に、４：２：２データフォーマ
ットの場合には、水平方向における画素数は１６の倍数
でなければならない。その他のフォーマットの場合に
は、水平方向における画素数は８である。上述した如
く、４：４：４：４及び４：４：４フォーマットは、
「半分」のレートで与えられ、即ち４つのクロックサイ
クル毎に１つの画素が与えられ、一方４：１：１及び
４：２：２フォーマットでは「通常のレート」であり、
即ち２つのクロックサイクル毎に１つの画素が与えら
れ、且つバイパス／モノクロームフォーマットでは「二
重のレート」であって、即ちクロックサイクル毎に１つ
の画素が与えられる。「ｖｓｙｎｃｎ」信号入力の次の
負のエッジの前に「スタート」信号が論理低とされると
（即ち、次のビデオフレーム）、このターゲット窓のデ
ータが完全に処理された後に、ＶＢＩＵ１０２は動作を
停止する。しかしながら、「スタート」信号が論理高の
ままに留まる場合には、次のターゲット窓が、前述した
如く、前の窓と全く同様に処理される。
【００４６】圧縮マスタモード 圧縮マスタモードの下では、ＶＢＩＵ１０２は、ＨＢＩ
Ｕ１１３によってＶＢＩＵ１０２のコンフィギュレーシ
ョンレジスタ内に与えられたターゲットスクリーン寸法
に従って、ビデオ同期信号「ｈｓｙｎｃｎ」及び「ｖｓ
ｙｎｃｎ」を発生し、画素タイミングクロック「ｃｌｋ
ｉｎ」、「ｐｈａｓｅｌｉｎ」、「ｐｈａｓｅ２ｉｎ」
と関連してこれらのビデオ同期信号を使用し、ビデオシ
ーケンスデータが外部ビデオ装置によって供給される。
ＶＢＩＵ１０２動作をスタートさせるために、ＶＢＩＵ
１０２のコンフィギュレーションレジスタ内にコンフィ
ギュレーションパラメータ及び画像窓を供給した後に、
ＨＢＩＵ１１３は、「スタート」信号を論理高とさせ
る。ＶＢＩＵ１０２は、「スタート」信号が論理高とさ
れた直後に動作を開始させる。同期信号「ｈｓｙｎｃ
ｎ」及び「ｖｓｙｎｃｎ」はスクリーン寸法情報に従っ
て発生され、ビデオ水平ラインの開始は「ｈｓｙｎｃ
ｎ」信号の負のエッジによって検知される。そうでない
場合には、圧縮スレーブモードの下での態様と同一の態
様でブロックビデオ画素データが得られる。「スター
ト」信号が現在のビデオフレームのスタートの後に論理
低となると、現在のビデオフレームを完了した後にＶＢ
ＩＵ１０２が停止する。一方、「スタート」信号が論理
高のままであると、現在のビデオフレームを完了する
と、ＶＢＩＵ１０２は次のビデオフレームの処理を開始
する。
Ｕ１１３によってＶＢＩＵ１０２のコンフィギュレーシ
ョンレジスタ内に与えられたターゲットスクリーン寸法
に従って、ビデオ同期信号「ｈｓｙｎｃｎ」及び「ｖｓ
ｙｎｃｎ」を発生し、画素タイミングクロック「ｃｌｋ
ｉｎ」、「ｐｈａｓｅｌｉｎ」、「ｐｈａｓｅ２ｉｎ」
と関連してこれらのビデオ同期信号を使用し、ビデオシ
ーケンスデータが外部ビデオ装置によって供給される。
ＶＢＩＵ１０２動作をスタートさせるために、ＶＢＩＵ
１０２のコンフィギュレーションレジスタ内にコンフィ
ギュレーションパラメータ及び画像窓を供給した後に、
ＨＢＩＵ１１３は、「スタート」信号を論理高とさせ
る。ＶＢＩＵ１０２は、「スタート」信号が論理高とさ
れた直後に動作を開始させる。同期信号「ｈｓｙｎｃ
ｎ」及び「ｖｓｙｎｃｎ」はスクリーン寸法情報に従っ
て発生され、ビデオ水平ラインの開始は「ｈｓｙｎｃ
ｎ」信号の負のエッジによって検知される。そうでない
場合には、圧縮スレーブモードの下での態様と同一の態
様でブロックビデオ画素データが得られる。「スター
ト」信号が現在のビデオフレームのスタートの後に論理
低となると、現在のビデオフレームを完了した後にＶＢ
ＩＵ１０２が停止する。一方、「スタート」信号が論理
高のままであると、現在のビデオフレームを完了する
と、ＶＢＩＵ１０２は次のビデオフレームの処理を開始
する。
【００４７】脱圧縮スレーブモード 脱圧縮スレーブモードの下では、外部的に発生されたビ
デオ同期信号「ｈｓｙｎｃｎ」及び「ｖｓｙｎｃｎ」及
び画素タイミングクロック「ｃｌｋｉｎ」、「ｐｈａｓ
ｅ１ｉｎ」、「ｐｈａｓｅ２ｉｎ」に従って、ＶＢＩＵ
１０２ビデオシーケンスデータが外部ビデオ装置へ供給
される。この場合にも、画像窓パラメータはＶＢＩＵ１
０２のコンフィギュレーションレジスタ内に書込むこと
によってＨＢＩＵ１１３によって設定される。圧縮スレ
ーブ及びマスタモードにおける如く、ＨＢＩＵ１１３
は、「スタート」信号を論理高とさせてＶＢＩＵ１０２
の動作を開始させる。
デオ同期信号「ｈｓｙｎｃｎ」及び「ｖｓｙｎｃｎ」及
び画素タイミングクロック「ｃｌｋｉｎ」、「ｐｈａｓ
ｅ１ｉｎ」、「ｐｈａｓｅ２ｉｎ」に従って、ＶＢＩＵ
１０２ビデオシーケンスデータが外部ビデオ装置へ供給
される。この場合にも、画像窓パラメータはＶＢＩＵ１
０２のコンフィギュレーションレジスタ内に書込むこと
によってＨＢＩＵ１１３によって設定される。圧縮スレ
ーブ及びマスタモードにおける如く、ＨＢＩＵ１１３
は、「スタート」信号を論理高とさせてＶＢＩＵ１０２
の動作を開始させる。
【００４８】「スタート」信号が論理高となった後に
「ｖｓｙｎｃｎ」信号の最初の負のエッジにおいて、Ｖ
ＢＩＵ１０２は、「ｈｓｙｎｃｎ」信号の負のエッジを
使用して、ビデオ水平ラインのカウントを開始する。外
部ビデオ装置へ脱圧縮したビデオシーケンスデータを送
給するために、ＶＢＩＵ１０２は、ターゲット窓に到達
する前にビデオデータの最初の８本の水平ラインを準備
せねばならない。なぜならば、本実施例は、８×８ブロ
ックのビデオ画素データフォーマットを供給するからで
ある。タイミング条件を満足するために、「即ち、ター
ゲット窓の上部ラインの前に少なくとも８本のライ
ン」、ＶＢＩＵ１０２は、ターゲット窓の最初の８×８
ブロックの処理を開始せねばならない。ＶＢＩＵ１０２
がブロックメモリユニット１０３から最初の脱圧縮され
たデータを受取ると、該データは、最初の８本のライン
の脱圧縮されたデータが格納されるまで外部バッファメ
モリ内へ書込まれる。
「ｖｓｙｎｃｎ」信号の最初の負のエッジにおいて、Ｖ
ＢＩＵ１０２は、「ｈｓｙｎｃｎ」信号の負のエッジを
使用して、ビデオ水平ラインのカウントを開始する。外
部ビデオ装置へ脱圧縮したビデオシーケンスデータを送
給するために、ＶＢＩＵ１０２は、ターゲット窓に到達
する前にビデオデータの最初の８本の水平ラインを準備
せねばならない。なぜならば、本実施例は、８×８ブロ
ックのビデオ画素データフォーマットを供給するからで
ある。タイミング条件を満足するために、「即ち、ター
ゲット窓の上部ラインの前に少なくとも８本のライ
ン」、ＶＢＩＵ１０２は、ターゲット窓の最初の８×８
ブロックの処理を開始せねばならない。ＶＢＩＵ１０２
がブロックメモリユニット１０３から最初の脱圧縮され
たデータを受取ると、該データは、最初の８本のライン
の脱圧縮されたデータが格納されるまで外部バッファメ
モリ内へ書込まれる。
【００４９】ビデオタイミングがターゲット窓の左上に
到達すると、ＶＢＩＵ１０２は、ビデオシーケンスデー
タを外部バッファメモリから外部ビデオ装置へ転送し、
且つ次の８×８ブロックの最初の脱圧縮されたデータ
を、最後の８本のラインのビデオシーケンスデータが外
部ビデオ装置ヘ出力された同一のアドレス内に書込む。
この動作は、現在のターゲット窓の最後の８本のライン
の脱圧縮されたデータが完全に外部バッファメモリ内に
書込まれるまで継続して行なわれる。「スタート」信号
が「ｖｓｙｎｃｎ」信号の次の負のエッジの前に論理低
となると、ＶＢＩＵ１０２は、停止し且つ現在のターゲ
ット窓の画像データは完全に処理される。「スタート」
信号が論理高のままであると、ＶＢＩＵ１０２は、上述
した態様で次のビデオフレームに対して同一の動作を繰
返し行なう。
到達すると、ＶＢＩＵ１０２は、ビデオシーケンスデー
タを外部バッファメモリから外部ビデオ装置へ転送し、
且つ次の８×８ブロックの最初の脱圧縮されたデータ
を、最後の８本のラインのビデオシーケンスデータが外
部ビデオ装置ヘ出力された同一のアドレス内に書込む。
この動作は、現在のターゲット窓の最後の８本のライン
の脱圧縮されたデータが完全に外部バッファメモリ内に
書込まれるまで継続して行なわれる。「スタート」信号
が「ｖｓｙｎｃｎ」信号の次の負のエッジの前に論理低
となると、ＶＢＩＵ１０２は、停止し且つ現在のターゲ
ット窓の画像データは完全に処理される。「スタート」
信号が論理高のままであると、ＶＢＩＵ１０２は、上述
した態様で次のビデオフレームに対して同一の動作を繰
返し行なう。
【００５０】脱圧縮マスタモード 脱圧縮マスタモードの下では、同期信号「ｈｓｙｎｃ
ｎ」及び「ｖｓｙｎｃｎ」は、ＨＢＩＵ１１３によって
供給される如く、ＶＢＩＵ１０２の内部レジスタ内のタ
ーゲットスクリーンパラメータに従って、ＶＢＩＵ１０
２によって発生される。脱圧縮されたビデオシーケンス
データは、画素タイミングクロック「ｃｌｋｉｎ」、
「ｐｈａｓｅ１ｉｎ」、「ｐｈａｓｅ２ｉｎ］と共に、
これらのビデオ同期信号を使用して、外部ビデオ装置へ
送給される。ＨＩＢＵ１１３は、「スタート」信号を論
理高とさせてＶＢＩＵ１０２の動作を開始させねばなら
ない。「スタート」信号が論理高とされると、ウインド
パラメータに従って同期信号「ｈｓｙｎｃｎ」及び「ｖ
ｓｙｎｃｎ」の発生によって動作が直に開始する。ビデ
オ水平ラインは、「ｈｓｙｎｃｎ」信号の負のエッジに
よってカウントされる。同期信号の発生以外、脱圧縮マ
スタモードの下でのＶＢＩＵ１０２の動作は、脱圧縮ス
レーブモードにおけるものと同一である。
ｎ」及び「ｖｓｙｎｃｎ」は、ＨＢＩＵ１１３によって
供給される如く、ＶＢＩＵ１０２の内部レジスタ内のタ
ーゲットスクリーンパラメータに従って、ＶＢＩＵ１０
２によって発生される。脱圧縮されたビデオシーケンス
データは、画素タイミングクロック「ｃｌｋｉｎ」、
「ｐｈａｓｅ１ｉｎ」、「ｐｈａｓｅ２ｉｎ］と共に、
これらのビデオ同期信号を使用して、外部ビデオ装置へ
送給される。ＨＩＢＵ１１３は、「スタート」信号を論
理高とさせてＶＢＩＵ１０２の動作を開始させねばなら
ない。「スタート」信号が論理高とされると、ウインド
パラメータに従って同期信号「ｈｓｙｎｃｎ」及び「ｖ
ｓｙｎｃｎ」の発生によって動作が直に開始する。ビデ
オ水平ラインは、「ｈｓｙｎｃｎ」信号の負のエッジに
よってカウントされる。同期信号の発生以外、脱圧縮マ
スタモードの下でのＶＢＩＵ１０２の動作は、脱圧縮ス
レーブモードにおけるものと同一である。
【００５１】「ストール」信号は、外部ビデオ装置によ
って論理低とされ、ＶＢＩＵ１０２の動作を直に停止さ
せることが可能である。「ストール」信号が論理高へ復
帰した後に、ＶＢＩＵ１０２は、それが停止された点か
らその動作を再開する。「ｂｌａｎｋｎ」信号は、外部
ビデオ装置とＶＢＩＵ１０２の指示の下にある外部バッ
ファメモリとの間の外部データ転送をモニタするために
設けられている。この「ｂｌａｎｋｎ」信号は、データ
が外部バッファメモリと外部ビデオ装置との間で転送さ
れる場合に、論理高とされる。上述した如く、ＶＢＩＵ
１０２は、ビデオシーケンスデータと８×８ブロックビ
デオ画素データの両方を処理せねばならない。ＶＢＩＵ
１０２は、ＲＧＢ４：４：４及びＲＧＢＫ４：４：４：
４フォーマットから夫々ＹＵＶ４：４：４及びＹＵＶＫ
４：４：４：４への変換を与える。注意すべきことであ
るが、「Ｋ」成分はＲＧＢＫフォーマット及びＹＵＶＫ
フォーマットの両方において同一である。更に、ＹＵＶ
４：４：４及びＲＧＢ４：４：４は、ユーザのオプショ
ンによって、ＹＵＶ４：２：２フォーマットへ変換させ
ることが可能である。
って論理低とされ、ＶＢＩＵ１０２の動作を直に停止さ
せることが可能である。「ストール」信号が論理高へ復
帰した後に、ＶＢＩＵ１０２は、それが停止された点か
らその動作を再開する。「ｂｌａｎｋｎ」信号は、外部
ビデオ装置とＶＢＩＵ１０２の指示の下にある外部バッ
ファメモリとの間の外部データ転送をモニタするために
設けられている。この「ｂｌａｎｋｎ」信号は、データ
が外部バッファメモリと外部ビデオ装置との間で転送さ
れる場合に、論理高とされる。上述した如く、ＶＢＩＵ
１０２は、ビデオシーケンスデータと８×８ブロックビ
デオ画素データの両方を処理せねばならない。ＶＢＩＵ
１０２は、ＲＧＢ４：４：４及びＲＧＢＫ４：４：４：
４フォーマットから夫々ＹＵＶ４：４：４及びＹＵＶＫ
４：４：４：４への変換を与える。注意すべきことであ
るが、「Ｋ」成分はＲＧＢＫフォーマット及びＹＵＶＫ
フォーマットの両方において同一である。更に、ＹＵＶ
４：４：４及びＲＧＢ４：４：４は、ユーザのオプショ
ンによって、ＹＵＶ４：２：２フォーマットへ変換させ
ることが可能である。
【００５２】図２は、本実施例におけるＶＢＩＵ１０２
のブロック図を示している。図２に示した如く、圧縮期
間中において、２４ビットの入力ビデオデータがＶＢＩ
Ｕ１０２へ供給され且つ外部ビデオ装置からレジスタ２
０１内にラッチされる。バイパス動作モードの場合を除
いて、入力ビデオデータは、アドレスバス１０２−３上
の外部メモリアドレス発生器２０７によって供給される
アドレスを使用して、２４ビット幅の外部バッファメモ
リからとられる。上述した如く、入力データがＲＧＢ又
はＲＧＢＫタイプのデータである場合には、入力データ
は、ＲＧＢ／ＹＵＶ変換器２０２においてオプションに
よってＹＵＶ又はＹＵＶＫタイプのデータへ変換させる
ことが可能である。レジスタ２０１内の入力データか又
は変換器２０２内の変換データの何れかが、マルチプレ
クサ２０３を介してＹＵＶ／ＤＣＴユニット２０４へ転
送されて、以下に説明する如く各タイプのデータが１６
ビット値に蓄積された後に、ブロックメモリユニット１
０３ヘ送給される。「スレーブ」又は「マスタ」の何れ
のモードが選択されているかに依存して、「ｈｓｙｎｃ
ｈ」及び「ｖｃｙｎｃｈ」信号が外部ビデオ装置へ供給
されるか又はそれから受取られる。
のブロック図を示している。図２に示した如く、圧縮期
間中において、２４ビットの入力ビデオデータがＶＢＩ
Ｕ１０２へ供給され且つ外部ビデオ装置からレジスタ２
０１内にラッチされる。バイパス動作モードの場合を除
いて、入力ビデオデータは、アドレスバス１０２−３上
の外部メモリアドレス発生器２０７によって供給される
アドレスを使用して、２４ビット幅の外部バッファメモ
リからとられる。上述した如く、入力データがＲＧＢ又
はＲＧＢＫタイプのデータである場合には、入力データ
は、ＲＧＢ／ＹＵＶ変換器２０２においてオプションに
よってＹＵＶ又はＹＵＶＫタイプのデータへ変換させる
ことが可能である。レジスタ２０１内の入力データか又
は変換器２０２内の変換データの何れかが、マルチプレ
クサ２０３を介してＹＵＶ／ＤＣＴユニット２０４へ転
送されて、以下に説明する如く各タイプのデータが１６
ビット値に蓄積された後に、ブロックメモリユニット１
０３ヘ送給される。「スレーブ」又は「マスタ」の何れ
のモードが選択されているかに依存して、「ｈｓｙｎｃ
ｈ」及び「ｖｃｙｎｃｈ」信号が外部ビデオ装置へ供給
されるか又はそれから受取られる。
【００５３】ＹＵＶ／ＤＣＴユニット２０４は、２４ビ
ット入力を、各々が同一の画素成分タイプの２つの８ビ
ット値を有する１６ビット値にパッケージする。例え
ば、ＹＵＶ４，１，１データフォーマットにおいては、
図３において「ブロック格納入力」という標題で示した
如く、Ｙ画素成分タイプの２つ毎の８ビット値が４つの
画素クロック周期毎に１６ビット値へパッケージされ
る。同様に、各々がＵ又はＶタイプの２つの８ビット画
素成分値を有する２つの１６ビット値が、１６クロック
周期毎にブロックメモリユニット１０３ヘ供給される。
図３は、更に、４：１：１データフォーマットの下で転
送されるデータの大きさが小さいために、ブロックメモ
リユニット１０３ヘの出力が４つのクロック周期毎にア
イドル状態とされることを示している。このアイドル期
間が発生するのは、本実施例が４：２：２データフォー
マットの下で最適なものであるように構成されているか
らである。
ット入力を、各々が同一の画素成分タイプの２つの８ビ
ット値を有する１６ビット値にパッケージする。例え
ば、ＹＵＶ４，１，１データフォーマットにおいては、
図３において「ブロック格納入力」という標題で示した
如く、Ｙ画素成分タイプの２つ毎の８ビット値が４つの
画素クロック周期毎に１６ビット値へパッケージされ
る。同様に、各々がＵ又はＶタイプの２つの８ビット画
素成分値を有する２つの１６ビット値が、１６クロック
周期毎にブロックメモリユニット１０３ヘ供給される。
図３は、更に、４：１：１データフォーマットの下で転
送されるデータの大きさが小さいために、ブロックメモ
リユニット１０３ヘの出力が４つのクロック周期毎にア
イドル状態とされることを示している。このアイドル期
間が発生するのは、本実施例が４：２：２データフォー
マットの下で最適なものであるように構成されているか
らである。
【００５４】図４は、同様に、４：２：２データフォー
マットの下で、２つの８ビットＹ画素成分値からなる１
６ビット値が４つの画素クロック周期毎にブロックメモ
リユニット１０３へ供給されることを示している。４つ
のクロック周期毎に供給される別の１６ビット値は、交
互に２つの８ビットＵ又は２つの８ビットＶ画素成分タ
イプ値から構成されている。ＶＢＩＵ１０２によって受
取られる入力ビデオデータが４：４：４、４：４：４：
４及びバイパスフォーマットでブロックメモリユニット
１０３ヘ出力されるその他のシーケンスは、夫々図５、
６、７に示されている。脱圧縮期間中、ブロックメモリ
ユニット１０３からＤＣＴ／ＹＵＶユニット２０５（図
２）への脱圧縮されたデータの流れは、圧縮データフロ
ーの実質的に逆の態様で、外部ビデオ装置に対する最大
２４ビットの出力として供給される。
マットの下で、２つの８ビットＹ画素成分値からなる１
６ビット値が４つの画素クロック周期毎にブロックメモ
リユニット１０３へ供給されることを示している。４つ
のクロック周期毎に供給される別の１６ビット値は、交
互に２つの８ビットＵ又は２つの８ビットＶ画素成分タ
イプ値から構成されている。ＶＢＩＵ１０２によって受
取られる入力ビデオデータが４：４：４、４：４：４：
４及びバイパスフォーマットでブロックメモリユニット
１０３ヘ出力されるその他のシーケンスは、夫々図５、
６、７に示されている。脱圧縮期間中、ブロックメモリ
ユニット１０３からＤＣＴ／ＹＵＶユニット２０５（図
２）への脱圧縮されたデータの流れは、圧縮データフロ
ーの実質的に逆の態様で、外部ビデオ装置に対する最大
２４ビットの出力として供給される。
【００５５】ブロックメモリユニット１０３の構成及び
動作 本実施例におけるブロックメモリユニット１０３は、前
述した関連特許出願において開示されているものと同一
の構成を有している。即ち、バイパス以外の全てのフォ
ーマットに対して、ブロックメモリユニット（ＢＭＵ）
１０３は、ブロックビデオ画素データのストリームを８
×８ブロックデータに種類分けし、各８×８ブロックデ
ータブロックは同一の画素成分タイプの６４個の値であ
る。バイパス／モノクロームフォーマットにおいては、
入力データは既に８×８ブロックデータフォーマットの
形態であり、従って更なる種類分けは必要でない。更
に、ＢＭＵ１０３は、データ圧縮期間中において、ビデ
オバスインターフェースユニット（ＶＢＩＵ）１０２と
ＤＣＴ入力選択ユニット１０４との間のデータバッファ
として作用し、且つ脱圧縮動作期間中においては、ＶＢ
ＩＵ１０２とＤＣＴ行／列分離器ユニット１０７との間
がデータバッファとして作用する。圧縮期間中、１６ビ
ットデータ（同一の画素成分タイプの２つの８ビット
値）がブロックメモリユニット１０３に到達し、該デー
タは種類分けされると共に６４値ブロックの形態で蓄積
され、各ブロックは同一の画素成分タイプからなるもの
である。次いで、ＢＭＵ１０３は、その蓄積されたデー
タを８×８ブロックフォーマットで且つ２つのクロック
周期毎に２つの８ビット値の割合でＤＣＴユニット１０
４−１０７へ供給する。
動作 本実施例におけるブロックメモリユニット１０３は、前
述した関連特許出願において開示されているものと同一
の構成を有している。即ち、バイパス以外の全てのフォ
ーマットに対して、ブロックメモリユニット（ＢＭＵ）
１０３は、ブロックビデオ画素データのストリームを８
×８ブロックデータに種類分けし、各８×８ブロックデ
ータブロックは同一の画素成分タイプの６４個の値であ
る。バイパス／モノクロームフォーマットにおいては、
入力データは既に８×８ブロックデータフォーマットの
形態であり、従って更なる種類分けは必要でない。更
に、ＢＭＵ１０３は、データ圧縮期間中において、ビデ
オバスインターフェースユニット（ＶＢＩＵ）１０２と
ＤＣＴ入力選択ユニット１０４との間のデータバッファ
として作用し、且つ脱圧縮動作期間中においては、ＶＢ
ＩＵ１０２とＤＣＴ行／列分離器ユニット１０７との間
がデータバッファとして作用する。圧縮期間中、１６ビ
ットデータ（同一の画素成分タイプの２つの８ビット
値）がブロックメモリユニット１０３に到達し、該デー
タは種類分けされると共に６４値ブロックの形態で蓄積
され、各ブロックは同一の画素成分タイプからなるもの
である。次いで、ＢＭＵ１０３は、その蓄積されたデー
タを８×８ブロックフォーマットで且つ２つのクロック
周期毎に２つの８ビット値の割合でＤＣＴユニット１０
４−１０７へ供給する。
【００５６】各々が１つの画素成分タイプのものである
マトリクスがＤＣＴ入力選択ユニット１０４へ供給され
るか又はＤＣＴ行／列分離器ユニット１０７から受取ら
れるシーケンスは画素フォーマットによって異なる。Ｙ
ＵＶ４：１：１フォーマットにおいては、図３に示した
如く、このシーケンスはＹＹ−−ＹＹＵＶであり、それ
は、Ｙタイプの画素成分データの４つの６４値ブロック
とＵ及びＶタイプの画素成分データの各々の１つのブロ
ックを表わしている。尚、「−」は、１２８個のクロッ
ク周期の期間を表わしており、その間、データがＤＣＴ
ユニット１０４−１０７ヘ送給されることはない。その
他のデータフォーマットのシーケンスは図４乃至７に示
してある。図４に示した如く、４：２：２データフォー
マットの下では、ＤＣＴユニット１０４−１０７への出
力シーケンスはＹＹＵＶＹＹＵＶである。同様に、図５
に示した如く、ＤＣＴユニット１０４−１０７への４：
４：４フォーマットに対する出力シーケンスデータはＹ
ＵＶ−ＹＵＶ−であり、図６において、４：４：４：４
データフォーマットに対するシーケンスはＣＭＹＫＣＭ
ＹＫであり、且つバイパス／モノクロームフォーマット
の場合には、図７に示した如く、ＤＣＴユニット１０４
−１０７への出力シーケンスはブロックメモリユニット
１０３への入力シーケンスと同一である。脱圧縮期間
中、データはＤＣＴユニット１０４−１０７からブロッ
クメモリユニット１０３内へ流れるが、各関連するデー
タフォーマットでのデータシーケンスは圧縮期間中にお
けるものと同じである。
マトリクスがＤＣＴ入力選択ユニット１０４へ供給され
るか又はＤＣＴ行／列分離器ユニット１０７から受取ら
れるシーケンスは画素フォーマットによって異なる。Ｙ
ＵＶ４：１：１フォーマットにおいては、図３に示した
如く、このシーケンスはＹＹ−−ＹＹＵＶであり、それ
は、Ｙタイプの画素成分データの４つの６４値ブロック
とＵ及びＶタイプの画素成分データの各々の１つのブロ
ックを表わしている。尚、「−」は、１２８個のクロッ
ク周期の期間を表わしており、その間、データがＤＣＴ
ユニット１０４−１０７ヘ送給されることはない。その
他のデータフォーマットのシーケンスは図４乃至７に示
してある。図４に示した如く、４：２：２データフォー
マットの下では、ＤＣＴユニット１０４−１０７への出
力シーケンスはＹＹＵＶＹＹＵＶである。同様に、図５
に示した如く、ＤＣＴユニット１０４−１０７への４：
４：４フォーマットに対する出力シーケンスデータはＹ
ＵＶ−ＹＵＶ−であり、図６において、４：４：４：４
データフォーマットに対するシーケンスはＣＭＹＫＣＭ
ＹＫであり、且つバイパス／モノクロームフォーマット
の場合には、図７に示した如く、ＤＣＴユニット１０４
−１０７への出力シーケンスはブロックメモリユニット
１０３への入力シーケンスと同一である。脱圧縮期間
中、データはＤＣＴユニット１０４−１０７からブロッ
クメモリユニット１０３内へ流れるが、各関連するデー
タフォーマットでのデータシーケンスは圧縮期間中にお
けるものと同じである。
【００５７】ＤＣＴユニット１０４−１０７の構成及び
動作 ＤＣＴユニット１０４−１０７の構成及び動作について
は上述した関連特許出願に詳細に記載してある。
動作 ＤＣＴユニット１０４−１０７の構成及び動作について
は上述した関連特許出願に詳細に記載してある。
【００５８】量子化器ユニット１０８の構成及び動作 量子化器ユニット１０８の構成及び動作について、次
に、図８乃至９を参照して説明する。量子化器ユニット
１０８は、周波数マトリクスの各要素について、量子化
定数乃至は脱量子化定数との乗算を実行する。これは、
デジタル信号処理ステップであって、爾後の圧縮又は脱
圧縮のために周波数マトリクスの種々の周波数成分（即
ち、コンポーネント乃至は構成要素）をスケールする。
図８乃至９は、量子化器ユニット１０８の概略ブロック
図を示している。圧縮期間中、１６ビットデータのスト
リームがＤＣＴ行／列分離器ユニット１０７からバス４
１８を介して到着する。データは、更に、ホストコンピ
ュータの制御化においてホストバス１１５の一部である
バス４２６からロードさせることも可能である。２対１
マルチプレクサ４０４が、バス４１８及び４２６の一方
からクロック周期当たり１６ビットデータを選択し且つ
該データをデータバス４２７上に載せる。脱圧縮期間
中、ジグザグユニット１０９からバス４１９を介して１
１ビットデータが到着する。各１１ビットデータは、脱
圧縮用の１６ビットデータを形成するためにバレルシフ
タ４０７によってシフトされると共にスケールされる。
に、図８乃至９を参照して説明する。量子化器ユニット
１０８は、周波数マトリクスの各要素について、量子化
定数乃至は脱量子化定数との乗算を実行する。これは、
デジタル信号処理ステップであって、爾後の圧縮又は脱
圧縮のために周波数マトリクスの種々の周波数成分（即
ち、コンポーネント乃至は構成要素）をスケールする。
図８乃至９は、量子化器ユニット１０８の概略ブロック
図を示している。圧縮期間中、１６ビットデータのスト
リームがＤＣＴ行／列分離器ユニット１０７からバス４
１８を介して到着する。データは、更に、ホストコンピ
ュータの制御化においてホストバス１１５の一部である
バス４２６からロードさせることも可能である。２対１
マルチプレクサ４０４が、バス４１８及び４２６の一方
からクロック周期当たり１６ビットデータを選択し且つ
該データをデータバス４２７上に載せる。脱圧縮期間
中、ジグザグユニット１０９からバス４１９を介して１
１ビットデータが到着する。各１１ビットデータは、脱
圧縮用の１６ビットデータを形成するためにバレルシフ
タ４０７によってシフトされると共にスケールされる。
【００５９】圧縮又は脱圧縮の何れが行なわれるかとい
うことに依存して、２対１マルチプレクサ４０８は、バ
レルシフタ４０７の出力データ（脱圧縮期間中）か、又
はバス４２７上の出力データ（圧縮期間中）の何れかを
選択する。マルチプレクサ４０８によって選択された１
６ビットデータ及びバス４２０上の出力はレジスタ４１
１内にラッチされ、該レジスタはそのデータを乗算器４
１２への入力オペランドとして格納する。乗算器４１２
への他の入力オペランドはレジスタ４１０内に格納さ
れ、該レジスタは後述する如く、ＹＵ ｔａｂｌｅ１０
８−１ａ又は１０８−１ｂから読取られた量子化係数
（圧縮期間中）又は脱量子化係数（脱圧縮期間中）の何
れかを収納する。
うことに依存して、２対１マルチプレクサ４０８は、バ
レルシフタ４０７の出力データ（脱圧縮期間中）か、又
はバス４２７上の出力データ（圧縮期間中）の何れかを
選択する。マルチプレクサ４０８によって選択された１
６ビットデータ及びバス４２０上の出力はレジスタ４１
１内にラッチされ、該レジスタはそのデータを乗算器４
１２への入力オペランドとして格納する。乗算器４１２
への他の入力オペランドはレジスタ４１０内に格納さ
れ、該レジスタは後述する如く、ＹＵ ｔａｂｌｅ１０
８−１ａ又は１０８−１ｂから読取られた量子化係数
（圧縮期間中）又は脱量子化係数（脱圧縮期間中）の何
れかを収納する。
【００６０】アドレス発生器４０２は、画素成分（コン
ポーネント乃至は構成要素）タイプ、８×８周波数マト
リクス内の入力データの位置、及びコンフィギュレーシ
ョンレジスタ４０１ａ及び４０１ｂの内容に従って、Ｙ
Ｕ ｔａｂｌｅ１０８−１ａ及び１０８−１ｂから量子
化又は脱量子化係数を検索するためのアドレスを発生す
る。コンフィギュレーションレジスタ４０１は、レジス
タ４０１ａ，４０１ｂ，４０１ｃから構成されており、
ＶＢＩＵ１０２において受取られるデータフォーマット
の情報を供給して、各入力データとの適切な同期を与え
る。
ポーネント乃至は構成要素）タイプ、８×８周波数マト
リクス内の入力データの位置、及びコンフィギュレーシ
ョンレジスタ４０１ａ及び４０１ｂの内容に従って、Ｙ
Ｕ ｔａｂｌｅ１０８−１ａ及び１０８−１ｂから量子
化又は脱量子化係数を検索するためのアドレスを発生す
る。コンフィギュレーションレジスタ４０１は、レジス
タ４０１ａ，４０１ｂ，４０１ｃから構成されており、
ＶＢＩＵ１０２において受取られるデータフォーマット
の情報を供給して、各入力データとの適切な同期を与え
る。
【００６１】ＹＵ ｔａｂｌｅ１０８−１ａ及び１０８
−１ｂは、各テーブルが６４×１６ビットとして組織化
されている４つのテーブルを収納する２つのスタティッ
クランムアクセスメモリ（ＳＲＡＭ）アレイである。こ
のＳＲＡＭアレイ１０８−１ａ及び１０８−１ｂは各々
６４×１６×２ビットである。即ち、４つの６４値量子
化又は脱量子化マトリクスが、これらのＳＲＡＭアレイ
１０８−１ａ及び１０８−１ｂ内に収納されており、各
要素は１６ビット幅である。圧縮期間中、ＹＵ ｔａｂｌ
ｅ１０８−１ａ及び１０８−１ｂは４つの量子化テーブ
ルを有しており、各テーブルは６４個の１６ビット量子
化係数を有している。ビデオモードにおける場合を除い
て、量子化器１０８は、該マトリクスの画素成分タイプ
に従って４つのテーブルのうちのどれか１つを選択すべ
くプログラムされている。ビデオモードにおいては、後
述する如く、レート制御メカニズムが、各１組のテーブ
ルが異なった圧縮比を与えるように構成されている２つ
の組（各組が２つのテーブルを有している）に分割され
た４つの量子化テーブルを使用してフレーム毎に圧縮比
を変化させることを可能としている。量子化器ユニット
１０８のコンフィギュレーションレジスタにおいて二重
バッファ機能が活性化されると、２つのテーブルが量子
化のために積極的に使用される場合、他の２つのテーブ
ルはホストバスインターフェース１１３を介してロード
させることが可能であり、この特徴は、圧縮比の変化を
達成するために、２つ以上の組の量子化テーブルが交互
に使用することを可能とする。そうでない場合には、２
つの圧縮比を与える２組の量子化テーブルが、圧縮動作
が開始する前にロードされる。
−１ｂは、各テーブルが６４×１６ビットとして組織化
されている４つのテーブルを収納する２つのスタティッ
クランムアクセスメモリ（ＳＲＡＭ）アレイである。こ
のＳＲＡＭアレイ１０８−１ａ及び１０８−１ｂは各々
６４×１６×２ビットである。即ち、４つの６４値量子
化又は脱量子化マトリクスが、これらのＳＲＡＭアレイ
１０８−１ａ及び１０８−１ｂ内に収納されており、各
要素は１６ビット幅である。圧縮期間中、ＹＵ ｔａｂｌ
ｅ１０８−１ａ及び１０８−１ｂは４つの量子化テーブ
ルを有しており、各テーブルは６４個の１６ビット量子
化係数を有している。ビデオモードにおける場合を除い
て、量子化器１０８は、該マトリクスの画素成分タイプ
に従って４つのテーブルのうちのどれか１つを選択すべ
くプログラムされている。ビデオモードにおいては、後
述する如く、レート制御メカニズムが、各１組のテーブ
ルが異なった圧縮比を与えるように構成されている２つ
の組（各組が２つのテーブルを有している）に分割され
た４つの量子化テーブルを使用してフレーム毎に圧縮比
を変化させることを可能としている。量子化器ユニット
１０８のコンフィギュレーションレジスタにおいて二重
バッファ機能が活性化されると、２つのテーブルが量子
化のために積極的に使用される場合、他の２つのテーブ
ルはホストバスインターフェース１１３を介してロード
させることが可能であり、この特徴は、圧縮比の変化を
達成するために、２つ以上の組の量子化テーブルが交互
に使用することを可能とする。そうでない場合には、２
つの圧縮比を与える２組の量子化テーブルが、圧縮動作
が開始する前にロードされる。
【００６２】各量子化又は脱量子化係数は、周波数マト
リクス内の対応する要素へ適用され、且つある画素成分
タイプのデータは、同一の組の量子化又は脱量子化係数
を強要することが可能である。例えば、一実施例におい
ては、ＹＵＶデータフォーマットのＵ及びＶ画素成分タ
イプ（クロミナンス）は、同一の量子化及び脱量子化マ
トリクスを共用する。ＹＵ ｔａｂｌｅ１０８−１ａ及
び１０８−１ｂは、ホストバス１１５の一部であるバス
４３５を介して、ホストコンピュータによって直接的に
書込み又は読取りを行なうためにアクセスすることが可
能である。該ホストバスが、量子化テーブル１０８−１
ａ及び１０８−１ｂをアクセスする場合、外部アドレス
バス４２５は、７ビットアドレス（２つの６４係数テー
ブルにおける１２８個のエントリの内の何れかのアドレ
ス）を有しており、且つデータバス４３５は１６ビット
量子化又は脱量子化係数を有している。２対１マルチプ
レクサ４０３ａ及び４０３ｂは、そのメモリアクセス
が、内部的に発生されたアドレス（アドレス発生器４０
２によって発生）によるか、又はホストコンピュータの
要求によりバス４２５（バス１１５の一部）上に外部的
に与えられたアドレスによるかの何れかを選択する。
リクス内の対応する要素へ適用され、且つある画素成分
タイプのデータは、同一の組の量子化又は脱量子化係数
を強要することが可能である。例えば、一実施例におい
ては、ＹＵＶデータフォーマットのＵ及びＶ画素成分タ
イプ（クロミナンス）は、同一の量子化及び脱量子化マ
トリクスを共用する。ＹＵ ｔａｂｌｅ１０８−１ａ及
び１０８−１ｂは、ホストバス１１５の一部であるバス
４３５を介して、ホストコンピュータによって直接的に
書込み又は読取りを行なうためにアクセスすることが可
能である。該ホストバスが、量子化テーブル１０８−１
ａ及び１０８−１ｂをアクセスする場合、外部アドレス
バス４２５は、７ビットアドレス（２つの６４係数テー
ブルにおける１２８個のエントリの内の何れかのアドレ
ス）を有しており、且つデータバス４３５は１６ビット
量子化又は脱量子化係数を有している。２対１マルチプ
レクサ４０３ａ及び４０３ｂは、そのメモリアクセス
が、内部的に発生されたアドレス（アドレス発生器４０
２によって発生）によるか、又はホストコンピュータの
要求によりバス４２５（バス１１５の一部）上に外部的
に与えられたアドレスによるかの何れかを選択する。
【００６３】量子化又は脱量子化係数はレジスタ４０６
ａ及び４０６ｂ内に読込まれる。２対１マルチプレクサ
４１４は、バス４３１上に出力するために、レジスタ４
０６ａか又はレジスタ４０６ｂの何れかの内容を選択す
る。２対１マルチプレクサ４０９は、圧縮期間中、バス
４３１上の１６個のビットの全てが乗算器オペランドレ
ジスタ４１０ヘ供給されるか、又は脱圧縮期間中、該デ
ータの最大桁ビット（ビット１５）及び２つの最小桁ビ
ット（ビット０及び１）を０にセットさせるかの何れか
を選択する。脱量子化係数（脱圧縮期間中）のビット１
５乃至１３は、バレルシフタ４０７へ供給され、バス４
１９から供給されるオベランドのスケーリングを与え
る。脱圧縮係数におけるスケーリングファクタをエンコ
ードすることによって、脱量子化データのダイナミック
レンジは、浮動小数点数字表示における如く、拡張され
る。
ａ及び４０６ｂ内に読込まれる。２対１マルチプレクサ
４１４は、バス４３１上に出力するために、レジスタ４
０６ａか又はレジスタ４０６ｂの何れかの内容を選択す
る。２対１マルチプレクサ４０９は、圧縮期間中、バス
４３１上の１６個のビットの全てが乗算器オペランドレ
ジスタ４１０ヘ供給されるか、又は脱圧縮期間中、該デ
ータの最大桁ビット（ビット１５）及び２つの最小桁ビ
ット（ビット０及び１）を０にセットさせるかの何れか
を選択する。脱量子化係数（脱圧縮期間中）のビット１
５乃至１３は、バレルシフタ４０７へ供給され、バス４
１９から供給されるオベランドのスケーリングを与え
る。脱圧縮係数におけるスケーリングファクタをエンコ
ードすることによって、脱量子化データのダイナミック
レンジは、浮動小数点数字表示における如く、拡張され
る。
【００６４】乗算器４１２は、オペランドレジスタ４１
０及び４１１におけるオペランドを、ビット１５におい
て丸め操作を行なった後に（即ち、ビット１４へ１を加
算）、ビット３０から開始しレジスタ４１３内の３２ビ
ット結果の１６個の次の最大桁ビットを保持する。この
１６ビット表示は、乗算結果のダイナミックレンジを実
質的に表示するのに充分なものであるとして経験的に決
定されている。本実施例においては、乗算器４１２は、
２ステージ（段）パイプライン型乗算器として構成され
ており、従って１６ビット乗算が２つのクロック周期で
行なわれ、且つ結果は各クロック周期毎に与えられる。
結果レジスタ４１５内の１６ビットデータは、ホストバ
ス４２３を介してホストコンピュータによって採取する
ことが可能である。圧縮期間中、レジスタ４１５内の結
果の下位１１ビットのみがジグザグユニット１０９へ送
給される。一方、脱圧縮期間中、レジスタ４１５内の１
６ビットの結果全てが、バスドライバ４１６によって増
幅された後に、バス４２２上に供給される。
０及び４１１におけるオペランドを、ビット１５におい
て丸め操作を行なった後に（即ち、ビット１４へ１を加
算）、ビット３０から開始しレジスタ４１３内の３２ビ
ット結果の１６個の次の最大桁ビットを保持する。この
１６ビット表示は、乗算結果のダイナミックレンジを実
質的に表示するのに充分なものであるとして経験的に決
定されている。本実施例においては、乗算器４１２は、
２ステージ（段）パイプライン型乗算器として構成され
ており、従って１６ビット乗算が２つのクロック周期で
行なわれ、且つ結果は各クロック周期毎に与えられる。
結果レジスタ４１５内の１６ビットデータは、ホストバ
ス４２３を介してホストコンピュータによって採取する
ことが可能である。圧縮期間中、レジスタ４１５内の結
果の下位１１ビットのみがジグザグユニット１０９へ送
給される。一方、脱圧縮期間中、レジスタ４１５内の１
６ビットの結果全てが、バスドライバ４１６によって増
幅された後に、バス４２２上に供給される。
【００６５】上述した如く、量子化又は脱量子化テーブ
ルが２つの６４×１６×２ＳＲＡＭアレイ内に格納され
る。これらのＳＲＡＭアレイは、処理中のデータのフォ
ーマットに対応するテーブルシーケンスに従って読取り
のために選択される。最大で１０個のテーブルシーケン
スまでをプログラムすることが可能である。テーブルシ
ーケンスは、量子化テーブルがロードされ且つ読取られ
る順番であり、例えば、ＣＭＹＫ４：４：４：４フォー
マットにおいては、４つの量子化テーブルがロードさ
れ、全ての画素成分タイプに対する量子化係数が存在し
且つ各８×８ブロックの画素成分タイプに従って特定の
テーブルが特定される。６，７，８，９又は１０のサイ
クルでカウント動作を行なうことが可能な４ビットリセ
ット可能カウンタが、量子化テーブルのローディング及
び選択を指示するために設けられている。カウントサイ
クルの長さは、コンフィギュレーションレジスタ４０１
ｃ内に格納された３つのビットによって決定される。
ルが２つの６４×１６×２ＳＲＡＭアレイ内に格納され
る。これらのＳＲＡＭアレイは、処理中のデータのフォ
ーマットに対応するテーブルシーケンスに従って読取り
のために選択される。最大で１０個のテーブルシーケン
スまでをプログラムすることが可能である。テーブルシ
ーケンスは、量子化テーブルがロードされ且つ読取られ
る順番であり、例えば、ＣＭＹＫ４：４：４：４フォー
マットにおいては、４つの量子化テーブルがロードさ
れ、全ての画素成分タイプに対する量子化係数が存在し
且つ各８×８ブロックの画素成分タイプに従って特定の
テーブルが特定される。６，７，８，９又は１０のサイ
クルでカウント動作を行なうことが可能な４ビットリセ
ット可能カウンタが、量子化テーブルのローディング及
び選択を指示するために設けられている。カウントサイ
クルの長さは、コンフィギュレーションレジスタ４０１
ｃ内に格納された３つのビットによって決定される。
【００６６】圧縮期間中、バス４１８上に到着するデー
タ及びＹＵテーブル１０８−１ａ又は１０８−１ｂ内に
おいて特定された対応する量子化テーブルから読取られ
た対応する量子化係数が、乗算器４１２に対するオぺラ
ンドとして、レジスタ４１１及び４１０内に同期的にロ
ードされる。各データに対して、乗算器４１２における
２つのクロック周期の後に、乗算演算からの１６ビット
結果を形成するビット３０乃至１５（ビット１４におい
て１を加算することによって丸め操作を行なった後）が
得られ且つ結果レジスタ４１５内にラッチされる。この
１６ビット結果の下位１１ビットは、圧縮期間中の量子
化ステップの出力である。一方、脱圧縮期間中、レジス
タ４１５内の１６ビット結果は、その全体がバス４２０
上のＩＤＣＴに対してＤＣＴ入力選択ユニット１０４へ
供給される。
タ及びＹＵテーブル１０８−１ａ又は１０８−１ｂ内に
おいて特定された対応する量子化テーブルから読取られ
た対応する量子化係数が、乗算器４１２に対するオぺラ
ンドとして、レジスタ４１１及び４１０内に同期的にロ
ードされる。各データに対して、乗算器４１２における
２つのクロック周期の後に、乗算演算からの１６ビット
結果を形成するビット３０乃至１５（ビット１４におい
て１を加算することによって丸め操作を行なった後）が
得られ且つ結果レジスタ４１５内にラッチされる。この
１６ビット結果の下位１１ビットは、圧縮期間中の量子
化ステップの出力である。一方、脱圧縮期間中、レジス
タ４１５内の１６ビット結果は、その全体がバス４２０
上のＩＤＣＴに対してＤＣＴ入力選択ユニット１０４へ
供給される。
【００６７】脱圧縮期間中、データはバス４１９上をジ
グザグユニット１０９から到着する。脱量子化用の適切
なスケーリングを実行するために、バレルシフタ４０７
は、ジグザグユニット１０９から受取った１１ビットデ
ータに対して４個の０を付着させ且つ最大桁ビットを１
ビットだけ符号拡張して中間１６ビット結果を発生す
る。このことは、ジグザグユニット１０９から受取った
データを１６で乗算することと等価である。前述した如
く、脱量子化係数でエンコードしたスケリーングファク
タを使用して、この１６ビット中間結果を、対応する１
６ビット脱量子化係数のビット１５乃至１３によって表
わされるビット数だけシフトさせる。バレルシフタ４０
７からのシフトされた結果は、１６×１６ビット乗算に
対するオペランドとしてレジスタ４１１内にロードされ
る。
グザグユニット１０９から到着する。脱量子化用の適切
なスケーリングを実行するために、バレルシフタ４０７
は、ジグザグユニット１０９から受取った１１ビットデ
ータに対して４個の０を付着させ且つ最大桁ビットを１
ビットだけ符号拡張して中間１６ビット結果を発生す
る。このことは、ジグザグユニット１０９から受取った
データを１６で乗算することと等価である。前述した如
く、脱量子化係数でエンコードしたスケリーングファク
タを使用して、この１６ビット中間結果を、対応する１
６ビット脱量子化係数のビット１５乃至１３によって表
わされるビット数だけシフトさせる。バレルシフタ４０
７からのシフトされた結果は、１６×１６ビット乗算に
対するオペランドとしてレジスタ４１１内にロードされ
る。
【００６８】１６ビット脱量子化定数は、ＹＵ ｔａｂ
ｌｅ１０８−１ａ又はＹＵ ｔａｂｌｅ１０８−１ｂの
何れかからレジスタ４０６内に読取られる。最初の３つ
のビット１５乃至１３は、前述した如く、バレルシフタ
４０７における１６ビット中間結果をシフトするための
ビット数を指示する。脱量子化係数の１３個のビット１
２乃至０は、レジスタ４１１内のデータへ乗算されるべ
きレジスタ４１０内のオペランドのビット１４乃至２を
形成する。
ｌｅ１０８−１ａ又はＹＵ ｔａｂｌｅ１０８−１ｂの
何れかからレジスタ４０６内に読取られる。最初の３つ
のビット１５乃至１３は、前述した如く、バレルシフタ
４０７における１６ビット中間結果をシフトするための
ビット数を指示する。脱量子化係数の１３個のビット１
２乃至０は、レジスタ４１１内のデータへ乗算されるべ
きレジスタ４１０内のオペランドのビット１４乃至２を
形成する。
【００６９】圧縮の場合における如く、レジスタ４１０
及び４１１内のオベランドに関する乗算演算の３２ビッ
ト結果の内の１６個のビット３０乃至１５は、ビット１
５の丸め操作を行なった後に、レジスタ４１５内にロー
ドされる。しかしながら、圧縮動作の場合と異なり、レ
ジスタ４１５の１６個のビットの全てがバッファ４１６
を介してバス４２２上をＤＣＴ入力選択ユニット１０４
へ供給される。ビデオモードと呼ばれる実時間操作にお
いては、画素データは特定されたレート即ち速度で送給
したり受取ったりされねばならないので、圧縮及び脱圧
縮は、データが供給されるレートか又は要求されるレー
トで実行されねばならない。上述した如く、圧縮期間
中、ホフマンコーディングを待機するデータがＦＩＦＯ
メモリ１１４（図１参照）内に格納される。圧縮期間
中、コーダユニット１１１ａによって読取られる準備が
なされているデータはＦＩＦＯメモリ１１４内に格納さ
れ、該メモリ１１４はオーバーフローすることが防止さ
れねばならない。脱圧縮期間中、データが要求されるレ
ート即ち速度で脱圧縮を維持するために、ＦＩＦＯメモ
リ１１４のアンダーフロー（即ち、空になること）が開
始されねばならない。
及び４１１内のオベランドに関する乗算演算の３２ビッ
ト結果の内の１６個のビット３０乃至１５は、ビット１
５の丸め操作を行なった後に、レジスタ４１５内にロー
ドされる。しかしながら、圧縮動作の場合と異なり、レ
ジスタ４１５の１６個のビットの全てがバッファ４１６
を介してバス４２２上をＤＣＴ入力選択ユニット１０４
へ供給される。ビデオモードと呼ばれる実時間操作にお
いては、画素データは特定されたレート即ち速度で送給
したり受取ったりされねばならないので、圧縮及び脱圧
縮は、データが供給されるレートか又は要求されるレー
トで実行されねばならない。上述した如く、圧縮期間
中、ホフマンコーディングを待機するデータがＦＩＦＯ
メモリ１１４（図１参照）内に格納される。圧縮期間
中、コーダユニット１１１ａによって読取られる準備が
なされているデータはＦＩＦＯメモリ１１４内に格納さ
れ、該メモリ１１４はオーバーフローすることが防止さ
れねばならない。脱圧縮期間中、データが要求されるレ
ート即ち速度で脱圧縮を維持するために、ＦＩＦＯメモ
リ１１４のアンダーフロー（即ち、空になること）が開
始されねばならない。
【００７０】本実施例においては、低い圧縮レートにお
いて、ＦＩＦＯメモリ１１４が空になること（アンダー
フロー）を防止するために、デコーダ１１１ｂが、充分
に高いレートでゼロパッカ／アンパッカユニット１１０
へデコードしたデータを供給することが可能でない場合
がある。脱圧縮期間中におけるアンダフローの発生を防
止するために、圧縮期間中に３つのレベルの適応性制御
が与えられており、脱圧縮期間中にアンダフローが発生
することがないことを確保している。第一レベルの適応
性制御は、ＦＩＦＯメモリ１１４のステータス信号によ
って与えられる如く、ＦＩＦＯメモリ１１４の容量に従
って異なった組の量子化テーブルを使用することにより
量子化器ユニット１０８において与えられる。ＦＩＦＯ
メモリ１１４は、「満杯」、「４分の３満杯」、「半分
満杯」及び「空」を表示するためのステータス信号を供
給する。コンフィギュレーションレジスタ４０１ｃ内の
１組のポインタは、使用中の量子化テーブルを表示す
る。第二レベルの適応性制御は、後述する如く、ゼロパ
ッカ／アンパッカユニット１１０において与えられる。
第三レベルの適応性制御は、後述する如く、「チップ」
レベルにおいて与えられる。
いて、ＦＩＦＯメモリ１１４が空になること（アンダー
フロー）を防止するために、デコーダ１１１ｂが、充分
に高いレートでゼロパッカ／アンパッカユニット１１０
へデコードしたデータを供給することが可能でない場合
がある。脱圧縮期間中におけるアンダフローの発生を防
止するために、圧縮期間中に３つのレベルの適応性制御
が与えられており、脱圧縮期間中にアンダフローが発生
することがないことを確保している。第一レベルの適応
性制御は、ＦＩＦＯメモリ１１４のステータス信号によ
って与えられる如く、ＦＩＦＯメモリ１１４の容量に従
って異なった組の量子化テーブルを使用することにより
量子化器ユニット１０８において与えられる。ＦＩＦＯ
メモリ１１４は、「満杯」、「４分の３満杯」、「半分
満杯」及び「空」を表示するためのステータス信号を供
給する。コンフィギュレーションレジスタ４０１ｃ内の
１組のポインタは、使用中の量子化テーブルを表示す
る。第二レベルの適応性制御は、後述する如く、ゼロパ
ッカ／アンパッカユニット１１０において与えられる。
第三レベルの適応性制御は、後述する如く、「チップ」
レベルにおいて与えられる。
【００７１】ビデオモードの下においては、各々の組が
２つのテーブルを有する２つの組（第一及び第二）の量
子化テーブルがＳＲＡＭアレイ１０８−１ａ及び１０８
−１ｂ内にロードされ、各組の量子化テーブルは異なっ
た予測圧縮比を有している。コンフィギュレーションレ
ジスタ４０１ｃ内の１組のポインタは、使用中の２つの
量子化テーブルを表示する。例えば、「４分の３満杯」
ステータス信号によって信号が送られることにより、プ
ログラム可能スレッシュホールドを使用して適応性レー
ト（速度）制御を開始させることが可能である。図９
は、ブロック図の形態で、このレート制御メカニズムを
示している。予め設定したスレッシュホールド値に到達
する前に、例えば図９におけるテーブル１０８−１ｂ内
に格納されているような第一組のテーブルを使用して圧
縮が行なわれ、その圧縮比は所望のプレイバック（再
生）画像品質に対して選択される。予め選択したスレッ
シュホールドに到達すると、ＦＩＦＯメモリ１１４のオ
ーバーフロを防止するために、アレイ１０８−１ａ内に
格納されている２番目のテーブルを使用してより高い圧
縮比が必要となる場合がある。コンフィギュレーション
レジスタ４０１ｃ内のポインタは、より高い予測圧縮比
を得るために選択されたアレイ１０８−１ａ内の第二組
の量子化テーブルに対してポイントすべくスイッチされ
る。圧縮比が一層高いので、この第二組の量子化係数は
より長いゼロのランを形成し、従って、ＦＩＦＯメモリ
１１４は、第一組の量子化テーブルの場合よりもより遅
いレートで充填される。ＦＩＦＯメモリ１１４内のデー
タがコーダ１１１ａによって読取られる場合、ＦＩＦＯ
メモリ１１４が、例えば「半分満杯」等のようなＦＩＦ
Ｏメモリ１１４の容量の別の予め設定されたスレッシュ
ホールド以下に降下する場合、コンフィギュレーション
レジスタ４０１ｃ内のポインタは第一組の量子化テーブ
ルをポイントすべくスイッチバックされる。
２つのテーブルを有する２つの組（第一及び第二）の量
子化テーブルがＳＲＡＭアレイ１０８−１ａ及び１０８
−１ｂ内にロードされ、各組の量子化テーブルは異なっ
た予測圧縮比を有している。コンフィギュレーションレ
ジスタ４０１ｃ内の１組のポインタは、使用中の２つの
量子化テーブルを表示する。例えば、「４分の３満杯」
ステータス信号によって信号が送られることにより、プ
ログラム可能スレッシュホールドを使用して適応性レー
ト（速度）制御を開始させることが可能である。図９
は、ブロック図の形態で、このレート制御メカニズムを
示している。予め設定したスレッシュホールド値に到達
する前に、例えば図９におけるテーブル１０８−１ｂ内
に格納されているような第一組のテーブルを使用して圧
縮が行なわれ、その圧縮比は所望のプレイバック（再
生）画像品質に対して選択される。予め選択したスレッ
シュホールドに到達すると、ＦＩＦＯメモリ１１４のオ
ーバーフロを防止するために、アレイ１０８−１ａ内に
格納されている２番目のテーブルを使用してより高い圧
縮比が必要となる場合がある。コンフィギュレーション
レジスタ４０１ｃ内のポインタは、より高い予測圧縮比
を得るために選択されたアレイ１０８−１ａ内の第二組
の量子化テーブルに対してポイントすべくスイッチされ
る。圧縮比が一層高いので、この第二組の量子化係数は
より長いゼロのランを形成し、従って、ＦＩＦＯメモリ
１１４は、第一組の量子化テーブルの場合よりもより遅
いレートで充填される。ＦＩＦＯメモリ１１４内のデー
タがコーダ１１１ａによって読取られる場合、ＦＩＦＯ
メモリ１１４が、例えば「半分満杯」等のようなＦＩＦ
Ｏメモリ１１４の容量の別の予め設定されたスレッシュ
ホールド以下に降下する場合、コンフィギュレーション
レジスタ４０１ｃ内のポインタは第一組の量子化テーブ
ルをポイントすべくスイッチバックされる。
【００７２】本実施例においては、各組の量子化テーブ
ルは、ＹＵＶデータフォーマットが使用される場合、Ｙ
画素成分タイプ（ルミナンス）に対する１つのテーブル
とＵ及びＶ（クロミナンス）の両方の画素成分タイプに
対する１つのテーブルとを有している。テーブルをスイ
ッチすることはブロック境界においてのみ許され、従っ
て各マトリクスは１組の量子化テーブルによって常に完
全に量子化される。処理中の現在のデータに対して選択
された量子化テーブルは２つのＳＲＡＭアレイ１０８−
１ａ及び１０８−１ｂの一方においてのみ存在している
ので、選択されなかった量子化テーブルを有する他方の
ＳＲＡＭアレイは、ホストバス１１５を介してホストに
よって同時的に書込むか又は読取りを行なうことが可能
である。
ルは、ＹＵＶデータフォーマットが使用される場合、Ｙ
画素成分タイプ（ルミナンス）に対する１つのテーブル
とＵ及びＶ（クロミナンス）の両方の画素成分タイプに
対する１つのテーブルとを有している。テーブルをスイ
ッチすることはブロック境界においてのみ許され、従っ
て各マトリクスは１組の量子化テーブルによって常に完
全に量子化される。処理中の現在のデータに対して選択
された量子化テーブルは２つのＳＲＡＭアレイ１０８−
１ａ及び１０８−１ｂの一方においてのみ存在している
ので、選択されなかった量子化テーブルを有する他方の
ＳＲＡＭアレイは、ホストバス１１５を介してホストに
よって同時的に書込むか又は読取りを行なうことが可能
である。
【００７３】ジグザグユニットの構成及び動作 ジグザグユニット１０９の構成及び動作については前述
した関連特許出願に詳細に記載されている。本実施例に
おけるジグザグユニット１０９ヘ供給される各データの
幅は１１ビットである。
した関連特許出願に詳細に記載されている。本実施例に
おけるジグザグユニット１０９ヘ供給される各データの
幅は１１ビットである。
【００７４】ゼロパッカ／アンパッカユニット１１０の
構成及び動作 次に、ゼロパッカ／アンパッカユニット（ＺＰＺＵ）１
１０（図１）の構成及び動作について図１０を参照して
説明する。図１０は、ブロック図の形態で、ゼロパッキ
ング及びアンパッキングに対して使用されるＺＰＺＵ１
１０の機能的回路を示している。ＺＰＺＵ１１０は、機
能的には、ゼロパッカとゼロアンパッカとから構成され
ている。ゼロパッカの機能は、連続するゼロの値をラン
長の表示に圧縮することである。ラン長データを使用す
ることの利点は、周波数マトリクス内の多数の値が量子
化プロセスによって０に還元されるので、格納空間条件
が著しく減少されるということである。このラン長表示
を使用することにより、データ格納空間は５倍減少させ
ることが可能である。ゼロアンパッカは、ゼロパッカの
逆動作を与えるものである。
構成及び動作 次に、ゼロパッカ／アンパッカユニット（ＺＰＺＵ）１
１０（図１）の構成及び動作について図１０を参照して
説明する。図１０は、ブロック図の形態で、ゼロパッキ
ング及びアンパッキングに対して使用されるＺＰＺＵ１
１０の機能的回路を示している。ＺＰＺＵ１１０は、機
能的には、ゼロパッカとゼロアンパッカとから構成され
ている。ゼロパッカの機能は、連続するゼロの値をラン
長の表示に圧縮することである。ラン長データを使用す
ることの利点は、周波数マトリクス内の多数の値が量子
化プロセスによって０に還元されるので、格納空間条件
が著しく減少されるということである。このラン長表示
を使用することにより、データ格納空間は５倍減少させ
ることが可能である。ゼロアンパッカは、ゼロパッカの
逆動作を与えるものである。
【００７５】ＺＰＺＵユニット１１０のブロック図を図
１０に示してある。図１０に示した如く、ＺＰＺＵ１１
０は、状態カウンタ５０３と、ランカウンタ５０２と、
ＺＰ制御論理５０１と、ＺＵＰ制御論理５０４と、マル
チプレクサ５０５とを有している。状態カウンタ５０３
は、例えば圧縮又は脱圧縮等のような動作モードの如き
状態情報を有すると共に、周波数マトリクスにおける現
在の要素の位置に関する情報を有している。ジグザグユ
ニット１０９からのデータは、最初に、ゼロ値に対して
ＺＰ制御５０１によって検査され且つそのデータがゼロ
でない場合には、マルチプレクサ５０５を介してＦＩＦ
Ｏメモリ１１４へ送給される。一方、ゼロの値が発見さ
れた場合には、ランカウンタ５０２が最初に検知された
ゼロに続くゼロの値のカウントを継続し且つ次のゼロで
ない値を受取った場合にそのゼロの長さをＦＩＦＯメモ
リ１１４へ出力する。ラン長におけるゼロの数は、画素
マトリクス内に収納される画像情報と量子化テーブルの
両方の関数である。画素マトリクスが殆ど強度及びカラ
ーの変動が発生しないエリア内の画像に対応している場
合には、このような変動がより大きいエリアに関する画
像の場合よりも、より長いゼロのラン長が予測される。
１０に示してある。図１０に示した如く、ＺＰＺＵ１１
０は、状態カウンタ５０３と、ランカウンタ５０２と、
ＺＰ制御論理５０１と、ＺＵＰ制御論理５０４と、マル
チプレクサ５０５とを有している。状態カウンタ５０３
は、例えば圧縮又は脱圧縮等のような動作モードの如き
状態情報を有すると共に、周波数マトリクスにおける現
在の要素の位置に関する情報を有している。ジグザグユ
ニット１０９からのデータは、最初に、ゼロ値に対して
ＺＰ制御５０１によって検査され且つそのデータがゼロ
でない場合には、マルチプレクサ５０５を介してＦＩＦ
Ｏメモリ１１４へ送給される。一方、ゼロの値が発見さ
れた場合には、ランカウンタ５０２が最初に検知された
ゼロに続くゼロの値のカウントを継続し且つ次のゼロで
ない値を受取った場合にそのゼロの長さをＦＩＦＯメモ
リ１１４へ出力する。ラン長におけるゼロの数は、画素
マトリクス内に収納される画像情報と量子化テーブルの
両方の関数である。画素マトリクスが殆ど強度及びカラ
ーの変動が発生しないエリア内の画像に対応している場
合には、このような変動がより大きいエリアに関する画
像の場合よりも、より長いゼロのラン長が予測される。
【００７６】脱圧縮期間中、データはＺＵＰ制御ユニッ
ト５０４を介してＦＩＦＯメモリ１１４から読取られ、
次いでジグザグユニット１０９へ送給される。脱圧縮期
間中にラン長が読取られると、そのラン長はゼロのスト
リングへアンパックされ、そのストリングの長さは、読
取られたラン長に対応し且つそのゼロの出力ストリング
はジグザグユニット１０９へ送給される。ゼロパッカ／
アンパッカユニット１１０が取扱うデータには４つのタ
イプがあり、即ちＤＣ，ＡＣ，ＲＬ，ＥＯＢである。ゼ
ロパッカ／アンパッカユニット１１０は、圧縮期間中
に、１３ビットのデータを出力し、即ち、データタイプ
（即ち、ＤＣ，ＡＣ，ＲＬ又はＥＯＢ）をエンコードす
る２つの最大桁ビットとそれに続く１１ビットの符号付
データである。ＤＣ及びＡＣ値の場合、この１１ビット
データは、ジグザグユニット１０９から見た１１ビット
値である。ゼロパッカ／アンパッカユニット１１０の構
成及び規則は、１つのラン長が別のラン長によって持続
することがないことを要求する。従って、最大のラン長
は６２であり、それは、マトリクスがラン長が６２であ
るＤＣ値及びゼロでないＡＣ値によって表示される場合
に対応している。なぜならば、（１）ＤＣ値は、例えそ
れがゼロであったとしても、常に表現され、且つ（２）
最後のＡＣ値がゼロである場合には、それはラン長とし
て表現されるのでなく、その代わりにＥＯＢが使用され
るからである。
ト５０４を介してＦＩＦＯメモリ１１４から読取られ、
次いでジグザグユニット１０９へ送給される。脱圧縮期
間中にラン長が読取られると、そのラン長はゼロのスト
リングへアンパックされ、そのストリングの長さは、読
取られたラン長に対応し且つそのゼロの出力ストリング
はジグザグユニット１０９へ送給される。ゼロパッカ／
アンパッカユニット１１０が取扱うデータには４つのタ
イプがあり、即ちＤＣ，ＡＣ，ＲＬ，ＥＯＢである。ゼ
ロパッカ／アンパッカユニット１１０は、圧縮期間中
に、１３ビットのデータを出力し、即ち、データタイプ
（即ち、ＤＣ，ＡＣ，ＲＬ又はＥＯＢ）をエンコードす
る２つの最大桁ビットとそれに続く１１ビットの符号付
データである。ＤＣ及びＡＣ値の場合、この１１ビット
データは、ジグザグユニット１０９から見た１１ビット
値である。ゼロパッカ／アンパッカユニット１１０の構
成及び規則は、１つのラン長が別のラン長によって持続
することがないことを要求する。従って、最大のラン長
は６２であり、それは、マトリクスがラン長が６２であ
るＤＣ値及びゼロでないＡＣ値によって表示される場合
に対応している。なぜならば、（１）ＤＣ値は、例えそ
れがゼロであったとしても、常に表現され、且つ（２）
最後のＡＣ値がゼロである場合には、それはラン長とし
て表現されるのでなく、その代わりにＥＯＢが使用され
るからである。
【００７７】圧縮期間中、ＺＰ制御５０１は、ジグザグ
ユニット１０９から周波数マトリクスの最初の要素（Ｄ
Ｃ）を受取り、その１１ビット値は、その値がゼロであ
るか否かに拘らず、ＦＩＦＯメモリ１１４へ直接送給さ
れる。その後に、周波数マトリクス内の非ゼロ要素がＺ
Ｐ制御５０１によって受取られると、それはＡＣデータ
であり、且つその１１ピット値は、最後のラン長の後Ｆ
ＩＦＯメモリ１１４へ送給される。周波数マトリクスの
ゼロ値要素が非ゼロＤＣ又はＡＣ要素の後に受取られる
と、ラン長カウンタ５０２が、周波数マトリクス内の次
の非ゼロ要素に遭遇するまで、それに続くゼロ要素の数
をカウントすることを開始する。ゼロのカウントは、ラ
ン長（ＲＵＮ）表示でＦＩＦＯメモリ１１４へ送給され
る。周波数マトリクスの残部において別の非ゼロ要素が
存在しない場合には、ラン長の代わりにＥＯＢ（ブロッ
クの終り）コードが出力される。各ラン長又はＥＯＢコ
ードが出力された後に、ランカウンタ５０２は、次のゼ
ロのバーストを受取るためにリセットされる。例えば、
ビット値ブロックの唯一の非ゼロ値がＤＣ値、３番目及
び１６番目の値である場合には、ブロックのエンコーデ
ィングは、ＤＣ値、１のラン長、３番目のＡＣ値、１２
のラン長、１６番目の値及びＥＯＢの順番である。
ユニット１０９から周波数マトリクスの最初の要素（Ｄ
Ｃ）を受取り、その１１ビット値は、その値がゼロであ
るか否かに拘らず、ＦＩＦＯメモリ１１４へ直接送給さ
れる。その後に、周波数マトリクス内の非ゼロ要素がＺ
Ｐ制御５０１によって受取られると、それはＡＣデータ
であり、且つその１１ピット値は、最後のラン長の後Ｆ
ＩＦＯメモリ１１４へ送給される。周波数マトリクスの
ゼロ値要素が非ゼロＤＣ又はＡＣ要素の後に受取られる
と、ラン長カウンタ５０２が、周波数マトリクス内の次
の非ゼロ要素に遭遇するまで、それに続くゼロ要素の数
をカウントすることを開始する。ゼロのカウントは、ラ
ン長（ＲＵＮ）表示でＦＩＦＯメモリ１１４へ送給され
る。周波数マトリクスの残部において別の非ゼロ要素が
存在しない場合には、ラン長の代わりにＥＯＢ（ブロッ
クの終り）コードが出力される。各ラン長又はＥＯＢコ
ードが出力された後に、ランカウンタ５０２は、次のゼ
ロのバーストを受取るためにリセットされる。例えば、
ビット値ブロックの唯一の非ゼロ値がＤＣ値、３番目及
び１６番目の値である場合には、ブロックのエンコーデ
ィングは、ＤＣ値、１のラン長、３番目のＡＣ値、１２
のラン長、１６番目の値及びＥＯＢの順番である。
【００７８】脱圧縮期間中、ＺＵＰ ｃｏｎｔｒｏｌユ
ニット５０４は、ＦＩＦＯメモリ１１４からデコードさ
れたデータを読取る。ＤＣ又はＡＣデータがＺＵＰ ｃ
ｏｎｔｒｏｌユニット５０４によって遭遇されると、そ
の１１ビットデータはジグザグユニット１０９へ送給さ
れる。しかしながら、ラン長データに遭遇すると、その
ラン長カウントの値がラン長カウンタ５０２内にロード
され、それがゼロに到達するまで、該カウンタがデクリ
メントされるに従ってゼロがジグザグユニット１０９へ
出力される。ＥＯＢデータに遭遇すると、ＺＵＰ制御ユ
ニット５０４は、周波数マトリクスの最後の要素に対応
する６４番目の要素が出力されるまで、自動的にゼロを
出力する。量子化器ユニット１０８の構成について前述
した如く、圧縮期間中、第二レベルの適応性レート制御
は、脱圧縮期間中におけるＦＩＦＯメモリ１１４のアン
ダーフローを防止するために、ゼロパッカ／アンパッカ
ユニット１１０において実行される。この第二レベルの
適応性レート制御について図１１を参照して説明する。
図１１は、ブロック図の形態で、この適応性レート制御
メカニズムにおいて使用される回路を示している。
ニット５０４は、ＦＩＦＯメモリ１１４からデコードさ
れたデータを読取る。ＤＣ又はＡＣデータがＺＵＰ ｃ
ｏｎｔｒｏｌユニット５０４によって遭遇されると、そ
の１１ビットデータはジグザグユニット１０９へ送給さ
れる。しかしながら、ラン長データに遭遇すると、その
ラン長カウントの値がラン長カウンタ５０２内にロード
され、それがゼロに到達するまで、該カウンタがデクリ
メントされるに従ってゼロがジグザグユニット１０９へ
出力される。ＥＯＢデータに遭遇すると、ＺＵＰ制御ユ
ニット５０４は、周波数マトリクスの最後の要素に対応
する６４番目の要素が出力されるまで、自動的にゼロを
出力する。量子化器ユニット１０８の構成について前述
した如く、圧縮期間中、第二レベルの適応性レート制御
は、脱圧縮期間中におけるＦＩＦＯメモリ１１４のアン
ダーフローを防止するために、ゼロパッカ／アンパッカ
ユニット１１０において実行される。この第二レベルの
適応性レート制御について図１１を参照して説明する。
図１１は、ブロック図の形態で、この適応性レート制御
メカニズムにおいて使用される回路を示している。
【００７９】量子化されたデータが量子化器ユニット１
０８の出力に与えられる時間と、そのデータがＦＩＦＯ
メモリ１１４に到達する時間（即ち、ジグザグユニット
１０９及びゼロパッカ／アンパッカユニット１１０を介
して）との間の待時間のために、ＦＩＦＯメモリ１１４
は、第一レベルのレート制御においてより高い圧縮比の
量子化テーブルが使用されているにも拘らず、尚且つオ
ーバーフローする場合がある。従って、ゼロパッカ／ア
ンパッカユニット１１０内に第二レベルの適応性レート
制御メカニズムが与えらえれる。ゼロパッカ／アンパッ
カユニット１１０はＦＩＦＯメモリ１１４内にデータが
格納する前の直前の機能的ユニットであるので、ゼロパ
ッカ／アンパッカユニット１１０における制御は、量子
化器ユニット１０８における第一レベルのレート制御よ
りもより直接的な効果を有している。本実施例において
は、ユーザは、量子化器ユニット１０８における適応性
フロー制御メカニズムか、又はゼロパッカ／アンパッカ
ユニット１１０におけるメカニズムの何れか又はその両
方をイネーブルすることを選択することが可能である。
０８の出力に与えられる時間と、そのデータがＦＩＦＯ
メモリ１１４に到達する時間（即ち、ジグザグユニット
１０９及びゼロパッカ／アンパッカユニット１１０を介
して）との間の待時間のために、ＦＩＦＯメモリ１１４
は、第一レベルのレート制御においてより高い圧縮比の
量子化テーブルが使用されているにも拘らず、尚且つオ
ーバーフローする場合がある。従って、ゼロパッカ／ア
ンパッカユニット１１０内に第二レベルの適応性レート
制御メカニズムが与えらえれる。ゼロパッカ／アンパッ
カユニット１１０はＦＩＦＯメモリ１１４内にデータが
格納する前の直前の機能的ユニットであるので、ゼロパ
ッカ／アンパッカユニット１１０における制御は、量子
化器ユニット１０８における第一レベルのレート制御よ
りもより直接的な効果を有している。本実施例において
は、ユーザは、量子化器ユニット１０８における適応性
フロー制御メカニズムか、又はゼロパッカ／アンパッカ
ユニット１１０におけるメカニズムの何れか又はその両
方をイネーブルすることを選択することが可能である。
【００８０】ビデオモード期間中においては、例えば
「４分の３満杯」等のようなＦＩＦＯメモリ１１４にお
ける予め設定した使用レベルが検知されると、レート制
御メカニズムが活性化されて、周波数マトリクス内のプ
ログラム可能な数の要素のみの値を維持し且つ該周波数
マトリクスの他の要素を強制的に０とさせる。ＥＯＢを
送給することにより）。該周波数マトリクス内の維持さ
れるべき値の要素の数は制御レジスタ５０１内に格納さ
れる。ゼロパッカ／アンパッカユニット１１０におい
て、現在のＡＣ項の周波数マトリクス内の位置はＡＣ項
カウンタ５１２内に維持される。比較器５１２が、現在
の位置が維持されるべき値の要素の数を超えており且つ
ＦＩＦＯメモリ１１４の予めセットした使用中のスレッ
シュホールドも超えていることを検知すると、決定回路
５１３が、ＦＩＦＯメモリ１１４に対してＥＯＢが出力
されることをＦＩＦＯデータ出力回路５１４に対して指
示を与える。例えば、値を保持すべき周波数マトリクス
内の要素の制御レジスタ５１１内において特定された数
が４である場合、例えば「４分の３満杯」のような予め
設定したＦＩＦＯメモリ１１４の使用状態が超される
と、ＤＣ項と最下位の４つのＡＣ項のみが送給され、残
りの５９個のＡＣ項は、１３ビットのＥＯＢコードによ
って５９個のゼロからなるラン長として表現される。こ
の高周波数ＡＣ成分を強制的にゼロとさせる方法は、画
像品質の犠牲において、ＦＩＦＯメモリ１１４のオーバ
ーフローを防止するのに効果的である。ゼロにセットさ
れるＡＣ項は情報の損失即ちロスを表わしている。適用
場面によって許容可能なものと思われる画像品質に従っ
て、ユーザは、維持乃至は保持されるべきより高い数の
ＡＣ項を特定することが可能である。
「４分の３満杯」等のようなＦＩＦＯメモリ１１４にお
ける予め設定した使用レベルが検知されると、レート制
御メカニズムが活性化されて、周波数マトリクス内のプ
ログラム可能な数の要素のみの値を維持し且つ該周波数
マトリクスの他の要素を強制的に０とさせる。ＥＯＢを
送給することにより）。該周波数マトリクス内の維持さ
れるべき値の要素の数は制御レジスタ５０１内に格納さ
れる。ゼロパッカ／アンパッカユニット１１０におい
て、現在のＡＣ項の周波数マトリクス内の位置はＡＣ項
カウンタ５１２内に維持される。比較器５１２が、現在
の位置が維持されるべき値の要素の数を超えており且つ
ＦＩＦＯメモリ１１４の予めセットした使用中のスレッ
シュホールドも超えていることを検知すると、決定回路
５１３が、ＦＩＦＯメモリ１１４に対してＥＯＢが出力
されることをＦＩＦＯデータ出力回路５１４に対して指
示を与える。例えば、値を保持すべき周波数マトリクス
内の要素の制御レジスタ５１１内において特定された数
が４である場合、例えば「４分の３満杯」のような予め
設定したＦＩＦＯメモリ１１４の使用状態が超される
と、ＤＣ項と最下位の４つのＡＣ項のみが送給され、残
りの５９個のＡＣ項は、１３ビットのＥＯＢコードによ
って５９個のゼロからなるラン長として表現される。こ
の高周波数ＡＣ成分を強制的にゼロとさせる方法は、画
像品質の犠牲において、ＦＩＦＯメモリ１１４のオーバ
ーフローを防止するのに効果的である。ゼロにセットさ
れるＡＣ項は情報の損失即ちロスを表わしている。適用
場面によって許容可能なものと思われる画像品質に従っ
て、ユーザは、維持乃至は保持されるべきより高い数の
ＡＣ項を特定することが可能である。
【００８１】コーダ／デコーダユニット１１１の構成及
び動作 次に、コーダ／デコーダユニット１１１（図１）の構成
及び動作について図１２及び１３を参照して説明する。
コーダユニット１１１ａは、ラン長表示におけるデータ
をホフマンコードにエンコードすることを指示する。デ
コーダユニット１１１はその逆の動作を与える。圧縮期
間中、高い圧縮比を得るために、コーダ／デコーダユニ
ット１１１のコーダユニット１１１ａは、ＦＩＦＯメモ
リ１１４内に格納されたゼロパック型ＤＣＴデータを可
変長ホフマンコード表示への変換を与える。コーダユニ
ット１１１ａは、ホフマンコード型ＤＣＴデータをホス
トバスインターフェースユニット（ＨＢＩＵ）１１３に
対して一度に１６ビットづつ供給し、該ユニット１１３
は、ホフマンコードにエンコードしたデータを一度に３
２ビットづつ外部ホストコンピュータへ送信する。脱圧
縮期間中、コーダ／デコーダユニット１１１のデコーダ
ユニット１１１ｂは、ＨＢＩＵ１１３からホフマンコー
ドされたデータを受取り且つ可変長ホフマンコードデー
タを脱圧縮動作のためにゼロパック型表示ヘ変換する。
び動作 次に、コーダ／デコーダユニット１１１（図１）の構成
及び動作について図１２及び１３を参照して説明する。
コーダユニット１１１ａは、ラン長表示におけるデータ
をホフマンコードにエンコードすることを指示する。デ
コーダユニット１１１はその逆の動作を与える。圧縮期
間中、高い圧縮比を得るために、コーダ／デコーダユニ
ット１１１のコーダユニット１１１ａは、ＦＩＦＯメモ
リ１１４内に格納されたゼロパック型ＤＣＴデータを可
変長ホフマンコード表示への変換を与える。コーダユニ
ット１１１ａは、ホフマンコード型ＤＣＴデータをホス
トバスインターフェースユニット（ＨＢＩＵ）１１３に
対して一度に１６ビットづつ供給し、該ユニット１１３
は、ホフマンコードにエンコードしたデータを一度に３
２ビットづつ外部ホストコンピュータへ送信する。脱圧
縮期間中、コーダ／デコーダユニット１１１のデコーダ
ユニット１１１ｂは、ＨＢＩＵ１１３からホフマンコー
ドされたデータを受取り且つ可変長ホフマンコードデー
タを脱圧縮動作のためにゼロパック型表示ヘ変換する。
【００８２】コーダユニット１１１ａ 図１２は、図１のコーダユニット１１１ａに対するブロ
ック図である。圧縮期間中、コーダユニット１１１ａが
次のデータに対する準備がなされている場合に、コーダ
ユニット１１１ａによって「ｐｏｐ−ｒｅｑ」（「ｐｏ
ｐ」）「要求」信号が活性化される。ＦＩＦＯメモリ１
１４が１３ビット「ｆｉｆｏｄａｔａ」バス５０５上に
データを与えると、タイプコード（ｔｙｐｅ−ｃｏｄ
ｅ）ユニット５０１が、２つの最大桁ビットをチェック
して、受取ったデータがＤＣであるか、ＡＣであるか、
ラン長であるか又はＥＯＢデータであるかを決定する。
受取ったデータがＤＣ，非ゼロＡＣ又はＥＯＢタイプの
データである場合には、アドレス発生器５０２が、受取
った値に対応するホフマンコードに対してホフマンコー
ドテーブル１１７内へのアドレスを発生する。受取った
データがラン長である場合には、次の値であるＡＣ値が
要求され且つアドレス発生器５０２によって前のラン長
項と結合されてホフマンコードテーブル１１７内へのア
ドレスを形成する。アドレス発生器５０２によって形成
されたアドレスは、１０ビットｈａｄｄｒバス５０３上
にのせられ、旦つ「ｌｏａｄｔｂｌ」信号が論理高に活
性化される。そのホフマンコードは、１８ビットｈｕｆ
ｆｃｏｄｅバス５０４上に戻される。ホフマンテーブル
１１７はＡＣ及びＤＣコードに分割される。ホフマンテ
ーブル１１７内へのアドレスは、「テーブル」（１ビッ
ト）、「ＡＣ又はＤＣ」（１ビット）、「ラン長」（４
ビット）及び「グループ」（４ビット）のフィールドか
ら構成されている。「テーブル」ビットは、ホフマンテ
ーブル１１７内の２つのホフマンテーブルの内の何れが
選択されるべきかを表わす。「ＡＣ又はＤＣ」フィール
ドは、ＡＣ又はＤＣコードの何れを使用すべきであるか
を表わす。「ラン長」フィールドは、非ゼロＡＣ項に先
行して受取られたゼロの数であり、且つ「グループ」フ
ィールドは次続のＡＣ又はＤＣ値（即ち、係数）におけ
る有意性ビットの数を有している。コーディングの目的
のために、受取ったＥＯＢ値はゼロのＡＣ値に先行する
ゼロラン長としてコード化される。
ック図である。圧縮期間中、コーダユニット１１１ａが
次のデータに対する準備がなされている場合に、コーダ
ユニット１１１ａによって「ｐｏｐ−ｒｅｑ」（「ｐｏ
ｐ」）「要求」信号が活性化される。ＦＩＦＯメモリ１
１４が１３ビット「ｆｉｆｏｄａｔａ」バス５０５上に
データを与えると、タイプコード（ｔｙｐｅ−ｃｏｄ
ｅ）ユニット５０１が、２つの最大桁ビットをチェック
して、受取ったデータがＤＣであるか、ＡＣであるか、
ラン長であるか又はＥＯＢデータであるかを決定する。
受取ったデータがＤＣ，非ゼロＡＣ又はＥＯＢタイプの
データである場合には、アドレス発生器５０２が、受取
った値に対応するホフマンコードに対してホフマンコー
ドテーブル１１７内へのアドレスを発生する。受取った
データがラン長である場合には、次の値であるＡＣ値が
要求され且つアドレス発生器５０２によって前のラン長
項と結合されてホフマンコードテーブル１１７内へのア
ドレスを形成する。アドレス発生器５０２によって形成
されたアドレスは、１０ビットｈａｄｄｒバス５０３上
にのせられ、旦つ「ｌｏａｄｔｂｌ」信号が論理高に活
性化される。そのホフマンコードは、１８ビットｈｕｆ
ｆｃｏｄｅバス５０４上に戻される。ホフマンテーブル
１１７はＡＣ及びＤＣコードに分割される。ホフマンテ
ーブル１１７内へのアドレスは、「テーブル」（１ビッ
ト）、「ＡＣ又はＤＣ」（１ビット）、「ラン長」（４
ビット）及び「グループ」（４ビット）のフィールドか
ら構成されている。「テーブル」ビットは、ホフマンテ
ーブル１１７内の２つのホフマンテーブルの内の何れが
選択されるべきかを表わす。「ＡＣ又はＤＣ」フィール
ドは、ＡＣ又はＤＣコードの何れを使用すべきであるか
を表わす。「ラン長」フィールドは、非ゼロＡＣ項に先
行して受取られたゼロの数であり、且つ「グループ」フ
ィールドは次続のＡＣ又はＤＣ値（即ち、係数）におけ
る有意性ビットの数を有している。コーディングの目的
のために、受取ったＥＯＢ値はゼロのＡＣ値に先行する
ゼロラン長としてコード化される。
【００８３】前述した如く、ゼロパッカ／アンパッカユ
ニット１１０は、６２の最大ラン長をコードする。しか
しながら、ＪＰＥＧスタンダードは、その特定したデー
タ表示において１５の最大長のみを許容する。従って、
ラン長モジュール５０６は、１５よりも大きなラン長を
認識し且つそれをＪＰＥＧスタンダードの元の等価的な
表示と置換すべく構成されている。例えば、２０のＡＣ
値に先行する１７のラン長が受取られる場合、ラン長モ
ジュール５０６は、その受取った値を、ゼロのＡＣ値に
先行する１５のラン長と、それに続く２０のＡＣ値に先
行する１のラン長としてコード化する。従って、アドレ
ス発生器５０２においては、２つのホフマンアドレスが
形成される。「ｇｒｏｕｐｇｅｎ」モジュール５０９
は、ＤＣ又はＡＣ値（「グループ」）内の有意性ビット
の数を決定するために受取った各ＤＣ又はＡＣ値を評価
する。本実施例においては、ゼロパッカ／アンパッカユ
ニット１１０から受取ったＤＣデータは、グループ値を
発生するために直接的に使用されるものではなく、前に
受取ったＤＣ値と現在のＤＣ値との間の１２ビット差を
使用してＤＰＣＭ（微分型パルスコード変調）モジュー
ル５１１は、現在のＤＣ値と最後のＤＣ値との間の差を
与え、且つ次の６４値ブロックに対する現在のＤＣ値を
格納する。制限器５１０は、−１０２４を−１０２３に
設定することによって、全ての入力を−１０２３と＋１
０２３との間の範囲内に制限し、従って全てのＤＣグル
ープは１乃至１１の有意性ビットを有することとなる。
例えば、−１０２３ＤＣ値の後に＋１０２３ＤＣ値が続
く場合に、この１１ビットＤＣグループが発生し、１１
個の有意性ビットを有する＋２０４６の差が発生する。
１８ビットｈｕｆｆｃｏｄｅバス上でホフマンテーブル
１１７から受取られたホフマンコードは、１乃至１６ビ
ットの長さである。このホフマンコードは、コードの長
さ情報が５つの最大桁ビット内に埋込まれているように
構成されている。例えば、１８ビットコードは、「１
０」とそれに続く１６ビットコードによって表示され、
その場合、最初の２ビット「１０」は、全体的なコード
長が１８であることの情報を有している。コード長モジ
ュール５０７は、可変長ホフマンコードの蓄積をホスト
コンピュータへ送信することを指示するために、この情
報を抽出すべく構成されている。ビット長モジュール５
０８は、ホストコンピュータへ送信するために蓄積され
たホフマンコードの全体的な長さを監視する。
ニット１１０は、６２の最大ラン長をコードする。しか
しながら、ＪＰＥＧスタンダードは、その特定したデー
タ表示において１５の最大長のみを許容する。従って、
ラン長モジュール５０６は、１５よりも大きなラン長を
認識し且つそれをＪＰＥＧスタンダードの元の等価的な
表示と置換すべく構成されている。例えば、２０のＡＣ
値に先行する１７のラン長が受取られる場合、ラン長モ
ジュール５０６は、その受取った値を、ゼロのＡＣ値に
先行する１５のラン長と、それに続く２０のＡＣ値に先
行する１のラン長としてコード化する。従って、アドレ
ス発生器５０２においては、２つのホフマンアドレスが
形成される。「ｇｒｏｕｐｇｅｎ」モジュール５０９
は、ＤＣ又はＡＣ値（「グループ」）内の有意性ビット
の数を決定するために受取った各ＤＣ又はＡＣ値を評価
する。本実施例においては、ゼロパッカ／アンパッカユ
ニット１１０から受取ったＤＣデータは、グループ値を
発生するために直接的に使用されるものではなく、前に
受取ったＤＣ値と現在のＤＣ値との間の１２ビット差を
使用してＤＰＣＭ（微分型パルスコード変調）モジュー
ル５１１は、現在のＤＣ値と最後のＤＣ値との間の差を
与え、且つ次の６４値ブロックに対する現在のＤＣ値を
格納する。制限器５１０は、−１０２４を−１０２３に
設定することによって、全ての入力を−１０２３と＋１
０２３との間の範囲内に制限し、従って全てのＤＣグル
ープは１乃至１１の有意性ビットを有することとなる。
例えば、−１０２３ＤＣ値の後に＋１０２３ＤＣ値が続
く場合に、この１１ビットＤＣグループが発生し、１１
個の有意性ビットを有する＋２０４６の差が発生する。
１８ビットｈｕｆｆｃｏｄｅバス上でホフマンテーブル
１１７から受取られたホフマンコードは、１乃至１６ビ
ットの長さである。このホフマンコードは、コードの長
さ情報が５つの最大桁ビット内に埋込まれているように
構成されている。例えば、１８ビットコードは、「１
０」とそれに続く１６ビットコードによって表示され、
その場合、最初の２ビット「１０」は、全体的なコード
長が１８であることの情報を有している。コード長モジ
ュール５０７は、可変長ホフマンコードの蓄積をホスト
コンピュータへ送信することを指示するために、この情
報を抽出すべく構成されている。ビット長モジュール５
０８は、ホストコンピュータへ送信するために蓄積され
たホフマンコードの全体的な長さを監視する。
【００８４】ホフマンテーブルモジュール１１７内に
は、２つのホフマンテーブルがあり、その各々は、１つ
又はそれ以上の画素成分タイプに対応している。ホフマ
ンテーブル１１７は、コーダ１１７ａとデコーダ１１１
ｂと外部ホストコンピュータの指示の下でホフマンテー
ブル１１７の内容をロードする内部ホストバス１１５と
の間で共用されている。「ｈｕｆｆｃｏｄｅ」バス５０
４上に戻されるホフマンコードは、ホフマンコード化デ
ータのビットストリームを形成するために、レベルデー
タと共にビット連結モジュール５１２へ送給される。次
いで、データは、８ビットワードの状態でバイト連結ユ
ニット５１３へ転送され、該ユニット５１３はホフマン
コード化データを一度に２バイトづつホストインターフ
ェースユニット１１３へ転送する。
は、２つのホフマンテーブルがあり、その各々は、１つ
又はそれ以上の画素成分タイプに対応している。ホフマ
ンテーブル１１７は、コーダ１１７ａとデコーダ１１１
ｂと外部ホストコンピュータの指示の下でホフマンテー
ブル１１７の内容をロードする内部ホストバス１１５と
の間で共用されている。「ｈｕｆｆｃｏｄｅ」バス５０
４上に戻されるホフマンコードは、ホフマンコード化デ
ータのビットストリームを形成するために、レベルデー
タと共にビット連結モジュール５１２へ送給される。次
いで、データは、８ビットワードの状態でバイト連結ユ
ニット５１３へ転送され、該ユニット５１３はホフマン
コード化データを一度に２バイトづつホストインターフ
ェースユニット１１３へ転送する。
【００８５】ビット連結モジュール５１２は、常に、受
取ったホフマンコード乃至はレベルデータをコード化し
たビットストリームに連結する前に、８ビット未満のデ
ータを収納している。結果的に得られるデータビットの
数がビット連結モジュール５１２における新たなデータ
の連結の後に８ビットを超える場合には、最も古いバイ
トがバイト連結ユニット５１３へ転送される。従って、
ビット連結ユニット５１２内の最大コード長は２３であ
り、前の転送から残存する７ビットに１６ビット（下
位）ホフマンコードを付着したものに対応している。ビ
ット連結モジュール５１２は、ビット連結モジュール５
１２内の現在のビットを８ビット（バイト境界）とさせ
バイト連結モジュール５１３ヘの転送を強制的に行なう
ために、ホストコンピユ−タによって「１」をパッド即
ち凝縮させることを強制され得る。この条件は、後述す
る如く、ホストコンピュータヘ送給されるビットストリ
ームにおいて「ｒｅｓｙｎｃ」コード（再同期のための
コード）が必要とされる場合に発生する。バイト連結モ
ジュール５１３は、ビット連結モジュール５１２から転
送されたバイトを保持し且つ‘ＦＦ（１６進数）値が検
知された場合に、それに続く‘００バイトを供給する。
‘ＦＦ００２０バイトが、データの最初の（‘ＦＦ）バ
イトをｒｅｓｙｎｃ（再同期）コードから区別するため
に使用され、その各々は、‘ＦＦＤｘの形態を取り、尚
ｘは０と７との間の値である。「ｒｅｓｙｎｃ」コード
は、最小データ単位の境界にマークをつけるために与え
られる。例えば、マーカコードは５つの最小データ単位
毎に挿入され、且つ各最小データ単位は４つのブロック
である場合には、「ｒｅｓｙｎｃ」コードは‘ＦＦＤ０
乃至‘ＦＦＤ０のサイクルにおいて２０個のブロック毎
に挿入される。
取ったホフマンコード乃至はレベルデータをコード化し
たビットストリームに連結する前に、８ビット未満のデ
ータを収納している。結果的に得られるデータビットの
数がビット連結モジュール５１２における新たなデータ
の連結の後に８ビットを超える場合には、最も古いバイ
トがバイト連結ユニット５１３へ転送される。従って、
ビット連結ユニット５１２内の最大コード長は２３であ
り、前の転送から残存する７ビットに１６ビット（下
位）ホフマンコードを付着したものに対応している。ビ
ット連結モジュール５１２は、ビット連結モジュール５
１２内の現在のビットを８ビット（バイト境界）とさせ
バイト連結モジュール５１３ヘの転送を強制的に行なう
ために、ホストコンピユ−タによって「１」をパッド即
ち凝縮させることを強制され得る。この条件は、後述す
る如く、ホストコンピュータヘ送給されるビットストリ
ームにおいて「ｒｅｓｙｎｃ」コード（再同期のための
コード）が必要とされる場合に発生する。バイト連結モ
ジュール５１３は、ビット連結モジュール５１２から転
送されたバイトを保持し且つ‘ＦＦ（１６進数）値が検
知された場合に、それに続く‘００バイトを供給する。
‘ＦＦ００２０バイトが、データの最初の（‘ＦＦ）バ
イトをｒｅｓｙｎｃ（再同期）コードから区別するため
に使用され、その各々は、‘ＦＦＤｘの形態を取り、尚
ｘは０と７との間の値である。「ｒｅｓｙｎｃ」コード
は、最小データ単位の境界にマークをつけるために与え
られる。例えば、マーカコードは５つの最小データ単位
毎に挿入され、且つ各最小データ単位は４つのブロック
である場合には、「ｒｅｓｙｎｃ」コードは‘ＦＦＤ０
乃至‘ＦＦＤ０のサイクルにおいて２０個のブロック毎
に挿入される。
【００８６】デコータユニット１１１ｂ コーダ／デコーダユニット１１１（図１）のデコーダユ
ニット１１１ｂの構成はブロック図の形態で図１３に示
してある。デコーディング方法は、ＪＰＥＧによって決
められたスタンダードに従うものであり、前述した関連
特許出願において説明してある。脱圧縮期間中、一度に
３２ビットのデータがホストバスインターフェースユニ
ットバス１１３からデコーダユニット１１１ｂの３２ビ
ットレジスタ６０１内に転送される。マーカコード検知
器６０２が圧縮データからマーカコード情報を認識し且
つ剥取る。なぜならば、マーカコードはデコーディング
において使用されないからである。マーカコードを剥取
ったデータは、一度に２ビットづつデコーディングのた
めに与えられる。受取った各２ビットデータは次のアド
レス発生器６０４へ送給される。コーディング及びデコ
ーディングテーブルを格納するために１８ビット幅のス
タティックランダムアクセスメモリアレイがホフマンコ
ードテーブル１１７内に設けられている。この１８ビッ
ト幅は、本実施例に対する最長のホフマンコードがホフ
マンコードテーブル１１７の１つのエントリ内に完全に
存在することを可能としている。しかしながら、デコー
ディング期間中、帰還されるワードは９ビット幅である
ように構成されている。各９ビット幅は、データ（ホフ
マンテーブル１１７において更なるデコードを必要とし
ない）か、又は所要のデータに対してホフマンテーブル
１１７において別の位置（即ち、間接的処置）へのアク
セスを必要とする分岐アドレスの何れかを有している。
幾つかのコードは、数個のレベルの間接的処置を必要と
する場合がある。
ニット１１１ｂの構成はブロック図の形態で図１３に示
してある。デコーディング方法は、ＪＰＥＧによって決
められたスタンダードに従うものであり、前述した関連
特許出願において説明してある。脱圧縮期間中、一度に
３２ビットのデータがホストバスインターフェースユニ
ットバス１１３からデコーダユニット１１１ｂの３２ビ
ットレジスタ６０１内に転送される。マーカコード検知
器６０２が圧縮データからマーカコード情報を認識し且
つ剥取る。なぜならば、マーカコードはデコーディング
において使用されないからである。マーカコードを剥取
ったデータは、一度に２ビットづつデコーディングのた
めに与えられる。受取った各２ビットデータは次のアド
レス発生器６０４へ送給される。コーディング及びデコ
ーディングテーブルを格納するために１８ビット幅のス
タティックランダムアクセスメモリアレイがホフマンコ
ードテーブル１１７内に設けられている。この１８ビッ
ト幅は、本実施例に対する最長のホフマンコードがホフ
マンコードテーブル１１７の１つのエントリ内に完全に
存在することを可能としている。しかしながら、デコー
ディング期間中、帰還されるワードは９ビット幅である
ように構成されている。各９ビット幅は、データ（ホフ
マンテーブル１１７において更なるデコードを必要とし
ない）か、又は所要のデータに対してホフマンテーブル
１１７において別の位置（即ち、間接的処置）へのアク
セスを必要とする分岐アドレスの何れかを有している。
幾つかのコードは、数個のレベルの間接的処置を必要と
する場合がある。
【００８７】ホフマンコードテーブル１１７内のＳＲＡ
Ｍアレイは１８ビット幅であるので、各１８ビットワー
ドはデコーディングにおいて使用される場合、２つの９
ビットワードを有している。デコードテーブルに対する
１１ビットアドレスの最小桁ビットは、左側又は右側の
９ビットデータが選択されるか否かを決定する。デコー
ドされたデータは、可変調のものであり、「レベル」デ
ータ、ＤＣコード、ラン長ＡＣコード、又はＥＯＢの何
れかから構成されている。レベルデータは、コーダユニ
ット１１１ａに関連して前に説明した如く、ＡＣ又はＤ
Ｃの何れかの値からなる有意性ビットである。ラン長Ａ
Ｃコードは、ＡＣグループフィールドとラン長フィール
ドとから構成されている。ラン長ＡＣコードのＡＣグル
ープフィールドは、４ビットグループ番号を有してお
り、それは、以下に続くレベルデータにおける有意性ビ
ットの数に対してラン長／グループ検知器６０５におい
てデコードされる。次いで、そのレベルデータは、デコ
ードされた値を回復するために、ＡＣグループフィール
ド内にエンコードされているビット数に従って、レベル
データシフトレジスタ６０６内にシフトされる。
Ｍアレイは１８ビット幅であるので、各１８ビットワー
ドはデコーディングにおいて使用される場合、２つの９
ビットワードを有している。デコードテーブルに対する
１１ビットアドレスの最小桁ビットは、左側又は右側の
９ビットデータが選択されるか否かを決定する。デコー
ドされたデータは、可変調のものであり、「レベル」デ
ータ、ＤＣコード、ラン長ＡＣコード、又はＥＯＢの何
れかから構成されている。レベルデータは、コーダユニ
ット１１１ａに関連して前に説明した如く、ＡＣ又はＤ
Ｃの何れかの値からなる有意性ビットである。ラン長Ａ
Ｃコードは、ＡＣグループフィールドとラン長フィール
ドとから構成されている。ラン長ＡＣコードのＡＣグル
ープフィールドは、４ビットグループ番号を有してお
り、それは、以下に続くレベルデータにおける有意性ビ
ットの数に対してラン長／グループ検知器６０５におい
てデコードされる。次いで、そのレベルデータは、デコ
ードされた値を回復するために、ＡＣグループフィール
ド内にエンコードされているビット数に従って、レベル
データシフトレジスタ６０６内にシフトされる。
【００８８】受取られた２ビットデータの最初のビット
又は両方のビットが「レベル」データ（即ち、ＡＣ又は
ＤＣ値の有意性インデックス）である場合、ホフマンコ
ードの次の２つのビットが受取られるまで、デコーディ
ングが延期される。即ち、該２ビットデータの最初のビ
ットが「レベル」であり且つ該２ビットデータの２番目
のビットがホフマンコードである場合には、次の２ビッ
トデータがＨＢＩＵ１１３から読取られ、且つ最初の２
ビットデータの２番目のビットと２番目の２ビットデー
タの最初のビットを使用してデコーディングが進行す
る。デコーディングは、ホフマンテーブル１１７内の２
つのホフマンデコードテーブルの一方をルックアップす
ることによって達成される。次のアドレス発生器６０４
は、ルックアップすべきデコーディングテーブル内の次
のエントリに対して１１ビットアドレスをホフマンテー
ブル１１７へ供給する。帰還されたホフマンデコードテ
ーブルエントリは９ビットワードであり、テーブルデー
タバッファ６０７内に格納される。ルックアップされた
データが、更なるデコーディングが必要であることを表
わす場合（即ち、ｃｏｄｅ−ｄｏｎｅ検知器６０９によ
って検知されて「ｃｏｄｅ ｄｏｎｅ」ビットが「ゼ
ロ」にセットされる）、その９ビットデータの８ビット
「次のアドレス」フィールドは、ＨＢＩＵ１１３及びテ
ーブルビットから入力される次の２ビットデータと結合
されて、次のホフマンデコードテーブルエントリに対し
て１１ビットアドレスを発生する。
又は両方のビットが「レベル」データ（即ち、ＡＣ又は
ＤＣ値の有意性インデックス）である場合、ホフマンコ
ードの次の２つのビットが受取られるまで、デコーディ
ングが延期される。即ち、該２ビットデータの最初のビ
ットが「レベル」であり且つ該２ビットデータの２番目
のビットがホフマンコードである場合には、次の２ビッ
トデータがＨＢＩＵ１１３から読取られ、且つ最初の２
ビットデータの２番目のビットと２番目の２ビットデー
タの最初のビットを使用してデコーディングが進行す
る。デコーディングは、ホフマンテーブル１１７内の２
つのホフマンデコードテーブルの一方をルックアップす
ることによって達成される。次のアドレス発生器６０４
は、ルックアップすべきデコーディングテーブル内の次
のエントリに対して１１ビットアドレスをホフマンテー
ブル１１７へ供給する。帰還されたホフマンデコードテ
ーブルエントリは９ビットワードであり、テーブルデー
タバッファ６０７内に格納される。ルックアップされた
データが、更なるデコーディングが必要であることを表
わす場合（即ち、ｃｏｄｅ−ｄｏｎｅ検知器６０９によ
って検知されて「ｃｏｄｅ ｄｏｎｅ」ビットが「ゼ
ロ」にセットされる）、その９ビットデータの８ビット
「次のアドレス」フィールドは、ＨＢＩＵ１１３及びテ
ーブルビットから入力される次の２ビットデータと結合
されて、次のホフマンデコードテーブルエントリに対し
て１１ビットアドレスを発生する。
【００８９】本実施例においては、ホストバスインター
フェースユニット１１３から受取られた２ビットデータ
の２番目のビットは、この１１ビットアドレスの最小桁
ビットを形成する。この最小桁ビットは、ＳＲＡＭアレ
イ内の左側及び右側の９ビットデータが同一（後の説明
を参照）でない限り、テーブルデータバッファ６０７内
に格納されている１８ビットワードから左側又は右側の
９ビットワードを選択してＳＲＡＭアレイからの出力と
してホフマンテーブル１１７を実行するＳＲＡＭアレイ
へ供給される。
フェースユニット１１３から受取られた２ビットデータ
の２番目のビットは、この１１ビットアドレスの最小桁
ビットを形成する。この最小桁ビットは、ＳＲＡＭアレ
イ内の左側及び右側の９ビットデータが同一（後の説明
を参照）でない限り、テーブルデータバッファ６０７内
に格納されている１８ビットワードから左側又は右側の
９ビットワードを選択してＳＲＡＭアレイからの出力と
してホフマンテーブル１１７を実行するＳＲＡＭアレイ
へ供給される。
【００９０】「ｃｏｄｅ ｄｏｎｅ」ビットが「１」に
セットされると、それは、現在のデータが４ビットのラ
ン長と４ビットのＡＣグループ番号とを有することを表
わす。デコーディングのために２ビットのホフマンコー
ドが一度に与えられるので、ホフマンコードの２ビット
の内の最初のビットのみがデコーディングのために必要
であり且つその２ビットの内の２番目のビットは実際に
はそれに続くレベルデータの最初のビットであるか又は
次のホフマンコードの最初のビットである状態が発生す
る場合がある。その場合には、ＳＲＡＭアレイ１１７内
のアドレスされたメモリ位置の１８ビットワードから読
取られた２つの９ビットデータは同一である。この条件
は、コード奇数／偶数比較器６０９によって検知され、
該比較器は、それに続く次のデータビットを適切に処理
することを確保するために、２ ｂｉｔ ｄａｔａ発生器
６０３及び１ｅｖｅｌ ｄａｔａシフトレジスタ６０６
へ信号を送る。このＡＣグループ番号は、レベルデータ
シフトレジスタ６０６において受取られるべきレベルデ
ータのビット長及び大きさを決定するために使用され
る。レベル発生器６１０は、該レベルデータを取り且つ
完全にデコードしたデータを供給し、そのデータはＦＩ
ＦＯプッシュ制御ユニット６１１を介して、ＦＩＦＯメ
モリ１１４へ送給される。
セットされると、それは、現在のデータが４ビットのラ
ン長と４ビットのＡＣグループ番号とを有することを表
わす。デコーディングのために２ビットのホフマンコー
ドが一度に与えられるので、ホフマンコードの２ビット
の内の最初のビットのみがデコーディングのために必要
であり且つその２ビットの内の２番目のビットは実際に
はそれに続くレベルデータの最初のビットであるか又は
次のホフマンコードの最初のビットである状態が発生す
る場合がある。その場合には、ＳＲＡＭアレイ１１７内
のアドレスされたメモリ位置の１８ビットワードから読
取られた２つの９ビットデータは同一である。この条件
は、コード奇数／偶数比較器６０９によって検知され、
該比較器は、それに続く次のデータビットを適切に処理
することを確保するために、２ ｂｉｔ ｄａｔａ発生器
６０３及び１ｅｖｅｌ ｄａｔａシフトレジスタ６０６
へ信号を送る。このＡＣグループ番号は、レベルデータ
シフトレジスタ６０６において受取られるべきレベルデ
ータのビット長及び大きさを決定するために使用され
る。レベル発生器６１０は、該レベルデータを取り且つ
完全にデコードしたデータを供給し、そのデータはＦＩ
ＦＯプッシュ制御ユニット６１１を介して、ＦＩＦＯメ
モリ１１４へ送給される。
【００９１】ＤＣ／ＡＣカウンタ６１２は、デコード中
のデータの周波数マトリクス内の位置及びデータタイプ
を監視するために（即ち、デコード中の現在のデータが
ＡＣ又はＤＣ値であるか否か、周波数マトリクス内のそ
のデータの位置、及び現在のブロックがＹ，Ｕ又はＶ画
素成分タイプの何れであるか）、デコードされたデータ
のカウントを維持する。ラン長レジスタ６１３は、ホフ
マンデコードテーブルから派生されたラン長のゼロパッ
ク型表示を発生するために使用される。ＤＣレベルは前
のＤＣ値と現在のＤＣ値との間の差をエンコードするの
で、一次元ＤＣ予測及びレジスタ６１４が、その差値を
格納されている前のＤＣ値に加算することにより実際の
ＤＣレベルを派生する。派生されたＤＣ値は、次いで、
アップデートされ且つ次のＤＣ値を計算するために、一
次元ＤＣ予測及びレジスタ６１４内に格納される。デコ
ードされたＤＣ，ＡＣ又はラン長データは、ＦＩＦＯプ
ッシュ制御６１１を介してＦＩＦＯメモリ１１４内に書
込まれ、ゼロパッカ／アンパッカユニット１１０がアン
パッキングのために読出しを行なう。
のデータの周波数マトリクス内の位置及びデータタイプ
を監視するために（即ち、デコード中の現在のデータが
ＡＣ又はＤＣ値であるか否か、周波数マトリクス内のそ
のデータの位置、及び現在のブロックがＹ，Ｕ又はＶ画
素成分タイプの何れであるか）、デコードされたデータ
のカウントを維持する。ラン長レジスタ６１３は、ホフ
マンデコードテーブルから派生されたラン長のゼロパッ
ク型表示を発生するために使用される。ＤＣレベルは前
のＤＣ値と現在のＤＣ値との間の差をエンコードするの
で、一次元ＤＣ予測及びレジスタ６１４が、その差値を
格納されている前のＤＣ値に加算することにより実際の
ＤＣレベルを派生する。派生されたＤＣ値は、次いで、
アップデートされ且つ次のＤＣ値を計算するために、一
次元ＤＣ予測及びレジスタ６１４内に格納される。デコ
ードされたＤＣ，ＡＣ又はラン長データは、ＦＩＦＯプ
ッシュ制御６１１を介してＦＩＦＯメモリ１１４内に書
込まれ、ゼロパッカ／アンパッカユニット１１０がアン
パッキングのために読出しを行なう。
【００９２】ホストバスインターフェースユニット１１
３の構成及び動作 ホストバスインターフェースユニット１１３の構成及び
動作については、上述した関連特許出願に説明してあ
る。
３の構成及び動作 ホストバスインターフェースユニット１１３の構成及び
動作については、上述した関連特許出願に説明してあ
る。
【００９３】第三レベル適応性レート制御 第三レベルの適応性圧縮レート制御は、本実施例の集積
回路チップの外部に設けることが可能である。このレベ
ルの適応性レート制御メカニズムは、図１４にブロック
図の形態で示してある。図１４において、圧縮及び脱圧
縮信号処理機能は、（チップ）７００内に示されてい
る。外部カウンタ７０１は、ビデオフレームの開始から
圧縮データの蓄積された寸法をモニタする。レート制御
決定回路７０２は、ビデオフレーム内の現在のチェック
ポイントにおいて、蓄積された圧縮データの寸法を、例
えばスキャンされた水平ラインの数によって表示される
スキャンされた画像の寸法と比較する。圧縮データの蓄
積された寸法がビデオフレームの寸法と相対的にそのチ
ェックポイントに対しての予測された値を超える場合に
は、レート制御決定回路７０２が補正動作を行ない、例
えば上述した第一又は第二レベルの適応性制御をイネー
ブルさせる。
回路チップの外部に設けることが可能である。このレベ
ルの適応性レート制御メカニズムは、図１４にブロック
図の形態で示してある。図１４において、圧縮及び脱圧
縮信号処理機能は、（チップ）７００内に示されてい
る。外部カウンタ７０１は、ビデオフレームの開始から
圧縮データの蓄積された寸法をモニタする。レート制御
決定回路７０２は、ビデオフレーム内の現在のチェック
ポイントにおいて、蓄積された圧縮データの寸法を、例
えばスキャンされた水平ラインの数によって表示される
スキャンされた画像の寸法と比較する。圧縮データの蓄
積された寸法がビデオフレームの寸法と相対的にそのチ
ェックポイントに対しての予測された値を超える場合に
は、レート制御決定回路７０２が補正動作を行ない、例
えば上述した第一又は第二レベルの適応性制御をイネー
ブルさせる。
【００９４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例を示したブロック図。
【図２】 図１に示した実施例のビデオバス制御器ユニ
ット１０２のブロック図。
ット１０２のブロック図。
【図３】 ４：１：１データフォーマットの下で入力デ
ータバス１０２−２からＶＢＩＵ１０２及びブロックメ
モリユニット（ＢＭＵ）１０３を介してＤＣＴ入力選択
ユニット１０４へのデータフローのシーケンスを示した
説明図。
ータバス１０２−２からＶＢＩＵ１０２及びブロックメ
モリユニット（ＢＭＵ）１０３を介してＤＣＴ入力選択
ユニット１０４へのデータフローのシーケンスを示した
説明図。
【図４】 ４：２：２データフォーマットの下で、入力
データバス１０２−２からＶＢＩＵ１０２及びブロック
メモリユニット（ＢＭＵ）１０３を介してＤＣＴ入力選
択ユニット１０４へのデータフローのシーケンスを示し
た説明図。
データバス１０２−２からＶＢＩＵ１０２及びブロック
メモリユニット（ＢＭＵ）１０３を介してＤＣＴ入力選
択ユニット１０４へのデータフローのシーケンスを示し
た説明図。
【図５】 ４：４：４データフォーマットの下で入力デ
ータバス１０２−２からＶＢＩＵ１０２及びブロックメ
モリユニット（ＢＭＵ）１０３を介してＤＣＴ入力選択
ユニット１０４へのデータフローのシーケンスを示した
説明図。
ータバス１０２−２からＶＢＩＵ１０２及びブロックメ
モリユニット（ＢＭＵ）１０３を介してＤＣＴ入力選択
ユニット１０４へのデータフローのシーケンスを示した
説明図。
【図６】 ４：４：４：４データフォーマットの下で入
力データバス１０２−２からＶＢＩＵ１０２及びブロッ
クメモリユニット（ＢＭＵ）１０３を介してＤＣＴ入力
選択ユニット１０４へのデータフローのシーケンスを示
した説明図。
力データバス１０２−２からＶＢＩＵ１０２及びブロッ
クメモリユニット（ＢＭＵ）１０３を介してＤＣＴ入力
選択ユニット１０４へのデータフローのシーケンスを示
した説明図。
【図７】 バイパスフォーマットの下で入力データバス
１０２−２からＶＢＩＵ１０２及びブロックメモリユニ
ット（ＢＭＵ）１０３を介してＤＣＴ入力選択ユニット
１０４へのデータフローのシーケンスを示した説明図。
１０２−２からＶＢＩＵ１０２及びブロックメモリユニ
ット（ＢＭＵ）１０３を介してＤＣＴ入力選択ユニット
１０４へのデータフローのシーケンスを示した説明図。
【図８】 図１に示した実施例における量子化器ユニッ
ト１０８の概略ブロック図。
ト１０８の概略ブロック図。
【図９】 量子化器ユニット１０８においての第一レベ
ル適応性圧縮レート制御システムのブロック図。
ル適応性圧縮レート制御システムのブロック図。
【図１０】 図１に示した実施例におけるゼロパッカ／
アンパッカユニット１１０の概略ブロック図。
アンパッカユニット１１０の概略ブロック図。
【図１１】 ゼロパッカ／アンパッカユニット１１０に
おける第二レベル適応性圧縮レート制御システムのブロ
ック図。
おける第二レベル適応性圧縮レート制御システムのブロ
ック図。
【図１２】 図１に示した実施例におけるコーダ／デコ
ーダユニット１１１のコーダユニット１１１ａのブロッ
ク図。
ーダユニット１１１のコーダユニット１１１ａのブロッ
ク図。
【図１３】 図１に示した実施例におけるコーダ／デコ
ーダユニット１１１のデコーダユニット１１１ｂのブロ
ック図。
ーダユニット１１１のデコーダユニット１１１ｂのブロ
ック図。
【図１４】 「チップ」レベルにおける第三レベル圧縮
レート制御システムのブロック図。
レート制御システムのブロック図。
１０２ ビデオバスインターフェースユニット（ＶＢＩ
Ｕ） １０３ ブロックメモリユニット １０４ ＤＣＴ入力選択ユニット １０５ ＤＣＴ行格納ユニット １０６ ＤＣＴ／ＩＤＣＴプロセサユニット １０７ ＤＣＴ行／列分離器ユニット １０８ 量子化器ユニット １０９ ジグザグユニット １１０ ゼロパッカ／アンパッカユニット １１１ コーダ／デコーダユニット １１３ ホストバスインターフェースユニット １１４ 先入れ先出し（ＦＩＦＯ）メモリアレイ １１７ ホフマンコードテーブル
Ｕ） １０３ ブロックメモリユニット １０４ ＤＣＴ入力選択ユニット １０５ ＤＣＴ行格納ユニット １０６ ＤＣＴ／ＩＤＣＴプロセサユニット １０７ ＤＣＴ行／列分離器ユニット １０８ 量子化器ユニット １０９ ジグザグユニット １１０ ゼロパッカ／アンパッカユニット １１１ コーダ／デコーダユニット １１３ ホストバスインターフェースユニット １１４ 先入れ先出し（ＦＩＦＯ）メモリアレイ １１７ ホフマンコードテーブル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/32 Ｈ０４Ｎ 7/137 Ｚ (72)発明者 ステファン シー． パーセル アメリカ合衆国， カリフォルニア 94040，マウンテン ビュー， プレスト ン ドライブ 365 (72)発明者 ジェームズ ダブリュ． カークパトリッ ク， ジュニア アメリカ合衆国， カリフォルニア 95129，サン ノゼ， ハーラン ドライ ブ 1043 (72)発明者 モーロ ボノミ アメリカ合衆国， カリフォルニア 94304，パロ アルト， アレクシス ド ライブ 2965 (72)発明者 ウエン−チャン スー アメリカ合衆国， カリフォルニア 95070，サラトガ， テッド コート 12355
Claims (13)
- 【請求項１】 データ圧縮及び脱圧縮用のシステムにお
いて、デジタル化画像を受信し且つ送信するためのビデ
オインターフェース手段、データ圧縮期間中において、
前記ビデオインターフェース手段によって受信したデー
タに関して二次元離散余弦変換を行ない且つ前記二次元
離散余弦変換の係数を与えると共にデータ脱圧縮期間中
において二次元逆離散余弦変換を行ない且つデジタル化
画像として送信するために前記ビデオインターフェース
手段へ前記二次元逆離散余弦変換の係数を出力データと
して与えるための離散余弦変換手段、データ圧縮期間中
において前記二次元離散余弦変換の高周波数係数を減衰
させると共にデータ脱圧縮期間中において前記二次元逆
離散余弦変換の準備として前記二次元離散余弦変換の高
周波数係数を部分的に回復するための量子化手段、デー
タ圧縮期間中において前記二次元離散余弦変換の係数を
「シーケンシャル」順番から「ジグザグ」順番へ再配列
させると共にデータ脱圧縮期間中において前記二次元離
散余弦変換のジグザグ順番の係数を「ジグザグ」順番か
ら「シーケンシャル」順番へ再配列させるためのジグザ
グ手段、データ圧縮期間中において前記二次元離散余弦
変換の「ジグザグ」順番の係数をゼロ係数のランをゼロ
係数のラン長として表示する前記二次元離散余弦変換の
ラン長表示型係数としてパッキングすると共にデータ脱
圧縮期間中において前記二次元離散余弦変換のラン長表
示型係数を前記二次元離散余弦変換の「ジグザグ」順番
型係数へアンパッキングするためのデータパッキング・
アンパッキング手段、データ圧縮期間中において前記二
次元離散余弦変換のラン長表示型係数をホフマンコード
へコーディングすると共にデータ脱圧縮期間中において
前記ホフマンコードを前記二次元離散余弦変換のラン長
表示型係数へデコーディングするためのホフマンコーデ
ィング／デコーディング手段、前記ホフマンコーディン
グ／デコーディング手段が前記データパッキング・アン
パッキング手段と非同期的に且つ独立的に動作するよう
に前記二次元離散余弦変換のラン長表示型係数を一時的
に格納するための先入れ先出しメモリ手段、データ圧縮
期間中に前記ホフマンコードをホストコンピュータへ送
信し且つデータ脱圧縮期間中において前記ホフマンコー
ドをホストコンピュータから検索するためのホストイン
ターフェース手段、を有することを特徴とするシステ
ム。 - 【請求項２】 請求項１において、前記ビデオインター
フェース手段が、「マスタモード」動作期間中に同期信
号を与え且つ「スレーブモード」動作期間中に同期信号
を受取るためのデータ同期手段を有しており、前記同期
信号が前記システムと前記デジタル化画像を与える外部
ビデオ装置との間に同期を与えることを特徴とするシス
テム。 - 【請求項３】 請求項２において、前記ビデオインター
フェース手段が、更に、外部ビデオメモリバッファ内に
ビデオデータを格納するための外部バッファメモリアド
レスを発生するための外部バッファメモリアドレス発生
手段を有することを特徴とするシステム。 - 【請求項４】 請求項３において、前記ビデオインター
フェース手段が、更に、圧縮期間中において、前記デジ
タル化画像の「ビデオシーケンス」信号を前記外部ビデ
オ装置から受取り且つ前記外部ビデオバッファメモリ内
に水平ライン毎に格納し且つ前記デジタル化画像内のエ
リア内の画素に対応する「ブロックビデオ画素」データ
を前記ビデオメモリバッファから前記ビデオインターフ
ェース手段内に検索すると共に脱圧縮期間中において前
記デジタル化画像の「バッファビデオ画素」データを前
記ビデオインターフェース手段から受取ると共に前記外
部ビデオバッファメモリ内に格納し且つ前記デジタル化
画像の「ビデオシーケンス」信号を前記外部ビデオ装置
へ与えるためのビデオフレーム手段を有することを特徴
とするシステム。 - 【請求項５】 請求項１において、前記ホフマンコーデ
ィング／デコーディング手段が、圧縮期間中にホフマン
コードエンコーディングテーブルを及び脱圧縮期間中に
ホフマンコードデコーディングテーブルを格納すると共
に供給するためのホフマンテーブル手段、前記ホフマン
コードエンコーディングテーブルを使用して前記二次元
離散余弦変換のラン長表示型係数をホフマンコードへ変
換するコーディング手段、前記ホフマンコードデコーデ
ィングテーブルを使用して前記二次元離散余弦変換のラ
ン長表示型係数へ前記ホフマンコードを変換するデコー
ディング手段、を有することを特徴とするシステム。 - 【請求項６】 請求項２３において、前記コーディング
手段が、前記二次元離散余弦変換のラン長表示型係数を
前記先入れ先出しメモリ手段から要求するための読取り
制御手段、前記ホフマンコードエンコーディングテーブ
ル内へのエントリを要求するために前記ホフマンテーブ
ル手段へ前記二次元離散余弦変換のラン長表示型係数か
ら構成されたアドレスを供給するためのコーディングア
ドレス手段、出力ホフマンコードとして前記ホフマンコ
ードエンコーディングテーブル内に前記エントリを供給
するためのホフマンコード出力手段、を有することを特
徴とするシステム。 - 【請求項７】 請求項２において、前記デコーディング
手段が、ホフマンコードを受取るためのホフマンコード
受取り手段、前記ホフマンコードデコーディングテーブ
ル内のエントリを要求するために前記ホフマンテーブル
手段へ前記ホフマンコード又は次のアドレスの何れかか
ら構成されたアドレスを供給するためのデコーディング
アドレス手段、前記ホフマンコードデコーディングテー
ブルのエントリが前記二次元離散余弦変換のラン長表示
型係数であるか又は次のアドレスを有するものであるか
を決定するために前記ホフマンコードデコーディングテ
ーブルのエントリを検査し且つ前記ホフマンコードデコ
ーディングテーブルのエントリが次のアドレスを有する
場合に前記デコーディングアドレス手段へ次のアドレス
を与えるためのデコーディング制御手段、出力ホフマン
デコードデータとして前記二次元離散余弦変換のラン長
表示型係数を与えるためのホフマンデコード出力手段、
を有することを特徴とするシステム。 - 【請求項８】 請求項１において、前記先入れ先出しメ
モリ手段が、前記先入れ先出しメモリ手段の利用を表わ
す複数個のステータス信号を供給し、且つ本システム
が、更に、前記ステータス信号に従って圧縮期間中に前
記デジタル化画像に関して得られる圧縮比を変化させる
ための適応性制御手段を有することを特徴とするシステ
ム。 - 【請求項９】 請求項８において、前記量子化手段が前
記離散余弦変換の係数の各々を対応する量子化定数と結
合させることにより前記二次元余弦変換の高周波数係数
の減衰を達成し、且つ前記適応性制御手段が前記量子化
定数を変化させることにより前記デジタル化画像に関し
て得られた圧縮比を変化させることを特徴とするシステ
ム。 - 【請求項１０】 請求項８において、前記適応性制御手
段が、所定数の「ジグザグ」順番型係数を受取った後に
前記二次元離散余弦変換の「ジグザグ」順番型係数をゼ
ロとすることにより前記デジタル化画像に関して得られ
た圧縮比を変化させることを特徴とするシステム。 - 【請求項１１】 請求項１０において、前記所定数が、
前記ステータス信号に従って複数個の所定位置から選択
されるものであることを特徴とするシステム。 - 【請求項１２】 請求項８において、更に、前記適応性
制御手段をイネーブル及びディスエーブルさせるための
全体的適応性制御手段を有しており、前記全体的適応性
制御手段が、前記デジタル化画像を受取る過程における
所定の点において１組の所定の圧縮ターゲットに対して
前記デジタル化画像に関して達成された圧縮比をモニタ
すると共に検査し、且つ前記所定のターゲットの何れか
を超えた場合に、前記全体的適応性制御手段が前記適応
性制御手段をイネーブルし、そうでない場合には前記全
体的適応性制御手段が前記適応性制御手段をディスエー
ブルすることを特徴とするシステム。 - 【請求項１３】 データ圧縮及び脱圧縮方法において、
デジタル化画像を受信し且つ送信するためのビデオイン
ターフェース手段を設け、データ圧縮期間中において前
記ビデオインターフェース手段によって受信されたデー
タに関する二次元離散余弦変換を行ない且つ前記二次元
離散余弦変換の係数を与えると共にデータ脱圧縮期間中
において二次元逆離散余弦変換を行ない且つデジタル化
画像として送信するために前記ビデオインターフェース
手段へ前記二次元逆離散余弦変換の係数を出力データと
して与えるための離散余弦変換手段を設け、データ圧縮
期間中において前記二次元離散余弦変換の高周波数係数
を減衰させると共にデータ脱圧縮期間中において前記二
次元逆離散余弦変換の準備として前記二次元離散変換の
高周波数係数を部分的に回復させるための量子化手段を
設け、データ圧縮期間中において前記二次元離散余弦変
換の係数を「シーケンシャル」順番から「ジグザグ」順
番へ再配列させると共にデータ脱圧縮期間中において前
記二次元離散余弦変換のジグザグ順番型係数を「ジグザ
グ」順番から「シーケンシャル」順番へ再配列させるた
めのジグザグ手段を設け、データ圧縮期間中において前
記二次元離散余弦変換の「ジグザグ」順番型係数をゼロ
係数のランをゼロ係数のラン長として表示する前記二次
元離散余弦変換のラン長表示型係数としてパッキングす
ると共にデータ脱圧縮期間中において前記二次元離散余
弦変換のラン長表示型係数を前記二次元離散余弦変換の
「ジグザグ」順番型係数へアンパッキングするためのデ
ータパッキング・アンパッキング手段を設け、データ圧
縮期間中において、前記二次元離散余弦変換のラン長表
示型係数をホフマンコードへコーディングすると共にデ
ータ脱圧縮期間中において前記ホフマンコードを前記二
次元離散余弦変換のラン長表示型係数へデコーディング
するためのホフマンコーディング／デコーディング手段
を設け、前記ホフマンコーディング／デコーディング手
段が前記データパッキング・アンパッキング手段と非同
期的に且つ独立的に動作するように前記二次元離散余弦
変換のラン長表示型係数を一時的に格納するための先入
れ先出し手段を設け、データ圧縮期間中において前記ホ
フマンコードをホストコンピュータへ送信すると共にデ
ータ脱圧縮期間中において前記ホフマンコードをホスト
コンピュータから検索するためのホストインターフェー
ス手段を設ける、上記各ステップを有することを特徴と
する方法。
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