JPH0775009B2 - 直接制御が可能なキャッシュメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリに関
し、特に診断検査が可能であり、実施間応答プログラム
の特定部分の命令やデータを常駐させることにより、高
いビット率を保障したキャッシュメモリに関する。

【０００２】

【従来の技術】情報処理機器の処理速度は、メモリのア
クセス速度により大きく影響を受けるため、アクセス速
度が速いメモリが要求される。しかし、高速アクセスメ
モリは値段が非常に高いので、すべてのメモリを高速ア
クセスメモリで構成するのは経済的な理由で困難であ
る。したがって、メモリのアクセス速度を高めるための
方法として、１次メモリとして高速アクセスである低容
量メモリを、２次メモリとして低速アクセスである高容
量メモリを有する階層構造記憶システムを用いることが
広く一般化されている。

【０００３】このような階層構造システムは、中央演算
処理装置の処理速度とメインメモリの処理速度に著しい
差があるとき、情報処理機器の性能を高めるため中央演
算処理装置とメインメモリとの間に、命令の処理速度が
中央演算装置と類似なキャッシュメモリが用いられる。

【０００４】前記キャッシュメモリは、メインメモリよ
り容量が小さくてメインメモリに記憶された内容の一部
分をのみ有しているため、演算処理遂行の際、必要とす
る命令語やデータをキャッシュメモリから探すことがで
きない場合には、メインメモリから命令語やデータを読
み取らなければならない。演算処理の際、望む命令語や
データをキャッシュメモリから探すことができる場合に
はヒットであるといい、キャッシュメモリの効率はヒッ
ト率により左右される。このように、キャッシュメモリ
は、情報処理機器において作動されるプログラムがアク
セスするようになる情報の局所性であるという特性を有
することにより、大部分のメインメモリのアクセスをキ
ャッシュメモリそれ自体から処理させることができるの
で、メインメモリの呼び出し時間を実質的に短縮させる
役割をする。

【０００５】前記したキャッシュメモリの構造は、大韓
民国特許公告第９１−２５５５号“２端子対メモリを用
いたキャッシュメモリ回路”または同特許公告第９１−
２５５６号“キャッシュメモリ装置”に開示されてい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
キャッシュメモリは、ヒット率を、演算処理の際遂行さ
れる情報の局所性という特性にのみ限定されることによ
り、常に高いヒット率を保障し難いという短所があっ
た。かかる短所は、メモリアクセス時間が重視される実
施間応用プログラム（Ｒｅａｌ Ｔｉｍｅ Ａｐｐｌｉ
ｃａｔｉｏｎ Ｐｒｏｇｒａｍ：システムにおいて定め
られている時間中に定められている仕事を遂行させるた
めのコントロールプログラム）において、キャッシュメ
モリのヒット率を一定の値以上に高めることができない
ため、実施間応用プログラムの効率を低める結果を生む
ことになる。また、キャッシュメモリが有している命
令，検証が困難であるという点は、前記した短所を加重
させる理由となっている。

【０００７】本発明の目的は、前記した従来の短所を解
決するためのものであり、実施間応用プログラムにおい
て、特定部分の命令あるいはデータを常にキャッシュヒ
ットするようにして、キャッシュミスによる交替の対象
から除いて、実施間応用プログラムの特定部分に対して
常に１００％の保障されたヒット率を有するキャッシュ
メモリを提供することである。

【０００８】また、本発明の目的は、キャッシュメモリ
に、メインメモリのようなアドレス指定方式によるアク
セス手段を設けることにより、診断検査が可能なキャッ
シュメモリを提供することである。さらに、本発明の目
的は、プログラムによらず、ハードウェアによる誤検出
を行なうことができるトラップを有するキャッシュメモ
リを提供することである。

【０００９】

【課題を解決するための手段】前記目的を達成するため
本発明は、中央処理装置とのインタフェース機能とキャ
ッシュブロック部の状態制御機能とキャッシュアクセス
制御機能とを有するステートマシンと、前記ステートマ
シンに連結されてキャッシュヒットを判断する機能とプ
ログラムカウンタ機能とメモリアクセス機能とを有する
キャッシュメモリブロック部と、ステートマシンとキャ
ッシュメモリブロック部に連結されてプログラマーによ
りアクセスが可能なキャッシュコントロールレジスタ部
とで構成してある。そして、好ましくは、前記ステート
マシンを、中央処理装置の新しいメモリアクセス要求信
号を受け入れるアイドル状態と、キャッシュメモリをア
クセスするサーブ状態と、中央処理装置が要求するデー
タをラインバッファから中央処理装置に伝送した後アイ
ドル状態に移るメモリ命令レスポンス状態と、データが
ラインバッファにアップデートされる時間のための前遅
延状態、遅延状態（ｄｅ１ａｙ）を有するキャッシュブ
ロック状態制御部と、キャッシュアクセスできるキャッ
シュ待機状態と、キャッシュミスである場合にバスリク
ウェストするミス状態１、ミス状態Ｖと、バスを通じて
入力されるデータをキャッシュとラインバッファにアッ
プデートさせるミス終了状態１、ミス終了状態２と、キ
ャッシュセットのＬＲＵ具現のためのＵｗ ビットをオ
ンさせた後キャッシュ待機状態に移るキャッシュ終了状
態を有するキャッシュアクセス制御部とで構成し、ま
た、前記キャッシュコントロールレジスタ部を、キャッ
シュディスエーブルプラグ（ＣＡＤＩＳ）と、Ｘキャッ
シュ区域ディスエーブルプラグ（ＸＤＩＳ）と、ブレー
クポイントイネーブルプラグ（ＢＰＥＮ）と、キャッシ
ュメモリブロック部のＬＶｘ、ＬＶｗ、Ｕｗ ビットを
リセットするプラグ（ＲＥＳＬＶｘ，ＲＥＳＬＶｗ，Ｒ
ＥＳＬＵｗ）とで構成し、さらに、前記キャッシュメモ
リを、ハードウェアによる誤検査を可能にするトラップ
部をさらに含んだ構成としてある。

【００１０】

【実施例】以下、本発明の好ましい実施例を添付図面を
参照して詳細に説明する。図１は、本発明の実施例にし
たがう直接制御が可能なキャッシュメモリの全体ブロッ
ク図である。ステートマシン部１は、中央処理装置との
インタフェース機能及びキャッシュメモリブロック部３
を制御する機能を有する。ステートマシン部１とキャッ
シュメモリブロック部３とトラップ部４に連結されたキ
ャッシュコントロールレジスタ部２は、キャッシュメモ
リブロック部３をリセットする機能と、キャッシュディ
スエーブル機能と、Ｘキャッシュ区域ディスエーブル機
能と、ブレークポイント機能を有する。ステートマシン
部１とキャッシュコントロールレジスタ部２とトラップ
部４とに連結されたキャッシュメモリブロック部３は、
プログラムカウンタ機能と、キャッシュヒットを判断す
る比較機能とラインバッファ機能と、メモリアクセス機
能とを有する。キャッシュコントロールレジスタ部２と
キャッシュメモリブロック部３に連結されたトラップ部
４はブレークポイントトラップとアラインメントトラッ
プを発生させる機能を有している。なお、実施例におい
ては、トラップ部４が含まれているが、本発明はトラッ
プ部４がなくても構成することができる。

【００１１】図２は本発明の実施例にしたがう直接制御
が可能なキャッシュメモリブロック部の詳細図である。
同図において、ｉａｓｆ(instruction address strobe
fast) 信号とｓｅｎｄ信号は図示しない中央処理装置か
ら発生される信号である。ｉａｓｆ信号はプログラム実
行中、ブランチ，コール，リターン，インタラプタ，ト
ラップなどによりプログラムの制御流れが変わるとき、
中央処理装置がステートマシン１に新しいアドレスを提
供しながら該当アドレスのデータを提供してくれという
要請信号である。またｓｅｎｄ信号は、中央処理装置内
の命令バッファ５が空いているので連続的なアドレスの
データをアクセスしてくれという要請信号である。

【００１２】中央処理装置はブランチが発生する場合、
ブランチアドレスを送りながらｉａｓｆ信号をオンさせ
る。ｉａｓｆ信号がオンされると、キャッシュメモリブ
ロック部３内にあるプログラムカウンタ３１に中央処理
装置からバスを通じて提供されるブランチアドレスがア
ップデートされる。このとき、キャッシュビズィである
とアイドル状態に転換するまで待っていた後、キャッシ
ュプログラムカウンタ３２にブランチアドレスがアップ
デートされる。キャッシュプログラムカウンタ３２にブ
ランチアドレスがアップデートされながらビット１０〜
ビット４の７ビットによりキャッシュ部３５のキャッシ
ュセットが選択される。

【００１３】本発明の実施例において、キャッシュ部３
５であるキャッシュメモリの容量は４キロバイト（４Ｋ
Ｂ）であり、二重セット組合方式にて写像（ｍａｐｐｉ
ｎｇ）されている。キャッシュセットの数は１２８個で
あり、１セットは２ライン（Ｗライン，Ｘライン）とな
っており、１ラインは４ワード、ＬＶ（Ｌｉｎｅ Ｖａ
ｌｉｄ）ビット及びタグ（ＴＡＧ）からなっており、１
ワードは４バイトとなっている。また、それぞれのキャ
ッシュセットごとにＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔ
ｌｙ Ｕｓｅｄ）具現のためのＵｗ（Ｕｓｅｄ Ｗ−ｌ
ｉｎｅ）ビットがある。前記Ｕｗビットがオンである
と、Ｗラインのデータは最近に用いられたデータであ
る。したがって、キャッシュミスである場合に交替され
る方はＸラインである。ＬＶビットがオンであると該当
ラインが有効であることを示すが、該ＬＶビットの初期
値はオフであるが、該当ラインにデータがアップデート
されるとオンされる。かかるＬＶビット及びＵｗビット
は、キャッシュコントロールレジスタ２のＲＥＳＬＶ
ｘ，ＲＥＳＬＶｗ，ＲＥＳＬＵｗプラグを用いてクリア
（リセット）することができる。Ｗライン及びＸライン
のタグ信号（ＴＡＧｗ，ＴＡＧｘ）は、同時にプログラ
ムカウンタ３１のビット３１〜ビット１１の２１ビット
と比較部３６で比較されて、二つのタグ（ＴＡＧｗ，Ｔ
ＡＧｘ）の中のいずれか一方でもプログラムカウンタ３
１のビット３１〜ビット１１のインコーディング値と一
致すると、キャッシュヒットであるといい、そうでなけ
ればキャッシュミスであるという。キャッシュヒットで
ある場合は、該当ラインのラインバッファ３３，３４が
選択される。

【００１４】ブランチアドレスにより選択されたキャッ
シュセットのデータは、ラインバッファ３３，３４にア
ップデートされ、タグ信号（ＴＡＧｗ，ＴＡＧｘ）はブ
ランチアドレスのビット３１〜ビット１１の２１ビット
と比較されることにより、キャッシュヒット／キャッシ
ュミスの可否が判定され、その結果、信号（ヒット）が
ステートマシン１に入力される。キャッシュヒットであ
る場合には、キャッシュヒットされた方のラインバッフ
ァ３３，３４からブランチアドレスのビット３〜ビット
２の２ビットにより選択されたワードを中央処理装置内
の命令バッファ５へ送るようになり、このとき、ステー
トマシン１はメモリ命令レスポンス（memory instructi
on response : 以下、“ｍｉｒｓｐ”という）信号をオ
ンさせる。キャッシュミスである場合は、バス要請をし
てメインメモリをアクセスするが、４ワードで構成され
たラインすべてをアップデートしなければならないので
四回のメインメモリアクセスがなされる。

【００１５】メインメモリからアクセスされたデータ
は、キャッシュ部３５とラインバッファ３３，３４にア
ップデートされながら、同時に中央処理装置内の命令バ
ッファ５に送られる。中央処理装置がｓｅｎｄ信号をオ
ンさせるときにも、アドレスがラインバッファ３３，３
４の境界をすぎる場合はｉａｓｆ信号発生時のようにキ
ャッシュをアクセスするが、そうでない場合にはライン
バッファ３３，３４に望むアドレスのデータがあるかを
検査して、該当データがあるとラインバッファ３３，３
４で直接アクセスする。キャッシュが交替中であるとき
に、ラインバッファ３３，３４がまだアップデートされ
ない場合はラインバッファ３３，３４でアクセスしない
で高速バスを通じて直接データを中央処理装置内の命令
バッファ５に送る。したがって、ラインバッファ３３，
３４を経る時間を節約して中央処理装置に速いアクセス
時間を提供することができる。

【００１６】プログラムカウンタ３１のアドレスは、ｍ
ｉｒｓｐ信号が発生するとき四つ増加されて次のワード
を指定するようになる。キャッシュプログラムカウンタ
３２のビット３〜ビット２の２ビットは、キャッシュが
交替されるごとに次の交替ワードを指定し、ビット１０
〜ビット４の７ビットはキャッシュセットを選択する役
割をする。したがって、一つのラインの交替が済むとキ
ャッシュプログラムカウンタ３２は、次のキャッシュセ
ットを指定するようになる。

【００１７】プログラマーが望むブレークポイントアド
レスをＢＰＲ(Break Point Register)４１に設定する
と、該当アドレスのデータが中央処理装置に供給される
ときにトラップ発生部４３からブレークポイントトラッ
プが発生する。トラップ発生部４３はＢＰＲ４１の値と
現在のプログラムカウンタ３１の値とを比較してトラッ
プを発生させるが、ＢＰＭ(Break Point Mask Registe
r) ４２のビットが“１”である場合のみ比較するの
で、単ステップ機能を支援することができる。アライン
メントトラップは、ノンマスクアブルトラップ(non-mas
kable trap) として、中央処理装置が求めるデータのア
ドレスがハーフワード境界(half-word boundary)をすぎ
るとき発生する。

【００１８】図３は本発明の実施例にしたがうキャッシ
ュブロック状態制御部のステートダイヤグラムである。
キャッシュブロック状態制御部１１の役割は、中央処理
装置の要請信号を受けてラインバッファ３３，３４ある
いはキャッシュ部３５でデータをアクセスすることがで
きるかを確認し、データをアクセスすることができる場
合はｍｉｒｓｐ信号を発生させ、データを直ちにアクセ
スすることができないキャッシュビズィの場合は、その
要請を待機させデータをアクセスすることができるまで
これを記憶しているものである。前記したｉａｓｆ信号
発生の可否を記憶するフラブがｉａｓｒｑ（ｉａｓｆ
ｒｅｑｕｅｓｔ）レジスタにあり、ｉａｓｆ信号が発生
されるとオンされ、ステートマシン１がサーブ状態（ｓ
ｅｒｖｅ）に変わるときオフされる。ｓｅｎｄ信号は、
現在のプログラムカウンタ３１の値に応じてステートマ
シン１により二つに分けられるが、現在のプログラムカ
ウンタ３１のビット３とビット２のいずれもが”０”で
あるとｂｙｄｒｑ（ｓｅｎｄ ｒｅｑｕｅｓｔ ｂｅｙ
ｏｎｄ ｌｉｎｅ ｂｕｆｆｅｒ ｂｏｕｎｄ）信号が
発生され、そうでなければｓｅｎｄｒｑ（ｓｅｎｄ ｒ
ｅｑｕｅｓｕｔ）信号が発生される。ｓｅｎｄｒｑ信号
発生の際、４ワードで構成されたラインバッファ３３，
３４にデータがあると、ラインバッファ３３，３４でデ
ータをアクセスすることができるが、プログタムカウン
タ３１のビット３とビット２のいずれもが”０”である
ｂｙｄｒｑである場合は、ラインバッファ３３，３４に
望むデータがないので次のキャッシュセットをアクセス
しなければならない。

【００１９】図３のアイドル状態１１１は、新しい中央
処理装置の要請が受けられる状態を意味する。アイドル
状態１１１においてｉａｓｒｑあるいはｂｙｄｒｑ信号
が発生するとサーブ状態１１２に変わるようになり、サ
ーブ状態１１２においてキャッシュをアクセスする。キ
ャッシュアクセスの結果、キャッシュヒットであるとｍ
ｉｒｓｐ(memory instruction response) 状態１１５に
変わるようになり、この状態から中央処理装置内の命令
バッファ５にデータを伝送するようになる。サーブ状態
１１２においてキャッシュミスが発生すると、メインメ
モリからデータをアクセスしてキャッシュにアップデー
トさせるまでサーブ状態１１２が持続され、メインメモ
リアクセスのためのバスサイクルが済むｉｅｏｃ信号が
発生するときｍｉｒｓｐ状態１１５に変わるようになれ
る。ｍｉｒｓｐ状態１１５は、１クロックサイクル間の
データ伝送状態であり、１クロックサイクルのあと無条
件アイドル状態１１１に移るようになる。

【００２０】サーブ状態１１２においてｉａｓｒｑ信号
がオンされると、既存の要請信号はアクセスすることが
必要でないのでこれを中止し、アイドル状態１１１に戻
って新しいｉａｓｒｑ信号に対する用意をするようにな
る。サーブ状態１１２においてｍｉｒｓｐ状態１１５に
移るときは、ｓｅｎｄ信号がオンされなければならな
い。前記ｓｅｎｄ信号は、プログラムの遂行中に条件部
分岐命令にあたるとオフされるが、分岐条件の検討の結
果、分岐しなければｓｅｎｄ信号は再びオンされ、分岐
するとｉａｓｆ信号を発生するようになる。サーブ状態
１１２において、キャッシュヒット信号あるいはｉｅｏ
ｃ信号が発生するときにｓｅｎｄ信号がオフであると、
サーブ状態１１２は前遅延状態１１３あるいは遅延状態
１１４に変わるようになり、ｉａｓｆ信号が発生するか
を確認した後、次の状態を決める。ｉｅｏｃ信号発生の
際、メインメモリからくるデータがラインバッファ３
３，３４にアップデートされる時間が必要であるため、
前遅延状態１１３を経て遅延状態１１４に移るようにな
る。遅延状態１１４においてｉａｓｒｐ信号がオンされ
ると、遂行していた作業を中断しアイドル状態１１１に
移るが、ｉａｓｒｐ信号が続けてオフでありｓｅｎｄ信
号が再びオンされると、ｍｉｒｓｐ状態１１５となって
中央処理装置にデータを提供するようになる。

【００２１】アイドル状態１１１において、ｓｅｎｄｒ
ｑ信号がオンであるとき、該当するデータがラインバッ
ファ３３，３４にあるとｌｂｈｉｔ(line buffer hit)
信号がオンされ、すぐｍｉｒｓｐ状態１１５に変わるよ
うになる。ラインバッファミスである場合は、ｌｂｈｉ
ｔ信号がオフされながら送り待ち状態(send wait:ｓｄ
ｗｔ)１１６に移るようになるが、送り待ち状態１１６
においてｌｂｈｉｔ信号あるいはｉｅｏｃ信号が発生す
るとｍｉｒｓｐ状態１１５に移って中央処理装置にデー
タを送るようになる。

【００２２】図４は本発明の実施例にしたがうキャッシ
ュアクセス制御部のステートダイヤグラムである。同図
に示すキャッシュ待機状態(cache ready)１２１は、キ
ャッシュをアクセスすることができる状態である。キャ
ッシュ待機状態１２１において、ｉａｓｒｑ信号あるい
はｂｙｄｒｑ信号によりキャッシュアクセスがはじまる
キャッシュ可能１状態１２２に移る。キャッシュ可能２
状態１２３において、プログラムカウンタ３１のビット
３１〜ビット１１がキャッシュセットのタグ信号Ａ（Ｔ
ＡＧｘ，ＴＡＧｗ）と比較されてキャッシュヒットの可
否を決める。キャッシュヒットであると、キャッシュ終
了状態１２８に移ってＵｗビットをアップデートさせキ
ャッシュアクセスが済む。一方、キャッシュミスである
と、ミス１状態１２４においてバスリクエストしてｂｕ
ｓｇｒ(bus grant) 信号がオンされると、ミスＶ状態１
２５で待機している間に、四つのｉｅｏｃ信号が入る
と、ミス終了１状態１２６，ミス終了２状態１２７を経
てキャッシュ終了状態１２８に移るようになる。四つの
バスサイクルを行なう理由は、キャッシュの１ラインが
４ワードで構成されているためである。バスを通じて入
るデータは、ラインバッファ３３，３４及びキャッシュ
部３５にアップデートされる。ミス終了１状態１２６，
ミス終了２状態１２７が必要な理由は、キャッシュにデ
ータがアップデートされる時間をかせぐためである。ｃ
ａｄｉｓ(cache disable) 信号がオンされているキャッ
シュディスエーブルモードにおいては、実際キャッシュ
アクセスは行なわないでいずれもキャッシュミスに扱う
ため、キャッシュ待機状態１２１で直ぐミス１状態１２
４に移って一度だけのメインメモリアクセスを行なうよ
うになる。キャッシュディスエーブルモードにおいて
は、キャッシュメモリはキャッシュミスによりアップデ
ートされない。

【００２３】図５は本発明の実施例にしたがうキャッシ
ュコントロールレジスタ部の構造図である。ＣＡＤＩＳ
(cache disable) プラグがオンされるとキャッシュディ
スエーブルモードとなり、このモードにおいてはキャッ
シュの診断検査をすることができる。このモードにおい
ては、主メモリからアクセスされたデータがキャッシュ
にアップデートされず、ＬＯＡＤ／ＳＴＯＲＥのような
メモリ基準命令により直接キャッシュをアクセスするこ
とができる。キャッシュをイネーブルするためにはＣＡ
ＤＩＳプラグをオフしなければならないし、もし、キャ
ッシュビズィ状態でＣＡＤＩＳプラグの値を変える命令
を行なうと、キャッシュがアイドル状態になるとき値が
変わるようになる。ＣＡＤＩＳプラグをソフトウェアに
よりオンさせると、キャッシュはデータを提供する役割
をしないでメモリアドレスに写像された内部レジスタで
扱われる。したがって、メモリ基準命令を用いてキャッ
シュメモリ診断プログラムを行なうことができる。キャ
ッシュディスエーブルモードにおけるｉａｓｆ信号ある
いはｓｅｎｄ信号のいずれもキャシュミスで扱われ、バ
スリクウェストを通じてアクセスされたメインメモリの
データはキャッシュ部３５やラインバッファ３３，３４
にアップデートされず中央処理装置内の命令バッファ５
にアップデートされる。

【００２４】キャッシュディスエーブルモードにおい
て、キャシュメモリのアドレスはキャシュプログラムカ
ウンタ３２によらずアドレスバスによる。アドレスバス
のビット３１〜ビット１３の１９ビットはキャッシュが
指定されたことを知らせ、ビット１２はタグ／命令フィ
ールドを、ビット１１はＷ／Ｘキャッシュ区域を、ビッ
ト１０〜ビット４の７ビットはキャッシュセットを、ビ
ット３〜ビット２の２ビットはワードを区分する。タグ
を指定するアドレスにはＬＶビット、Ｕｗビットなども
含まれている。キャッシメモリに対するリード動作は、
キャッシュイネーブルモードのときのようにキャッシュ
メモリの出力がラインバッファ３３，３４にアップデー
トされ、ラインバッファ３３，３４の出力がマルチプレ
クサ３７を経てデータバスに出力される。ライト動作
も、キャッシュイネーブルモードのときのようにデータ
バスにのったデータを入力レジスタ６から読み出してキ
ャッシュに書き込むようになる。

【００２５】ＸＤＩＳ(X compartment disable) プラグ
がオンであるとＵｗビットの内容にかかわらずＷキャッ
シュ区域のみ交替の対象となる。この機能を用いると、
速い遂行が要求されるルーチンをキャッシュに常駐させ
ることができるので、キャッシュヒットが常に保障され
て、キャッシュミスによるメインメモリアクセス時間を
縮めることができる。したがって、実施間応用において
キャッシュディスエーブルモードを用いてＸキャッシュ
区域に特定のルーチンを貯蔵した後、キャッシュコント
ロールレジスタのＸＤＩＳプラグをオンすると、Ｘキャ
ッシュ区域のデータは交替されず続けてキャッシュに常
駐させることができ、この機能を用いて速い遂行が要求
されるルーチンをキャッシュに常駐させてキャッシュミ
スによる交替を防止し、常にキャッシュヒットを保障す
ることによりメインメモリアクセス時間を縮めて速いプ
ログラムの遂行を保障することができる。

【００２６】ＲＥＳＬＶｘ(reset LVx) ，ＲＥＳＬＶｗ
(reset LVw) ，ＲＥＳＵｗ(RESET Uw)のプラグは、それ
ぞれ１２８個のＬＶｘ(X-line valid), ＬＶｗ(W-line
valid)，Ｕｗ(Used W-line) のビットをクリアするため
のプラグである。これらプラグを用いてキャッシュをき
れいにクリアすることができる。キャッシュビズィであ
るときにこれらプラグをオンすると、アイドル状態とな
るまで待っていたキャッシュがアイドル状態となって１
クロックサイクルの間のクリアパルスを発生した以後オ
フされる。

【００２７】ＢＰＥＮ(break point enable)プラグの初
期値はオフであり、このプラグをオンさせるとブレーク
ポイントがオンされる。ブレークポイントアドレスはＢ
ＰＲ４１及びＢＰＭ４２により決まる。

【００２８】

【発明の効果】以上のように本発明の実施例において、
実施間応用プログラムから特定部分の命令あるいはデー
タを常にキャッシュヒットされるようにしてキャッシュ
ミスによる交替の対象から除いて、実施間応用プログラ
ムの特定部分に対して１００％のヒット率を保障させる
ことにより、アクセス速度を非常に向上させた効果を有
する直接制御が可能なキャッシュメモリを提供すること
ができる。さらに、キャッシュメモリにメインメモリの
ようにアドレス指定方式によるアクセス手段を設けるこ
とにより診断検査が可能であり、プログラムによらずハ
ードウェアによるキャッシュ診断検査分野において広く
利用することができる。

【図面の簡単な説明】

【図１】本発明の実施例にしたがう直接制御が可能なキ
ャッシュメモリの全体ブロック図である。

【図２】本発明の実施例にしたがう直接制御が可能なキ
ャッシュメモリの詳細ブロック図である。

【図３】本発明の実施例にしたがうキャッシュブロック
状態制御部のステートダイヤグラムである。

【図４】本発明の実施例にしたがうキャッシュアクセス
制御部のステートダイヤグラムである。

【図５】本発明の実施例にしたがうキャッシュコントロ
ールレジスタの構造図である。

【符号の説明】

１…ステートマシン部 ２…キャッシュコントロールレジスタ部 ３…キャッシュメモリブロック部 ４…トラップ部 ５…命令バッファ ３１…プログラムカウンタ ３２…キャッシュプログラムカウンタ ３３，３４…ラインバッファ ３５…キャッシュ部 ３６…比較部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 中央処理装置のメモリアクセス要求信号
   に対してラインバッファあるいはキャッシュメモリから
   応答できるかどうかの要否を確認して応答できる場合、
   応答信号を発生させキャッシュメモリのアクセスを制御
   するステートマシンと、 前記ステートマシンに連結され、プログラムカウンタ機
   能と、キャッシュヒットの可否の比較判断機能と、ライ
   ンバッファ機能と、メモリアクセス機能とを有するキャ
   ッシュメモリブロック部と、 前記ステートマシン及びキャッシュメモリブロック部に
   連結されてキャッシュメモリブロック部をリセットする
   機能と、キャッシュディスエーブル機能と、Ｘキャッシ
   ュ区域ディスエーブル機能と、ブレークポイント設定機
   能とを提供することができるキャッシュコントロールレ
   ジスタ部とからなることを特徴とする直接制御が可能な
   キャッシュメモリ。
2. 【請求項２】 前記ステートマシンは、中央処理装置の
   新しいメモリアクセス要求信号を受け入れるアイドル状
   態と、キャッシュメモリをアクセスするサーブ状態と、
   中央処理装置が要求するデータをラインバッファから中
   央処理装置に伝送した後アイドル状態に移るメモリ命令
   レスポンス状態（ｍｅｍｏｒｙ ｉｎｓｔｒｕｃｔｉｏ
   ｎ ｒｅｓｐｏｎｓｅ）と、データがラインバッファに
   アップデートされる時間のための前遅延状態（ｐｒｅ−
   ｄｅｌａｙ）、遅延状態（ｄｅｌａｙ）を有するキャッ
   シュブロック状態制御部と、 キャッシュアクセスできるキャッシュ待機状態（ｃａｃ
   ｈｅ ｒｅａｄｙ）と、キャッシュアクセスがなすキャ
   ッシュ可能状態（ｃａｃｈｅ ｅｎａｂｌｅ）１、キャ
   ッシュ可能状態２と、キャッシュミスである場合にバス
   リクウェストするミス状態（ｍｉｓｓ）１、ミス状態Ｖ
   と、バスを通じて入力されるデータをキャッシュとライ
   ンバッファにアップデートさせるミス終了状態（ｍｉｓ
   ｓ ｅｎｄ）１、ミス終了状態２と、キャッシュセット
   のＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）
   具現のためのＵｗ（Ｕｓｅｄ Ｗ−ｌｉｎｅ）ビットを
   オンさせた後キャッシュ待機状態に移るキャッシュ終了
   状態（ｃａｃｈｅ ｅｎｄ）を有するキャッシュアクセ
   ス制御部とからなることを特徴とする請求項１記載の直
   接制御が可能なキャッシュメモリ。
3. 【請求項３】 前記キャッシュコントロールレジスタ部
   は、キャッシュディスエーブルプラグ（ＣＡＤＩＳ）
   と、Ｘキャッシュ区域ディスエーブルプラグ（ＸＤＩ
   Ｓ）と、ブレークポイントイネーブルプラグ（ＢＰＥ
   Ｎ）と、キャッシュメモリブロック部のＬＶｘ（Ｘ−ｌ
   ｉｎｅ ｖａｌｉｄ）、ＬＶｗ（Ｗ−ｌｉｎｅ ｖａｌ
   ｉｄ）、Ｕｗ（Ｕｓｅｄ Ｗ−ｌｉｎｅ）ビットをリセ
   ットするプラグ（ＲＥＳＬＶｘ，ＲＥＳＬＶｗ，ＲＥＳ
   ＬＵｗ）とからなることを特徴とする請求項１記載の直
   接制御が可能なキャッシュメモリ。
4. 【請求項４】 前記キャッシュメモリは、ハードウェア
   による誤検査を可能にするトラップ部をさらに含んでな
   ることを特徴とする請求項１記載の直接制御が可能なキ
   ャッシュメモリ。