JPH0773133A - データ転送方式 - Google Patents
データ転送方式Info
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- JPH0773133A JPH0773133A JP5159550A JP15955093A JPH0773133A JP H0773133 A JPH0773133 A JP H0773133A JP 5159550 A JP5159550 A JP 5159550A JP 15955093 A JP15955093 A JP 15955093A JP H0773133 A JPH0773133 A JP H0773133A
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Abstract
(57)【要約】
【目的】 複数のＣＰＵにより共用される半導体記憶装
置等の外部記憶装置で、この外部記憶装置の有するデー
タ転送能力を常に自動的に最大限に引き出す。 【構成】 半導体記憶装置３は、制御プロセツサ４１〜
４ｍを介してＣＰＵ１１〜１ｍと排他的に接続されるＩ
Ｃメモリ６と、共通メモリ７と排他制御ラツチ８を有す
る。共通メモリ７には、各ＣＰＵルート５１〜５ｍ毎の
最大転送速度（初期設定値）Ｔｉ1〜Ｔｉｍ、現在使用
中転送速度Ｔｃ1〜Ｔｃｍ、使用可能フラグＡ1〜Ａｍが
登録される。あるＣＰＵ（ｍ）の転送開始の際、全ＣＰ
ＵのＴｃ1〜Ｔｃｍの総和Ｔｃと、記憶装置３が有する
最大データ転送能力Ｔｘから、装置３の現在の転送余力
（例えばＴｘ−Ｔｃ）を求め、転送余力が高いと最大転
送速度Ｔｉｍで転送を開始し、転送余力が低いとＴｉｍ
より低い速度で転送を開始する。
置等の外部記憶装置で、この外部記憶装置の有するデー
タ転送能力を常に自動的に最大限に引き出す。 【構成】 半導体記憶装置３は、制御プロセツサ４１〜
４ｍを介してＣＰＵ１１〜１ｍと排他的に接続されるＩ
Ｃメモリ６と、共通メモリ７と排他制御ラツチ８を有す
る。共通メモリ７には、各ＣＰＵルート５１〜５ｍ毎の
最大転送速度（初期設定値）Ｔｉ1〜Ｔｉｍ、現在使用
中転送速度Ｔｃ1〜Ｔｃｍ、使用可能フラグＡ1〜Ａｍが
登録される。あるＣＰＵ（ｍ）の転送開始の際、全ＣＰ
ＵのＴｃ1〜Ｔｃｍの総和Ｔｃと、記憶装置３が有する
最大データ転送能力Ｔｘから、装置３の現在の転送余力
（例えばＴｘ−Ｔｃ）を求め、転送余力が高いと最大転
送速度Ｔｉｍで転送を開始し、転送余力が低いとＴｉｍ
より低い速度で転送を開始する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＣＰＵと共用の
外部記憶装置の間でデータを転送するデータ転送方式に
係り、特に、外部記憶装置の有するデータ転送能力を最
大限に発揮できるデータ転送方式に関する。
外部記憶装置の間でデータを転送するデータ転送方式に
係り、特に、外部記憶装置の有するデータ転送能力を最
大限に発揮できるデータ転送方式に関する。
【０００２】
【従来の技術】一般に、ＣＰＵと磁気デイスク装置、半
導体記憶装置等の外部記憶装置との間で相互にデータを
転送するデータ転送制御方式については、各種の技術が
公開されている。例えば、特開昭６１−２４６８６１号
公報（文献１）には、データオーバランが発生したとき
のリトライで、入出力制御装置内の制御プロセツサがデ
ータ転送速度を下方に切替えることにより、負荷に応じ
た適切なデータ転送速度を自動的に選択する方式が示さ
れている。また、特開昭６１−２２１８６０号公報（文
献２）には、半導体記憶装置内にデータ転送速度制御手
段を設け、データ転送中にオーバランが発生すると、オ
ーバランが発生した以降の所定時間データ転送速度を低
減することによりシステムの処理効率の向上を図つてい
る。しかし、これらの方式では、複数のＣＰＵに外部記
憶装置が接続される場合に、この外部記憶装置の有する
データ転送能力を常に自動的に最大限引き出すことにつ
いてはなにも考えられていなかつた。
導体記憶装置等の外部記憶装置との間で相互にデータを
転送するデータ転送制御方式については、各種の技術が
公開されている。例えば、特開昭６１−２４６８６１号
公報（文献１）には、データオーバランが発生したとき
のリトライで、入出力制御装置内の制御プロセツサがデ
ータ転送速度を下方に切替えることにより、負荷に応じ
た適切なデータ転送速度を自動的に選択する方式が示さ
れている。また、特開昭６１−２２１８６０号公報（文
献２）には、半導体記憶装置内にデータ転送速度制御手
段を設け、データ転送中にオーバランが発生すると、オ
ーバランが発生した以降の所定時間データ転送速度を低
減することによりシステムの処理効率の向上を図つてい
る。しかし、これらの方式では、複数のＣＰＵに外部記
憶装置が接続される場合に、この外部記憶装置の有する
データ転送能力を常に自動的に最大限引き出すことにつ
いてはなにも考えられていなかつた。
【０００３】
【発明が解決しようとする課題】上記文献１及び２のデ
ータ転送方式では、いずれも１台のＣＰＵと外部記憶装
置との間のデータ転送を考慮しただけであつて、複数の
ＣＰＵに対し外部記憶装置のデータ転送能力を最大限に
発揮させることについては考慮されていない。
ータ転送方式では、いずれも１台のＣＰＵと外部記憶装
置との間のデータ転送を考慮しただけであつて、複数の
ＣＰＵに対し外部記憶装置のデータ転送能力を最大限に
発揮させることについては考慮されていない。
【０００４】一方、従来、複数のＣＰＵと独立したデー
タ転送経路を有する外部記憶装置は知られているが、こ
の外部記憶装置においては、各経路の使用する転送速度
は、予め当該外部記憶装置の初期設定の際に指定される
固定的なものであつて、該外部記憶装置の動作状況をフ
イードバツクし、転送速度を各ＣＰＵ毎に動的に変化さ
せるものではなかつた。
タ転送経路を有する外部記憶装置は知られているが、こ
の外部記憶装置においては、各経路の使用する転送速度
は、予め当該外部記憶装置の初期設定の際に指定される
固定的なものであつて、該外部記憶装置の動作状況をフ
イードバツクし、転送速度を各ＣＰＵ毎に動的に変化さ
せるものではなかつた。
【０００５】そこで、複数のＣＰＵと接続される外部記
憶装置を有するデータ転送システムにおいて、各々のＣ
ＰＵの時々刻々変化する要求に対して、各ＣＰＵと外部
記憶装置との間の転送速度を、ＣＰＵ全体としての総ス
ループツトが常に大きくなるように（好ましくは最大と
なるように）かつオーバランが発生しないように調整す
ることが望ましい。
憶装置を有するデータ転送システムにおいて、各々のＣ
ＰＵの時々刻々変化する要求に対して、各ＣＰＵと外部
記憶装置との間の転送速度を、ＣＰＵ全体としての総ス
ループツトが常に大きくなるように（好ましくは最大と
なるように）かつオーバランが発生しないように調整す
ることが望ましい。
【０００６】従つて、本発明の目的は、上記従来技術の
問題点を解消し、外部記憶装置に接続される全ＣＰＵと
の転送速度状況をモニタすることにより、転送負荷（外
部記憶装置に対するそれぞれのＣＰＵルートの要求の大
きさをいい、後述のＴｃに対応する）が当該外部記憶装
置の有する最大スループツトに比べ小さいときには各経
路に最大の転送速度を指示し、逆に転送負荷が大きいと
きには、後から転送を開始する経路に対しては、低い速
度を指示することによつて、当該外部記憶装置の転送能
力を常に自動的に最大限引き出すと共に、外部記憶装置
側オーバランが発生しないデータ転送方式を提供するこ
とにある。
問題点を解消し、外部記憶装置に接続される全ＣＰＵと
の転送速度状況をモニタすることにより、転送負荷（外
部記憶装置に対するそれぞれのＣＰＵルートの要求の大
きさをいい、後述のＴｃに対応する）が当該外部記憶装
置の有する最大スループツトに比べ小さいときには各経
路に最大の転送速度を指示し、逆に転送負荷が大きいと
きには、後から転送を開始する経路に対しては、低い速
度を指示することによつて、当該外部記憶装置の転送能
力を常に自動的に最大限引き出すと共に、外部記憶装置
側オーバランが発生しないデータ転送方式を提供するこ
とにある。
【０００７】本発明の他の目的は、データ転送中にＣＰ
Ｕ側オーバランが発生したとき直ちにデータ転送速度を
低速側に切り換えてオーバランしたデータの転送処理を
再試行することができるデータ転送方式を提供すること
にある。
Ｕ側オーバランが発生したとき直ちにデータ転送速度を
低速側に切り換えてオーバランしたデータの転送処理を
再試行することができるデータ転送方式を提供すること
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のＣＰＵと前記複数のＣＰＵにより
共用される外部記憶装置との間でデータを転送するデー
タ転送方式において、各ＣＰＵ経路に対する最大転送速
度を設定する手段と、各ＣＰＵ経路の実転送速度を測定
する手段と、前記外部記憶装置が有する最大データ転送
能力及び前記実転送速度に基づいて前記外部記憶装置が
現在有する転送能力の余力を求める手段と、あるＣＰＵ
経路のデータ転送速度を決定する際に、当該ＣＰＵ経路
の最大転送速度からみて前記余力が高いと判断されたと
きには前記最大転送速度を選定し、低いと判断されたと
きには前記余力の範囲で前記最大転送速度より低い転送
速度を選定する転送速度選定手段とを備えたものであ
る。
め、本発明は、複数のＣＰＵと前記複数のＣＰＵにより
共用される外部記憶装置との間でデータを転送するデー
タ転送方式において、各ＣＰＵ経路に対する最大転送速
度を設定する手段と、各ＣＰＵ経路の実転送速度を測定
する手段と、前記外部記憶装置が有する最大データ転送
能力及び前記実転送速度に基づいて前記外部記憶装置が
現在有する転送能力の余力を求める手段と、あるＣＰＵ
経路のデータ転送速度を決定する際に、当該ＣＰＵ経路
の最大転送速度からみて前記余力が高いと判断されたと
きには前記最大転送速度を選定し、低いと判断されたと
きには前記余力の範囲で前記最大転送速度より低い転送
速度を選定する転送速度選定手段とを備えたものであ
る。
【０００９】また、前記転送速度選定手段により選定さ
れた転送速度でデータ転送中にＣＰＵ側オーバランが発
生したとき、当該ＣＰＵ経路の転送速度を１段階または
複数段階低い速度に切り換えて、オーバランとなつたデ
ータ転送処理の再試行をするように構成したものであ
る。
れた転送速度でデータ転送中にＣＰＵ側オーバランが発
生したとき、当該ＣＰＵ経路の転送速度を１段階または
複数段階低い速度に切り換えて、オーバランとなつたデ
ータ転送処理の再試行をするように構成したものであ
る。
【００１０】
【作用】上記構成に基づく作用を説明する。
【００１１】本発明によれば、各ＣＰＵに対する最大転
送速度（実施例の初期設定転送速度Ｊｉｊ）を設定する
手段と、各ＣＰＵ経路の実転送速度（実施例の現在使用
中転送速度Ｔｃｊ）を測定する手段と、外部記憶装置が
有する最大データ転送能力（実施例のＴｘ）に基づいて
前記外部記憶装置が現在有する転送能力の余力を求める
手段と、あるＣＰＵ経路のデータ転送速度を決定する際
に、当該ＣＰＵ経路の最大転送速度からみてこの余力が
高いと判断されたときには前記最大転送速度を選定し、
低いと判断されたときにはこの余力の範囲で前記最大転
送速度よりも低い転送速度を選定する転送速度選定手段
とを備える。これにより、あるＣＰＵがこれから新たに
データ転送を開始しようとする場合、そのとき既に転送
を行なつている全ＣＰＵの転送速度状況（実転送速度）
がモニタされ、これらの実転送速度（Ｔｃｊ）と前記最
大転送能力（Ｔｘ）に基づいて、外部記憶装置の余力が
求められる。
送速度（実施例の初期設定転送速度Ｊｉｊ）を設定する
手段と、各ＣＰＵ経路の実転送速度（実施例の現在使用
中転送速度Ｔｃｊ）を測定する手段と、外部記憶装置が
有する最大データ転送能力（実施例のＴｘ）に基づいて
前記外部記憶装置が現在有する転送能力の余力を求める
手段と、あるＣＰＵ経路のデータ転送速度を決定する際
に、当該ＣＰＵ経路の最大転送速度からみてこの余力が
高いと判断されたときには前記最大転送速度を選定し、
低いと判断されたときにはこの余力の範囲で前記最大転
送速度よりも低い転送速度を選定する転送速度選定手段
とを備える。これにより、あるＣＰＵがこれから新たに
データ転送を開始しようとする場合、そのとき既に転送
を行なつている全ＣＰＵの転送速度状況（実転送速度）
がモニタされ、これらの実転送速度（Ｔｃｊ）と前記最
大転送能力（Ｔｘ）に基づいて、外部記憶装置の余力が
求められる。
【００１２】なお、余力の求め方としては、最大転送能
力（Ｔｘ）と各ＣＰＵの実転送速度（Ｔｃｊ）の総和
（Ｔｃ）を余力として算出してもよいが、更に、このと
きから転送を行なう予定になつているＣＰＵルートの最
低転送速度の総和（Ｔｓ）を求めて、（Ｔｘ−Ｔｃ−Ｔ
ｓ）を余力として算出するようにしてもよい。
力（Ｔｘ）と各ＣＰＵの実転送速度（Ｔｃｊ）の総和
（Ｔｃ）を余力として算出してもよいが、更に、このと
きから転送を行なう予定になつているＣＰＵルートの最
低転送速度の総和（Ｔｓ）を求めて、（Ｔｘ−Ｔｃ−Ｔ
ｓ）を余力として算出するようにしてもよい。
【００１３】得られた余力と外部記憶装置の最大データ
転送能力とが比較され、余力が高いとき（余裕が十分あ
るとき）には前記最大転送速度（Ｔｉｊ）が選定され、
余力が低いとき（余裕が少ないとき）にはこの余力の範
囲内で前記最大転送速度よりも低い転送速度が選定され
る。この結果、全ＣＰＵ経路の転送速度の総和は常に外
部記憶装置の有する最大スループツト（最大データ転送
能力）に等しいか近い状態で転送を行なうことができ、
データ転送効率を高めることができると共に、外部記憶
装置オーバランの発生を極力抑えることができる。
転送能力とが比較され、余力が高いとき（余裕が十分あ
るとき）には前記最大転送速度（Ｔｉｊ）が選定され、
余力が低いとき（余裕が少ないとき）にはこの余力の範
囲内で前記最大転送速度よりも低い転送速度が選定され
る。この結果、全ＣＰＵ経路の転送速度の総和は常に外
部記憶装置の有する最大スループツト（最大データ転送
能力）に等しいか近い状態で転送を行なうことができ、
データ転送効率を高めることができると共に、外部記憶
装置オーバランの発生を極力抑えることができる。
【００１４】また、あるＣＰＵが上記の選定された転送
速度でデータ転送中にＣＰＵ側オーバランが発生したと
き、その転送速度を１段階または２段階のように（例え
ば、１／２，１／３のように）低い速度に即時に切り換
えて再試行をすることにより、エラーの発生を防止する
ことができる。
速度でデータ転送中にＣＰＵ側オーバランが発生したと
き、その転送速度を１段階または２段階のように（例え
ば、１／２，１／３のように）低い速度に即時に切り換
えて再試行をすることにより、エラーの発生を防止する
ことができる。
【００１５】外部記憶装置としては磁気デイスク装置や
光デイスク装置でもよいが、各経路の転送速度の設定及
び切り換えが容易に高速に行なえるＩＣメモリを用いた
半導体デイスク装置は特に有効である。
光デイスク装置でもよいが、各経路の転送速度の設定及
び切り換えが容易に高速に行なえるＩＣメモリを用いた
半導体デイスク装置は特に有効である。
【００１６】
【実施例】以下に、本発明の実施例を図面の図１〜図３
により説明する。
により説明する。
【００１７】本発明では、外部記憶装置は２つ以上例え
ばｍ個のＣＰＵと接続するパスを有し、各パスが独立に
データ転送を行なうことが可能であり、かつ各ＣＰＵと
２つ以上のデータ転送速度がプロトコル上定義されてお
り、更に、どの転送速度を使用するかの選択権がＩ／Ｏ
側に備わつている。
ばｍ個のＣＰＵと接続するパスを有し、各パスが独立に
データ転送を行なうことが可能であり、かつ各ＣＰＵと
２つ以上のデータ転送速度がプロトコル上定義されてお
り、更に、どの転送速度を使用するかの選択権がＩ／Ｏ
側に備わつている。
【００１８】図１は、本発明の一実施例として、外部記
憶装置の一例である半導体記憶装置を使用したデータ転
送速度自動調整方式の構成図を示す。図１において、半
導体記憶装置３は、ｍ個の異なるＣＰＵ１１〜１ｍとチ
ヤネル２１〜２ｍを経由して接続され、各々のパスはこ
の半導体記憶装置３内の独立した制御プロセツサ（１〜
ｍ）４１〜４ｍとそれぞれ接続されている。各プロセツ
サ４１〜４２は、各々のルート５１〜５ｍを通じてＩＣ
メモリ６、共通メモリ７、及び排他制御ラツチ（ハード
ウエアラツチ，ハードウエアロツク）８にアクセスする
ことができるようになつている。
憶装置の一例である半導体記憶装置を使用したデータ転
送速度自動調整方式の構成図を示す。図１において、半
導体記憶装置３は、ｍ個の異なるＣＰＵ１１〜１ｍとチ
ヤネル２１〜２ｍを経由して接続され、各々のパスはこ
の半導体記憶装置３内の独立した制御プロセツサ（１〜
ｍ）４１〜４ｍとそれぞれ接続されている。各プロセツ
サ４１〜４２は、各々のルート５１〜５ｍを通じてＩＣ
メモリ６、共通メモリ７、及び排他制御ラツチ（ハード
ウエアラツチ，ハードウエアロツク）８にアクセスする
ことができるようになつている。
【００１９】ＣＰＵ１１のパスを一例にとり、データ転
送制御の概要を説明する。制御プロセツサ４１は、ＣＰ
Ｕ１１からチヤネル２１経由により発行されたＳＩＯ
（ＳＴＡＲＴ Ｉ／Ｏ）を受信すると、ルート５１を経
由し、排他制御ラツチ８のアクセス許可の下に共通メモ
リ７にアクセスする。このハードウエアラツチは、ＩＣ
メモリ６の内容を参照更新する際、単一プロセツサのみ
に使用許可を与え、内容の保障を与えるように、当該メ
モリを排他制御する機能を有する。
送制御の概要を説明する。制御プロセツサ４１は、ＣＰ
Ｕ１１からチヤネル２１経由により発行されたＳＩＯ
（ＳＴＡＲＴ Ｉ／Ｏ）を受信すると、ルート５１を経
由し、排他制御ラツチ８のアクセス許可の下に共通メモ
リ７にアクセスする。このハードウエアラツチは、ＩＣ
メモリ６の内容を参照更新する際、単一プロセツサのみ
に使用許可を与え、内容の保障を与えるように、当該メ
モリを排他制御する機能を有する。
【００２０】ＩＣメモリ６はＣＰＵ１１〜１ｍにより時
分割でアクセスされるようになつており、ＩＣメモリか
ら引き出せる最大転送スループツトをＴｘ、システムで
のＣＰＵの台数をｍとするとき、単純に考えるならＣＰ
Ｕ１台当りの平均的なスループツトはＴｘ／ｍまでとな
るが、ＣＰＵの中には休んでいるものやＴｘ／ｍ以下の
データ転送速度で転送をしているものなどもあることか
ら、あるＣＰＵにおける最高データ転送速度をＴｘ／ｍ
に制限したのでは、システム全体として効率的な転送を
することはできない。時間帯によつては、システムの総
スループツトをＴｘ以内とするなら、あるＣＰＵのデー
タ転送速度をＴｘ／ｍの２倍、３倍に割り当てることが
できるようにすることがシステム全体の転送効率を高め
る上で望ましい。本実施例は、以下に述べるように、こ
のような要求を満足させるものである。
分割でアクセスされるようになつており、ＩＣメモリか
ら引き出せる最大転送スループツトをＴｘ、システムで
のＣＰＵの台数をｍとするとき、単純に考えるならＣＰ
Ｕ１台当りの平均的なスループツトはＴｘ／ｍまでとな
るが、ＣＰＵの中には休んでいるものやＴｘ／ｍ以下の
データ転送速度で転送をしているものなどもあることか
ら、あるＣＰＵにおける最高データ転送速度をＴｘ／ｍ
に制限したのでは、システム全体として効率的な転送を
することはできない。時間帯によつては、システムの総
スループツトをＴｘ以内とするなら、あるＣＰＵのデー
タ転送速度をＴｘ／ｍの２倍、３倍に割り当てることが
できるようにすることがシステム全体の転送効率を高め
る上で望ましい。本実施例は、以下に述べるように、こ
のような要求を満足させるものである。
【００２１】図２は、共通メモリ７上の情報構造の一例
を示す図である。図２で、共通メモリ７には、各ルート
５１〜５ｍに対応した初期設定転送速度及び現在使用中
の転送速度が記録されている。各ＣＰＵ１１〜１ｍとＩ
Ｃメモリ６の間は各種の転送速度を選択することが可能
であり、この速度は、各制御プロセツサ４１〜４ｍの状
況判断のもとに選択され、各ルート５１〜５ｍの転送速
度制御部に指示されることで決定する。制御プロセツサ
４１は、共通メモリ７内の全ルート５１〜５ｍの現在使
用中転送速度（実転送速度）Ｔｃ1〜Ｔｃｍの総和Ｔｃ
を取り、現在のＩＣメモリ６の総スループツトＴｃを算
出する。ここで、Ｔｃは、数１で求められる。
を示す図である。図２で、共通メモリ７には、各ルート
５１〜５ｍに対応した初期設定転送速度及び現在使用中
の転送速度が記録されている。各ＣＰＵ１１〜１ｍとＩ
Ｃメモリ６の間は各種の転送速度を選択することが可能
であり、この速度は、各制御プロセツサ４１〜４ｍの状
況判断のもとに選択され、各ルート５１〜５ｍの転送速
度制御部に指示されることで決定する。制御プロセツサ
４１は、共通メモリ７内の全ルート５１〜５ｍの現在使
用中転送速度（実転送速度）Ｔｃ1〜Ｔｃｍの総和Ｔｃ
を取り、現在のＩＣメモリ６の総スループツトＴｃを算
出する。ここで、Ｔｃは、数１で求められる。
【００２２】
【数１】
【００２３】ＩＣメモリ６の最大転送スループツトＴｘ
（固定値）は、予め各制御プロセツサ４１〜４ｍに与え
られている（覚え込ませている）ので、制御プロセツサ
４１は最大スループツトＴｘと総スループツトＴｃの差
Ｔｄ＝（Ｔｘ−Ｔｃ）（但し、Ｔｘ＞Ｔｃが条件）を求
め、このＴｄ以下の範囲で自ルートに使用可能な速度を
選択する。選択方法の一例としては、図２に示す如く、
共通メモリ７を使用する方法が考えられる。
（固定値）は、予め各制御プロセツサ４１〜４ｍに与え
られている（覚え込ませている）ので、制御プロセツサ
４１は最大スループツトＴｘと総スループツトＴｃの差
Ｔｄ＝（Ｔｘ−Ｔｃ）（但し、Ｔｘ＞Ｔｃが条件）を求
め、このＴｄ以下の範囲で自ルートに使用可能な速度を
選択する。選択方法の一例としては、図２に示す如く、
共通メモリ７を使用する方法が考えられる。
【００２４】共通メモリ７は、次の３つの要素から構成
される。まず第１は、ルート５１〜５ｍの初期設定転送
速度Ｔｉ1〜Ｔｉｍである。これは、当該半導体記憶装
置３の立ち上げ時、各制御プロセツサ４１〜４ｍが書き
込む値であり、接続される各ＣＰＵ１〜ＣＰＵｍで使用
可能な最高の転送スピードを意味する。このＴｉ1〜Ｔ
ｉｍの各値は、一般には前記Ｔｘ／ｍ（例えば９ＭＢ／
ｓ）よりも大きく、例えば１８ＭＢ／ｓ等に設定され
る。第２は、ルート５１〜５ｍの現在使用中転送速度Ｔ
ｃ1〜Ｔｃｍであり、状況に応じて各種の速度が書き込
まれる。但し、現在使用中転送速度Ｔｃｊは、初期設定
転送速度Ｔｉｊ以下に必ず設定される（Ｔｃｊ≦Ｔｉ
ｊ）。第３は、ルート５１〜５ｍのアベイラブル・フラ
グ（使用可能フラグ）Ａ1〜Ａｍである。これは値とし
ては０か１の２値であり、“１”の時、当該ルートはＣ
ＰＵ、チヤネル、制御プロセツサと接続され、動作可能
状態に有ることを示し、逆に“０”の時は未接続状態ま
たは、動作不能状態に有ることを示す。当該フラグも、
初期設定転送速度Ｔｉｊと同様に、半導体記憶装置３の
立ち上げ時に、各制御プロセツサ４１〜４ｍから書き込
まれ、動作可能ルートのフラグが０から１へ変化する。
される。まず第１は、ルート５１〜５ｍの初期設定転送
速度Ｔｉ1〜Ｔｉｍである。これは、当該半導体記憶装
置３の立ち上げ時、各制御プロセツサ４１〜４ｍが書き
込む値であり、接続される各ＣＰＵ１〜ＣＰＵｍで使用
可能な最高の転送スピードを意味する。このＴｉ1〜Ｔ
ｉｍの各値は、一般には前記Ｔｘ／ｍ（例えば９ＭＢ／
ｓ）よりも大きく、例えば１８ＭＢ／ｓ等に設定され
る。第２は、ルート５１〜５ｍの現在使用中転送速度Ｔ
ｃ1〜Ｔｃｍであり、状況に応じて各種の速度が書き込
まれる。但し、現在使用中転送速度Ｔｃｊは、初期設定
転送速度Ｔｉｊ以下に必ず設定される（Ｔｃｊ≦Ｔｉ
ｊ）。第３は、ルート５１〜５ｍのアベイラブル・フラ
グ（使用可能フラグ）Ａ1〜Ａｍである。これは値とし
ては０か１の２値であり、“１”の時、当該ルートはＣ
ＰＵ、チヤネル、制御プロセツサと接続され、動作可能
状態に有ることを示し、逆に“０”の時は未接続状態ま
たは、動作不能状態に有ることを示す。当該フラグも、
初期設定転送速度Ｔｉｊと同様に、半導体記憶装置３の
立ち上げ時に、各制御プロセツサ４１〜４ｍから書き込
まれ、動作可能ルートのフラグが０から１へ変化する。
【００２５】以上で３つの要素の説明は終了したが、補
足として次の２つの条件（数２で示す条件１と数３で示
す条件２）を与える。
足として次の２つの条件（数２で示す条件１と数３で示
す条件２）を与える。
【００２６】
【数２】
【００２７】
【数３】
【００２８】条件１（数２）は、全ルートの初期設定転
送速度の総和Ｔｉは、ＩＣメモリ６の最大転送スループ
ツトＴｘを越えてしまうことを意味し、逆に、条件２
（数３）は、各ルートの最低転送速度Ｔｅｊの総和Ｔｅ
が、Ｔｘに十分おさまることを示している。
送速度の総和Ｔｉは、ＩＣメモリ６の最大転送スループ
ツトＴｘを越えてしまうことを意味し、逆に、条件２
（数３）は、各ルートの最低転送速度Ｔｅｊの総和Ｔｅ
が、Ｔｘに十分おさまることを示している。
【００２９】次に、以上の要素の説明に基づき各ルート
の現在使用中転送速度Ｔｃｊの設定手順をルート５１を
一例として取り上げ、以下に示す。
の現在使用中転送速度Ｔｃｊの設定手順をルート５１を
一例として取り上げ、以下に示す。
【００３０】制御プロセツサ４１は、アベイラブル・フ
ラグＡ1〜Ａｍと現在使用中転送速度Ｔｃ1〜Ｔｃｍをリ
ードし、Ａｊ＝“１”かつＴｃｊ＝“０”のルートを総
て調べ、その最低転送速度Ｔｅｊの和Ｔｓを求める。な
お、Ｔｅｊは固定値として、予め各プロセツサ４１〜４
ｍに与えられているものとする。
ラグＡ1〜Ａｍと現在使用中転送速度Ｔｃ1〜Ｔｃｍをリ
ードし、Ａｊ＝“１”かつＴｃｊ＝“０”のルートを総
て調べ、その最低転送速度Ｔｅｊの和Ｔｓを求める。な
お、Ｔｅｊは固定値として、予め各プロセツサ４１〜４
ｍに与えられているものとする。
【００３１】次に、（Ｔｘ−Ｔｃ）すなわち、転送速度
の余力を求め、更に、（Ｔｘ−Ｔｃ）−Ｔｓを算出す
る。この値は、他ルートのこれから使用するであろう。
最低速度を除いた、当該ルートに使用できる転送余力を
示す。従つて、（（Ｔｘ−Ｔｃ）−Ｔｓ≧Ｔｉ1）であ
れば、ルート５１には当該ルートの最高速度である、初
期設定転送速度を選択する。制御プロセツサ４１は、共
通メモリ７内のＴｃ1エリアにＴｉ1を書き込み、当該ル
ートの速度選択が終了する。また、（Ｔｘ−Ｔｃ）−Ｔ
ｓ＜Ｔｉ1）であれば、Ｔｉ1の代わりにそれよりも１つ
低い転送速度（例えばＴｉ1の２分の１の速度）Ｔｉ1’
を選択し、（（Ｔｘ−Ｔｃ）−Ｔｓ）とＴｉ1’の大小
を比較する。後者より前者が大きければ、このＴｉ1’
を当該ルートの現在使用中転送速度に決定し、逆に小さ
ければ、最低の速度Ｔｅ1を転送速度とする。なお、予
め速度Ｔｃ1とＴｅ1の間をＴｉ1，Ｔｉ1／２，Ｔｉ1／
３，……，Ｔｅ1のように何段階かに設定しておき、上
記の比較を順に行なつて、余力以下になる設定速度を選
ぶようにすることもできる。制御プロセツサにより選択
され決定された転送速度は、共通メモリ７の現在使用中
転送速度欄に登録される。
の余力を求め、更に、（Ｔｘ−Ｔｃ）−Ｔｓを算出す
る。この値は、他ルートのこれから使用するであろう。
最低速度を除いた、当該ルートに使用できる転送余力を
示す。従つて、（（Ｔｘ−Ｔｃ）−Ｔｓ≧Ｔｉ1）であ
れば、ルート５１には当該ルートの最高速度である、初
期設定転送速度を選択する。制御プロセツサ４１は、共
通メモリ７内のＴｃ1エリアにＴｉ1を書き込み、当該ル
ートの速度選択が終了する。また、（Ｔｘ−Ｔｃ）−Ｔ
ｓ＜Ｔｉ1）であれば、Ｔｉ1の代わりにそれよりも１つ
低い転送速度（例えばＴｉ1の２分の１の速度）Ｔｉ1’
を選択し、（（Ｔｘ−Ｔｃ）−Ｔｓ）とＴｉ1’の大小
を比較する。後者より前者が大きければ、このＴｉ1’
を当該ルートの現在使用中転送速度に決定し、逆に小さ
ければ、最低の速度Ｔｅ1を転送速度とする。なお、予
め速度Ｔｃ1とＴｅ1の間をＴｉ1，Ｔｉ1／２，Ｔｉ1／
３，……，Ｔｅ1のように何段階かに設定しておき、上
記の比較を順に行なつて、余力以下になる設定速度を選
ぶようにすることもできる。制御プロセツサにより選択
され決定された転送速度は、共通メモリ７の現在使用中
転送速度欄に登録される。
【００３２】制御プロセツサ４１は、上記のアルゴリズ
ムに従い決定した速度下で、ＩＣメモリ６とＣＰＵ１１
の間のデータのリード／ライトの制御を実行し、ＳＩＯ
処理の終了時点において、共通メモリ７内の現在使用中
転送速度Ｔｃ2を０にクリアする。
ムに従い決定した速度下で、ＩＣメモリ６とＣＰＵ１１
の間のデータのリード／ライトの制御を実行し、ＳＩＯ
処理の終了時点において、共通メモリ７内の現在使用中
転送速度Ｔｃ2を０にクリアする。
【００３３】以上、主として、外部記憶装置の最大転送
スループツトに限界があるとき、外部記憶装置の能力不
足により外部記憶装置側のオーバランが発生することを
避けながら、外部記憶装置の最大可能転送スループツト
ぎりぎり迄、ＣＰＵ全体の総スループツトを高めること
について説明した。
スループツトに限界があるとき、外部記憶装置の能力不
足により外部記憶装置側のオーバランが発生することを
避けながら、外部記憶装置の最大可能転送スループツト
ぎりぎり迄、ＣＰＵ全体の総スループツトを高めること
について説明した。
【００３４】次に、一度決定した転送速度に従つてデー
タ転送中、逆にチヤネル２１側の能力不足によりチヤネ
ル側オーバランが発生した場合の対処方法について示
す。
タ転送中、逆にチヤネル２１側の能力不足によりチヤネ
ル側オーバランが発生した場合の対処方法について示
す。
【００３５】このようなチヤネル側オーバランは、例え
ば、あるＣＰＵがデータ転送中に別のＩＣメモリ（図示
せず）の割り込みが入るなど、ＣＰＵ内チヤネル側によ
るＩ／Ｏ多重制御が行なわれる場合に発生することがあ
る。制御プロセツサ４１は、このオーバランを検出する
と、共通メモリ７内のＴｃ1より１つ低い速度を再選択
し、Ｔｃ1を当該速度に修正し、ルート４１の設定も変
更し、オーバランとなつた処理の再試行を行なう。この
制御方式を用いて、まず自身のスループツト限界におさ
まる転送速度を選び、この一度選択した速度が、今度は
チヤネル側の状況によりオーバランとなるケースに対し
ては順次低い速度を用いることによつて、当該装置の最
大転送能力を生かすデータ転送速度自動調整方式を実現
することができる。なお、このＣＰＵ側（チヤネル側）
オーバランの来歴は、オーバランの発生した転送速度と
回数と時間を含むオーバラン来歴情報として、各データ
経路毎に共通メモリ７内のオーバラン来歴部に登録さ
れ、各プロセツサは、各々の転送速度を決定する際、前
記のように余力と外部記憶装置の最大スループツトとの
比較結果を用いると共に、このオーバラン来歴情報を参
照してオーバランを発生しない最大転送速度を選択する
ことができる。
ば、あるＣＰＵがデータ転送中に別のＩＣメモリ（図示
せず）の割り込みが入るなど、ＣＰＵ内チヤネル側によ
るＩ／Ｏ多重制御が行なわれる場合に発生することがあ
る。制御プロセツサ４１は、このオーバランを検出する
と、共通メモリ７内のＴｃ1より１つ低い速度を再選択
し、Ｔｃ1を当該速度に修正し、ルート４１の設定も変
更し、オーバランとなつた処理の再試行を行なう。この
制御方式を用いて、まず自身のスループツト限界におさ
まる転送速度を選び、この一度選択した速度が、今度は
チヤネル側の状況によりオーバランとなるケースに対し
ては順次低い速度を用いることによつて、当該装置の最
大転送能力を生かすデータ転送速度自動調整方式を実現
することができる。なお、このＣＰＵ側（チヤネル側）
オーバランの来歴は、オーバランの発生した転送速度と
回数と時間を含むオーバラン来歴情報として、各データ
経路毎に共通メモリ７内のオーバラン来歴部に登録さ
れ、各プロセツサは、各々の転送速度を決定する際、前
記のように余力と外部記憶装置の最大スループツトとの
比較結果を用いると共に、このオーバラン来歴情報を参
照してオーバランを発生しない最大転送速度を選択する
ことができる。
【００３６】
【発明の効果】以上詳しく説明したように、本発明によ
れば、複数のＣＰＵと共用外部記憶装置との間でデータ
を転送するデータ転送方式において、各ＣＰＵ経路に対
する最大転送速度を設定する手段と、各ＣＰＵ経路の実
転送速度を測定する手段と、前記外部記憶装置が有する
最大データ転送能力及び実転送速度に基づいて前記外部
記憶装置が現在有する転送能力の余力を求める手段と、
あるＣＰＵ経路のデータ転送速度を決定する際に、当該
ＣＰＵ経路の最大転送速度からみて前記余力が高いと判
断されたときには前記最大転送速度を選定し、低いと判
断されたときには前記余力の範囲で前記最大転送速度よ
りも低い転送速度を選定する転送速度選定手段とを備え
たので、あるＣＰＵ経路のデータ転送を決定する際に、
そのとき外部記憶装置が有する転送能力の余力に応じ
て、常に外部記憶装置の有する最大転送能力を発揮する
ことができるように当該ＣＰＵ経路の転送速度が選定さ
れ、共用外部記憶装置に対する全ＣＰＵ系の転送スルー
プツトを著しく向上させることができると共に、外部記
憶装置側オーバランの発生を回避できるという効果が得
られる。
れば、複数のＣＰＵと共用外部記憶装置との間でデータ
を転送するデータ転送方式において、各ＣＰＵ経路に対
する最大転送速度を設定する手段と、各ＣＰＵ経路の実
転送速度を測定する手段と、前記外部記憶装置が有する
最大データ転送能力及び実転送速度に基づいて前記外部
記憶装置が現在有する転送能力の余力を求める手段と、
あるＣＰＵ経路のデータ転送速度を決定する際に、当該
ＣＰＵ経路の最大転送速度からみて前記余力が高いと判
断されたときには前記最大転送速度を選定し、低いと判
断されたときには前記余力の範囲で前記最大転送速度よ
りも低い転送速度を選定する転送速度選定手段とを備え
たので、あるＣＰＵ経路のデータ転送を決定する際に、
そのとき外部記憶装置が有する転送能力の余力に応じ
て、常に外部記憶装置の有する最大転送能力を発揮する
ことができるように当該ＣＰＵ経路の転送速度が選定さ
れ、共用外部記憶装置に対する全ＣＰＵ系の転送スルー
プツトを著しく向上させることができると共に、外部記
憶装置側オーバランの発生を回避できるという効果が得
られる。
【００３７】また、あるＣＰＵが上記の選定された転送
速度でデータ転送中にＣＰＵ側オーバランが発生したと
き、その転送速度を低い転送速度に即時に切り換えて最
小限の転送処理の再試行をすることにより、エラー発生
を防止できるという効果も得られる。
速度でデータ転送中にＣＰＵ側オーバランが発生したと
き、その転送速度を低い転送速度に即時に切り換えて最
小限の転送処理の再試行をすることにより、エラー発生
を防止できるという効果も得られる。
【図１】本発明の一実施例による半導体記憶装置を用い
たデータ転送速度調整方式のハードウエア構成を示すブ
ロツク図である。
たデータ転送速度調整方式のハードウエア構成を示すブ
ロツク図である。
【図２】データ転送速度を選択する共通メモリ上の情報
構造の一例を示すブロツク図である。
構造の一例を示すブロツク図である。
１１〜１ｍ ＣＰＵ ２１〜２ｍ チヤネル ３ 半導体記憶装置（外部記憶装置） ４１〜４ｍ 制御プロセツサ ５１〜５ｍ ルート（経路） ７ 共通メモリ Ｔｘ 外部記憶装置の最大転送スループツト（最大デー
タ転送能力） Ｔｉ1〜Ｔｉｍ 初期設定転送速度（最大転送速度） Ｔｃ1〜Ｔｃｍ 現在使用中転送速度（実転送速度） Ａ1〜Ａｍ アベイラブルフラグ
タ転送能力） Ｔｉ1〜Ｔｉｍ 初期設定転送速度（最大転送速度） Ｔｃ1〜Ｔｃｍ 現在使用中転送速度（実転送速度） Ａ1〜Ａｍ アベイラブルフラグ
Claims (2)
- 【請求項１】 複数のＣＰＵと前記複数のＣＰＵにより
共用される外部記憶装置との間でデータを転送するデー
タ転送方式において、各ＣＰＵ経路に対する最大転送速
度を設定する手段と、各ＣＰＵ経路の実転送速度を測定
する手段と、前記外部記憶装置が有する最大データ転送
能力及び前記実転送速度に基づいて前記外部記憶装置が
現在有する転送能力の余力を求める手段と、あるＣＰＵ
経路のデータ転送速度を決定する際に、当該ＣＰＵ経路
の最大転送速度からみて前記余力が高いと判断されたと
きには前記最大転送速度を選定し、低いと判断されたと
きには前記余力の範囲で前記最大転送速度よりも低い転
送速度を選定する転送速度選定手段とを備えたことを特
徴とするデータ転送方式。 - 【請求項２】 前記転送速度選定手段により選定された
転送速度でデータ転送中にＣＰＵ側オーバランが発生し
たとき、当該ＣＰＵ経路の転送速度を１段階または複数
段階低い速度に切り換えて、オーバランとなつたデータ
転送処理の再試行をするように構成したことを特徴とす
る請求項１記載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159550A JPH0773133A (ja) | 1993-06-29 | 1993-06-29 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5159550A JPH0773133A (ja) | 1993-06-29 | 1993-06-29 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773133A true JPH0773133A (ja) | 1995-03-17 |
Family
ID=15696198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5159550A Pending JPH0773133A (ja) | 1993-06-29 | 1993-06-29 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09204394A (ja) * | 1996-01-26 | 1997-08-05 | Fujitsu Ltd | データ転送制御装置 |
| JP2010026592A (ja) * | 2008-07-15 | 2010-02-04 | Panasonic Corp | メモリデバイスおよびメモリデバイス制御装置 |
-
1993
- 1993-06-29 JP JP5159550A patent/JPH0773133A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09204394A (ja) * | 1996-01-26 | 1997-08-05 | Fujitsu Ltd | データ転送制御装置 |
| JP2010026592A (ja) * | 2008-07-15 | 2010-02-04 | Panasonic Corp | メモリデバイスおよびメモリデバイス制御装置 |
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