JPH0773077A - 第一のプロセッサを含むプロセッサ回路並びにプロセッサ回路及び第二のプロセッサを含むシステム - Google Patents
第一のプロセッサを含むプロセッサ回路並びにプロセッサ回路及び第二のプロセッサを含むシステムInfo
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- JPH0773077A JPH0773077A JP6179813A JP17981394A JPH0773077A JP H0773077 A JPH0773077 A JP H0773077A JP 6179813 A JP6179813 A JP 6179813A JP 17981394 A JP17981394 A JP 17981394A JP H0773077 A JPH0773077 A JP H0773077A
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- 230000015654 memory Effects 0.000 claims abstract description 54
- 230000009977 dual effect Effects 0.000 claims abstract description 38
- 238000012360 testing method Methods 0.000 abstract description 4
- 238000003745 diagnosis Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 abstract description 2
- 238000004891 communication Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Communication Control (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】ＩＳＤＮと連係するためのパーソナルコンピュ
ータのようなシステム中の周知のプロセッサ回路例えば
ＰＣカードは、プロセッサ回路の６８３０２プロセッサ
とＰＣプロセッサとの間で、パラレル情報のシリアル情
報への変換又はその逆の変換のための受信／送信回路が
存在すると、モデム使用に適している。このプロセッサ
回路において、特にテスト相中にしばしば生ずるエラー
の診断を簡単に行わせる。 【構成】上記のプロセッサ回路において、６８３０２プ
ロセッサとＰＣプロセッサとの間にデュアルメモリ手段
を存在させる。
ータのようなシステム中の周知のプロセッサ回路例えば
ＰＣカードは、プロセッサ回路の６８３０２プロセッサ
とＰＣプロセッサとの間で、パラレル情報のシリアル情
報への変換又はその逆の変換のための受信／送信回路が
存在すると、モデム使用に適している。このプロセッサ
回路において、特にテスト相中にしばしば生ずるエラー
の診断を簡単に行わせる。 【構成】上記のプロセッサ回路において、６８３０２プ
ロセッサとＰＣプロセッサとの間にデュアルメモリ手段
を存在させる。
Description
【０００１】
【産業上の利用分野】本発明は、第一のプロセッサを含
み、さらにその両者が第二のプロセッサへの連係のため
のパラレルアドレス入力及びパラレルデータ入力／出力
を設けられそしてデジタルネットワークへの連係のため
のシリアル入力／出力を設けられ、その第一のプロセッ
サには、変換器回路を経てプロセッサ回路のシリアル入
力／出力に連係している第一のシリアルプロセッサ入力
／出力、並びにパラレル情報をシリアル情報に変換する
ためのさらにその逆のための受信／送信回路を経てパラ
レルアドレス入力及びパラレルデータ入力／出力に連係
する第二のシリアルプロセッサ入力／出力を設けられた
プロセッサ回路に関する。
み、さらにその両者が第二のプロセッサへの連係のため
のパラレルアドレス入力及びパラレルデータ入力／出力
を設けられそしてデジタルネットワークへの連係のため
のシリアル入力／出力を設けられ、その第一のプロセッ
サには、変換器回路を経てプロセッサ回路のシリアル入
力／出力に連係している第一のシリアルプロセッサ入力
／出力、並びにパラレル情報をシリアル情報に変換する
ためのさらにその逆のための受信／送信回路を経てパラ
レルアドレス入力及びパラレルデータ入力／出力に連係
する第二のシリアルプロセッサ入力／出力を設けられた
プロセッサ回路に関する。
【０００２】
【従来の技術】このタイプのプロセッサ回路は、一般に
周知である。それは、例えば、それを経てＰＣプロセッ
サ（第二のプロセッサ）がＩＳＤＮネットワーク（デジ
タルネットワーク）に連係しているパーソナルコンピュ
ータカード即ちＰＣカードでありうる。ＰＣカード（プ
ロセッサ回路）上では、例えば６８３０２プロセッサ
（第一のプロセッサ）か位置し、その第一のシリアルプ
ロセッサ入力／出力は、ＩＳＤＮネットワークに接続の
ためにＰＣカードのシリアル入力／出力にＩＳＤＮチッ
プ（変換器回路）を経て連係し、さらにその第二のシリ
アルプロセッサ入力／出力は、ＵＡＲＴ（Ｕｎｉｖｅｒ
ｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ
Ｔｒａｎｓｍｉｔｔｅｒ、シリアル情報へのパラレル
情報の変換又はその逆のための受信／送信回路）を経
て、ＰＣカードのパラレルアドレス入力／出力及びパラ
レルデータ入力／出力へ連係される。これらの二つの入
力／出力は、ＰＣプロセッサに連係できる。このＰＣカ
ードは、６８３０２プロセッサが、ＵＡＲＴを経てＰＣ
プロセッサから受信されるべきコマンド例えばＨａｙｅ
ｓコマンドをインタプレットすることは非常に簡単なの
で、モデムの使用に極めて適している。この周知のプロ
セッサ回路は、特にテスト相中にしばしば生ずるであろ
うエラーの診断を行うことがこのタイプのプロセッサ回
路では比較的困難である欠点を有する。
周知である。それは、例えば、それを経てＰＣプロセッ
サ（第二のプロセッサ）がＩＳＤＮネットワーク（デジ
タルネットワーク）に連係しているパーソナルコンピュ
ータカード即ちＰＣカードでありうる。ＰＣカード（プ
ロセッサ回路）上では、例えば６８３０２プロセッサ
（第一のプロセッサ）か位置し、その第一のシリアルプ
ロセッサ入力／出力は、ＩＳＤＮネットワークに接続の
ためにＰＣカードのシリアル入力／出力にＩＳＤＮチッ
プ（変換器回路）を経て連係し、さらにその第二のシリ
アルプロセッサ入力／出力は、ＵＡＲＴ（Ｕｎｉｖｅｒ
ｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ
Ｔｒａｎｓｍｉｔｔｅｒ、シリアル情報へのパラレル
情報の変換又はその逆のための受信／送信回路）を経
て、ＰＣカードのパラレルアドレス入力／出力及びパラ
レルデータ入力／出力へ連係される。これらの二つの入
力／出力は、ＰＣプロセッサに連係できる。このＰＣカ
ードは、６８３０２プロセッサが、ＵＡＲＴを経てＰＣ
プロセッサから受信されるべきコマンド例えばＨａｙｅ
ｓコマンドをインタプレットすることは非常に簡単なの
で、モデムの使用に極めて適している。この周知のプロ
セッサ回路は、特にテスト相中にしばしば生ずるであろ
うエラーの診断を行うことがこのタイプのプロセッサ回
路では比較的困難である欠点を有する。
【０００３】
【発明の概要】本発明の目的の一つは、エラーの診断が
簡単である、前記のタイプのプロセッサ回路を提供する
ことである。この目的のために、本発明によるプロセッ
サ回路は、第一のプロセッサのパラレルアドレス出力に
連係した第一のパラレルアドレス入力、第一のプロセッ
サのパラレルデータ入力／出力に連係した第一のパラレ
ルデータ入力／出力、プロセッサ回路のパラレルアドレ
ス入力に連係した第二のパラレルアドレス入力、プロセ
ッサ回路のパラレルデータ入力／出力に連係した第二の
パラレルデータ入力／出力を設けられたデュアルメモリ
手段を含むことを特徴とする。受信／送信回路を経て、
ＩＳＤＮネットワーク及び第二のプロセッサの間の接続
は、設定及び／又は切断され、そしてデータは、戻され
るか又は前に送られる。デュアルメモリ手段の使用は、
該接続の設定及び／又は切断をしてデュアルメモリ手段
を経て進めるために二者選択（行うべき或るチェックを
もたらす）を生ずる。データの前後への送信ですら、デ
ュアルメモリ手段を経て進むだろうが、しかしもしモデ
ムに使用されるならば、第二のプロセッサから発するコ
マンドの第一のプロセッサによるインタプリテーション
は、簡単なものでなくなる。エラーの診断を行うことは
簡単になる。それは、第一のプロセッサに存在ししかも
或るカテゴリに属するエラーは、エラーが属するカテゴ
リの関数である位置（アドレスフィールド）でデュアル
メモリ手段に記憶（ｓｔｔｒｅ）されるからである。デ
ュアルメモリ手段のそれらに相当する種々の位置及びエ
ラーカテゴリを十分に知っている第二のプロセッサは、
従ってこのエラーに追加されるべき多量のオーバヘッド
情報なしに或るカテゴリに属するエラーを伝える。これ
は、全てのエラーについて第二のプロセッサにより再び
インタプリットされねばならないだろう多量のオーバヘ
ッド情報がエラーに事実追加されねばならないとき、送
信／受信回路を経て送信される場合と対照的である。そ
の上、デュアルメモリ手段は、例えば、一つの割り込み
に基づいて第二のプロセッサへ１．５キロバイトの情報
を送信でき、一方送信／受信回路は、一つの割り込みに
基づいて第二のプロセッサにせいぜい１６バイトの情報
を送信することができるに過ぎない。
簡単である、前記のタイプのプロセッサ回路を提供する
ことである。この目的のために、本発明によるプロセッ
サ回路は、第一のプロセッサのパラレルアドレス出力に
連係した第一のパラレルアドレス入力、第一のプロセッ
サのパラレルデータ入力／出力に連係した第一のパラレ
ルデータ入力／出力、プロセッサ回路のパラレルアドレ
ス入力に連係した第二のパラレルアドレス入力、プロセ
ッサ回路のパラレルデータ入力／出力に連係した第二の
パラレルデータ入力／出力を設けられたデュアルメモリ
手段を含むことを特徴とする。受信／送信回路を経て、
ＩＳＤＮネットワーク及び第二のプロセッサの間の接続
は、設定及び／又は切断され、そしてデータは、戻され
るか又は前に送られる。デュアルメモリ手段の使用は、
該接続の設定及び／又は切断をしてデュアルメモリ手段
を経て進めるために二者選択（行うべき或るチェックを
もたらす）を生ずる。データの前後への送信ですら、デ
ュアルメモリ手段を経て進むだろうが、しかしもしモデ
ムに使用されるならば、第二のプロセッサから発するコ
マンドの第一のプロセッサによるインタプリテーション
は、簡単なものでなくなる。エラーの診断を行うことは
簡単になる。それは、第一のプロセッサに存在ししかも
或るカテゴリに属するエラーは、エラーが属するカテゴ
リの関数である位置（アドレスフィールド）でデュアル
メモリ手段に記憶（ｓｔｔｒｅ）されるからである。デ
ュアルメモリ手段のそれらに相当する種々の位置及びエ
ラーカテゴリを十分に知っている第二のプロセッサは、
従ってこのエラーに追加されるべき多量のオーバヘッド
情報なしに或るカテゴリに属するエラーを伝える。これ
は、全てのエラーについて第二のプロセッサにより再び
インタプリットされねばならないだろう多量のオーバヘ
ッド情報がエラーに事実追加されねばならないとき、送
信／受信回路を経て送信される場合と対照的である。そ
の上、デュアルメモリ手段は、例えば、一つの割り込み
に基づいて第二のプロセッサへ１．５キロバイトの情報
を送信でき、一方送信／受信回路は、一つの割り込みに
基づいて第二のプロセッサにせいぜい１６バイトの情報
を送信することができるに過ぎない。
【０００４】本発明は、唯一の受信／送信回路を有する
プロセッサ回路が、モデムに極めて適しておりそしてそ
の場合に要求される多量のオーバヘッド情報によりエラ
ーの診断に適しておらず、一方これらのメモリ手段にお
いて異なる位置に異なる有意（ｓｉｇｎｉｆｉｃａｔｉ
ｏｎ）を代入することにより、この多量のオーバヘッド
情報をかなり減少することがデュアルメモリ手段によっ
て可能であるという考えに特に基づく。本発明によるプ
ロセッサ回路の第一の態様は、プロセッサ回路がアドレ
スーデコーディング回路を含み、そのパラレルアドレス
入力がプロセッサ回路のパラレルアドレス入力に連係
し、さらにその第一のコントロール出力が受信／送信回
路に連係し、そしてその第二のコントロール出力がデュ
アルメモリ手段に連係することを特徴とする。第二のプ
ロセッサから生ずる単一のアドレス又はアドレスフィー
ルドによって、第二のプロセッサから生ずるデータ情報
が、送信／受信回路を目的としているか又はデュアルメ
モリ手段を目的としているかを決めることが、アドレス
ーデコーティング回路を使用することにより可能であ
る。本発明によるプロセッサ回路の第二の態様は、プロ
セッサ回路は、第二のプロセッサからの補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、しかもその第一のセクション
は、スタートアドレスで開始して第一のプロセッサに属
するアドレススペースに位置し、デュアルメモリ手段の
第二のセクションを経て主プログラムを受信し、第一の
プロセッサに連係したメモリに主プログラムを記憶し、
そのメモリは、他のアドレスで始まる第一のプロセッサ
に属するアドレススペースに位置し、そして次にスター
トアドレスにより他のアドレスを置換するように適合さ
れたことを特徴とする。
プロセッサ回路が、モデムに極めて適しておりそしてそ
の場合に要求される多量のオーバヘッド情報によりエラ
ーの診断に適しておらず、一方これらのメモリ手段にお
いて異なる位置に異なる有意（ｓｉｇｎｉｆｉｃａｔｉ
ｏｎ）を代入することにより、この多量のオーバヘッド
情報をかなり減少することがデュアルメモリ手段によっ
て可能であるという考えに特に基づく。本発明によるプ
ロセッサ回路の第一の態様は、プロセッサ回路がアドレ
スーデコーディング回路を含み、そのパラレルアドレス
入力がプロセッサ回路のパラレルアドレス入力に連係
し、さらにその第一のコントロール出力が受信／送信回
路に連係し、そしてその第二のコントロール出力がデュ
アルメモリ手段に連係することを特徴とする。第二のプ
ロセッサから生ずる単一のアドレス又はアドレスフィー
ルドによって、第二のプロセッサから生ずるデータ情報
が、送信／受信回路を目的としているか又はデュアルメ
モリ手段を目的としているかを決めることが、アドレス
ーデコーティング回路を使用することにより可能であ
る。本発明によるプロセッサ回路の第二の態様は、プロ
セッサ回路は、第二のプロセッサからの補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、しかもその第一のセクション
は、スタートアドレスで開始して第一のプロセッサに属
するアドレススペースに位置し、デュアルメモリ手段の
第二のセクションを経て主プログラムを受信し、第一の
プロセッサに連係したメモリに主プログラムを記憶し、
そのメモリは、他のアドレスで始まる第一のプロセッサ
に属するアドレススペースに位置し、そして次にスター
トアドレスにより他のアドレスを置換するように適合さ
れたことを特徴とする。
【０００５】第一のプロセッサのアドレススペースに位
置するスタートアドレス００００００（１６進法）で始
まる、デュアルメモリ手段の第一のセクションに補助プ
ログラム例えばブートストラッププログラムを記憶する
ことにより、そしてデュアルメモリ手段の第二のセクシ
ョンを経て、第二のプロセッサから生ずる主プログラム
例えば通信プログラムを受信することにより、前記の主
プログラムは、第一のプロセッサのアドレススペースに
位置する他のアドレス１０００００（１６進法）で始ま
る、第一のプロセッサに連係するメモリ例えばＲＡＭに
記憶できる。もし他のアドレスが次にスタートアドレス
により置換されるならば、第一のプロセッサに連係しさ
らに主プログラムをロードされたメモリは、スタートア
ドレスで始まる位置し、そして主プログラムを経る全て
の通信は、補助プログラムを開始し、それは、最早自由
にオーバライトされることを要求しない。従って、新し
い主プログラムは、プロセッサで要求される高価なエミ
ュレータなしに、又はそれぞれの新しい主プログラムに
要求される非常に労力を要するＥＰＲＯＭなしに第一の
プロセッサのＲＡＭに置かれる。この態様は、減価償却
及び投資の形並びに特にテスト相中の工数の形のコスト
を軽減する。本発明によるプロセッサ回路の第三の態様
は、プロセッサ回路は、他のアドレス−デコーディング
回路を含み、それには、スタート信号を受信するための
コントロール入力を設けられ、その他のアドレス−デコ
ーティング回路のパラレルアドレス入力は、第一のプロ
セッサのパラレルアドレス出力に連係し、そしてその第
一のコントロール出力は、メモリに連係し、さらにその
第二のコントロール出力は、デュアルメモリ手段に連係
していることを特徴とする。この他のアドレス−デコー
ディング回路により、スタートアドレスによる他のアド
レスの上記の置換が実行される。コントロール入力を経
て、例えばデュアルメモリ手段から生ずるスタート信号
（いわゆるダウンロード信号）が受信され、一方第一の
コントロール出力は、メモリのチップ選択入力をドライ
ブし、そして第二のコントロール出力は、デュアルメモ
リ手段のチップ選択入力をドライブする。デュアルメモ
リ手段を設けられたプロセッサ回路がそれ自体周知であ
ることを注意すべきである。しかし、これらは、これら
のプロセッサ回路に存在する受信／送信回路を使用する
ことにより、モデム使用に適したデジタルネットワーク
への連係のためのプロセッサ回路ではない。本発明によ
るプロセッサ回路の第二の態様が、デュアルメモリ手段
のみが存在しそしてそのため受信／送信回路が存在しな
いプロセッサ回路にも原則として使用できることも注意
すべきである。
置するスタートアドレス００００００（１６進法）で始
まる、デュアルメモリ手段の第一のセクションに補助プ
ログラム例えばブートストラッププログラムを記憶する
ことにより、そしてデュアルメモリ手段の第二のセクシ
ョンを経て、第二のプロセッサから生ずる主プログラム
例えば通信プログラムを受信することにより、前記の主
プログラムは、第一のプロセッサのアドレススペースに
位置する他のアドレス１０００００（１６進法）で始ま
る、第一のプロセッサに連係するメモリ例えばＲＡＭに
記憶できる。もし他のアドレスが次にスタートアドレス
により置換されるならば、第一のプロセッサに連係しさ
らに主プログラムをロードされたメモリは、スタートア
ドレスで始まる位置し、そして主プログラムを経る全て
の通信は、補助プログラムを開始し、それは、最早自由
にオーバライトされることを要求しない。従って、新し
い主プログラムは、プロセッサで要求される高価なエミ
ュレータなしに、又はそれぞれの新しい主プログラムに
要求される非常に労力を要するＥＰＲＯＭなしに第一の
プロセッサのＲＡＭに置かれる。この態様は、減価償却
及び投資の形並びに特にテスト相中の工数の形のコスト
を軽減する。本発明によるプロセッサ回路の第三の態様
は、プロセッサ回路は、他のアドレス−デコーディング
回路を含み、それには、スタート信号を受信するための
コントロール入力を設けられ、その他のアドレス−デコ
ーティング回路のパラレルアドレス入力は、第一のプロ
セッサのパラレルアドレス出力に連係し、そしてその第
一のコントロール出力は、メモリに連係し、さらにその
第二のコントロール出力は、デュアルメモリ手段に連係
していることを特徴とする。この他のアドレス−デコー
ディング回路により、スタートアドレスによる他のアド
レスの上記の置換が実行される。コントロール入力を経
て、例えばデュアルメモリ手段から生ずるスタート信号
（いわゆるダウンロード信号）が受信され、一方第一の
コントロール出力は、メモリのチップ選択入力をドライ
ブし、そして第二のコントロール出力は、デュアルメモ
リ手段のチップ選択入力をドライブする。デュアルメモ
リ手段を設けられたプロセッサ回路がそれ自体周知であ
ることを注意すべきである。しかし、これらは、これら
のプロセッサ回路に存在する受信／送信回路を使用する
ことにより、モデム使用に適したデジタルネットワーク
への連係のためのプロセッサ回路ではない。本発明によ
るプロセッサ回路の第二の態様が、デュアルメモリ手段
のみが存在しそしてそのため受信／送信回路が存在しな
いプロセッサ回路にも原則として使用できることも注意
すべきである。
【０００６】本発明は、さらに第一のプロセッサを有す
るプロセッサ回路及び第二のプロセッサを含み、そのプ
ロセッサ回路には、その両者が第二のプロセッサに連係
しているパラレルアドレス入力及びパラレルデータ入力
／出力が設けられ、さらにデジタルネットワークとの連
係のためのシリアル入力／出力が設けられ、その第一の
プロセッサには、変換器回路を経てプロセッサ回路のシ
リアル入力／出力に連係する第一のシリアルプロセッサ
入力／出力、並びにパラレル情報をシリアル情報に変換
し又はその逆のための受信／送信回路を経て、パラレル
アドレス入力及びパラレルデータ入力／出力に連係する
第二のシリアルプロセッサ入力／出力が設けられている
システムに関する。エラー診断が行うのに簡単である上
記のタイプのシステムを提供するのが、特に本発明の他
の目的である。この目的のために、本発明によるシステ
ムは、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力／出力に連係し
た第一のパラレルデータ入力／出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力、プロセッサ回路のパラレルデータ入力／出力に
連係した第二のパラレルデータ入力／出力を設けられた
デュアルメモリ手段を含むことを特徴とする。本発明に
よるシステムの第一の態様は、プロセッサ回路は、アド
レス−デコーディング回路を含み、そのパラレルアドレ
ス入力は、プロセッサ回路のパラレルアドレス入力に連
係し、そしてその第一のコントロール出力は、受信／送
信回路に連係し、そしてその第二のコントロール出力は
デュアルメモリ手段に連係していることを特徴とする。
るプロセッサ回路及び第二のプロセッサを含み、そのプ
ロセッサ回路には、その両者が第二のプロセッサに連係
しているパラレルアドレス入力及びパラレルデータ入力
／出力が設けられ、さらにデジタルネットワークとの連
係のためのシリアル入力／出力が設けられ、その第一の
プロセッサには、変換器回路を経てプロセッサ回路のシ
リアル入力／出力に連係する第一のシリアルプロセッサ
入力／出力、並びにパラレル情報をシリアル情報に変換
し又はその逆のための受信／送信回路を経て、パラレル
アドレス入力及びパラレルデータ入力／出力に連係する
第二のシリアルプロセッサ入力／出力が設けられている
システムに関する。エラー診断が行うのに簡単である上
記のタイプのシステムを提供するのが、特に本発明の他
の目的である。この目的のために、本発明によるシステ
ムは、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力／出力に連係し
た第一のパラレルデータ入力／出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力、プロセッサ回路のパラレルデータ入力／出力に
連係した第二のパラレルデータ入力／出力を設けられた
デュアルメモリ手段を含むことを特徴とする。本発明に
よるシステムの第一の態様は、プロセッサ回路は、アド
レス−デコーディング回路を含み、そのパラレルアドレ
ス入力は、プロセッサ回路のパラレルアドレス入力に連
係し、そしてその第一のコントロール出力は、受信／送
信回路に連係し、そしてその第二のコントロール出力は
デュアルメモリ手段に連係していることを特徴とする。
【０００７】本発明によるシステムの第二の態様は、プ
ロセッサ回路は、第二のプロセッサから補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、その第一のセクションは、スタ
ートアドレスで始まる、第一のプロセッサに属するアド
レススペースに位置し、デュアルメモリ手段の第二のセ
クションを経て主プログラムを受信し、第一のプロセッ
サに連係するメモリに主プログラムを記憶し、そのメモ
リは、他のアドレスで始まる、第一のプロセッサに属す
るアドレススペースに位置し、そして次にスタートアド
レスにより他のアドレスを置換するように適合されるこ
とを特徴とする。本発明によるシステムの第三の態様
は、プロセッサ回路は、スタート信号を受信するための
コントロール入力を設けられた他のアドレス−デコーデ
ィング回路を含み、他のアドレス−デコーディング回路
のパラレルアドレス入力は、第一のプロセッサのパラレ
ルアドレス出力に連係し、そしてその第一のコントロー
ル出力は、メモリに連係し、さらにその第二のコントロ
ール出力は、デュアルメモリ手段に連係していることを
特徴とする。
ロセッサ回路は、第二のプロセッサから補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、その第一のセクションは、スタ
ートアドレスで始まる、第一のプロセッサに属するアド
レススペースに位置し、デュアルメモリ手段の第二のセ
クションを経て主プログラムを受信し、第一のプロセッ
サに連係するメモリに主プログラムを記憶し、そのメモ
リは、他のアドレスで始まる、第一のプロセッサに属す
るアドレススペースに位置し、そして次にスタートアド
レスにより他のアドレスを置換するように適合されるこ
とを特徴とする。本発明によるシステムの第三の態様
は、プロセッサ回路は、スタート信号を受信するための
コントロール入力を設けられた他のアドレス−デコーデ
ィング回路を含み、他のアドレス−デコーディング回路
のパラレルアドレス入力は、第一のプロセッサのパラレ
ルアドレス出力に連係し、そしてその第一のコントロー
ル出力は、メモリに連係し、さらにその第二のコントロ
ール出力は、デュアルメモリ手段に連係していることを
特徴とする。
【０００８】参考文献 「ＰＣｏｎｎｅｃｔ−ｉｎｔｅｒｆａｃｅ ｂｅｔｗｅ
ｅｎ ＰＣ ａｎｄ ＩＳＤＮ」Ｊ．Ｈｏｅｆｌｉｎｇ
ｅｒ、Ｗ．Ｈ．Ｌｅｉｎｗｅｂｅｒ、Ｐｈｉｌｉｐｓ
Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｒｅｖｉｅｗ、
５０巻、１号。オランダ特許出願９３０１１２９号（優
先権書類）。これらの参考文献は、本出願に組み込まれ
るものである。
ｅｎ ＰＣ ａｎｄ ＩＳＤＮ」Ｊ．Ｈｏｅｆｌｉｎｇ
ｅｒ、Ｗ．Ｈ．Ｌｅｉｎｗｅｂｅｒ、Ｐｈｉｌｉｐｓ
Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｒｅｖｉｅｗ、
５０巻、１号。オランダ特許出願９３０１１２９号（優
先権書類）。これらの参考文献は、本出願に組み込まれ
るものである。
【０００９】本発明は、図に示された特定の態様に関し
てさらに詳細に説明されるだろう。図１は、本発明によ
るプロセッサ回路を含む本発明によるシステムを示す。
図２は、本発明によるプロセッサ回路に使用される、第
一のプロセッサに属するアドレススペースの分配を示
す。
てさらに詳細に説明されるだろう。図１は、本発明によ
るプロセッサ回路を含む本発明によるシステムを示す。
図２は、本発明によるプロセッサ回路に使用される、第
一のプロセッサに属するアドレススペースの分配を示
す。
【００１０】図１に示されるシステム１は、アドレス出
力３、データ入力／出力４及び割り込み入力５を備えた
第二のプロセッサ又はＰＣプロセッサ２を含む。システ
ム１は、さらにプロセッサ回路又はＰＣカード６を含
み、そのシリアル入力／出力１０（ＣＣＩＴＴ’８８
Ｉ．４３０によるバランスした二つの進線及び帰線を含
むいわゆるＳバスインタフェース）は、デジタルネット
ワーク例えばＩＳＤＮネットワークに連係する。プロセ
ッサ回路６は、さらにパラレルアドレス入力７、パラレ
ルデータ入力／出力８及び割り込み出力９を備える。プ
ロセッサ回路６は、デュアルメモリ手段又はＤＰＲ回路
１１（ＤＰＲ又はＤｕａｌ ＰｏｒｔｅｄＲＡＭ例えば
ＩＤＴ７１３２１及びそれに連係した論理を含む）、ア
ドレス−デコーディング回路１６、受信／送信回路又は
ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏ
ｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ例え
ばＮＳ １６Ｃ４５０Ｎ）２０、第一のプロセッサ又は
６８３０２プロセッサ２７、変換器回路３２（例えばＩ
ＳＡＣ−Ｓ：ＰＥＢ２０８５Ｐ、ＡＲＣＯＦＩ：ＰＳＢ
２１６０Ｐ、ＩＣＣ：ＰＥＢ２０７０Ｐ、全てＳｉｅｍ
ｅｎｓから入手可能）、メモリ又はＲＡＭ３３並びに他
のアドレス−デコーディング回路３４（論理は一般にＸ
ＩＬＩＮＸ：ＸＣ３０４２により実施される）を含む。
ＤＰＲ回路１１では、第一のパラレルアドレス入力１４
は、６８３０２プロセッサ２７のパラレルアドレス出力
２９に連係し、そして第一のパラレルデータ入力／出力
１５は、６８３０２プロセッサ２７のパラレルデータ入
力／出力２８に連係する。ＤＰＲ回路１１の第二のパラ
レルアドレス入力１２は、パラレルアドレス入力７に連
係し、ＤＰＲ回路１１の第二のパラレルデータ入力／出
力１３は、パラレルデータ入力／出力８に連係し、そし
てＤＰＲ回路１１の割り込み出力は、割り込み出力９に
連係する。ＵＡＲＴ２０では、パラレルアドレス入力２
１は、パラレルアドレス入力７に連係し、パラレルデー
タ入力／出力２２は、パラレルデータ入力／出力８に連
係し、そして割り込み出力は、割り込み出力９に連係す
る。アドレス−デコーディング回路１６では、パラレル
アドレス入力１７は、パラレルアドレス入力７に連係
し、第一のコントロール出力１９は、ＵＡＲＴ２０のチ
ップ選択入力に連係し、そして第二のコントロール出力
１８は、ＤＰＲ回路１１の第一のチップ選択入力に連係
する。６８３０２プロセッサ２７は、第一のシリアルプ
ロセッサ入力／出力３１を備え、それは、変換器回路３
２を経て、シリアル入力／出力１０に連係する。この場
合、４個の接続、即ち６８３０２プロセッサから変換器
回路３２への１個の接続（送信）並びに変換器回路３２
から６８３０２プロセッサ２７への３個の接続（受信、
データクロック及びフレームクロック）が存在する。そ
の上、６８３０２プロセッサ２７は、ＵＡＲＴ２０に連
係している第二のシリアル入力／出力３０を備える。こ
の場合、６８３０２プロセッサ２７からＵＡＲＴ２０の
入力２３への１個の接続（受信）、ＵＡＲＴ２０の出力
２４及び２５から６８３０２プロセッサ２７への２個の
接続（送信及びクロック）、並びに多数の接続か存在
し、その多数の接続の４個は、例えば６８３０２プロセ
ッサ２７からＵＡＲＴ２０の入力／出力２６に進み、そ
して例えば６８３０２プロセッサ２７からの２個はＵＡ
ＲＴ２０の入力／出力２６に進む（チェック）。ＲＡＭ
３３は、当業者に周知のやり方で、６８３０２プロセッ
サ２７に連係する（単向アドレスバス及び双方向データ
バスを経て）。他のデコーディング回路３４は、６８３
０２プロセッサ２７のアドレス出力に連係したアドレス
入力、並びにスタート信号（ダウンロード信号）を受信
するためのＤＰＲ回路１１に連係しているコントロール
入力を備える。他のデコーディング回路３４の第一のコ
ントロール出力は、ＲＡＭ３３のチップ選択入力に連係
し、そして他のデコーディング回路３４の第二のコント
ロール出力は、ＤＰＲ回路１１の第二のチップ選択入力
に連係する。
力３、データ入力／出力４及び割り込み入力５を備えた
第二のプロセッサ又はＰＣプロセッサ２を含む。システ
ム１は、さらにプロセッサ回路又はＰＣカード６を含
み、そのシリアル入力／出力１０（ＣＣＩＴＴ’８８
Ｉ．４３０によるバランスした二つの進線及び帰線を含
むいわゆるＳバスインタフェース）は、デジタルネット
ワーク例えばＩＳＤＮネットワークに連係する。プロセ
ッサ回路６は、さらにパラレルアドレス入力７、パラレ
ルデータ入力／出力８及び割り込み出力９を備える。プ
ロセッサ回路６は、デュアルメモリ手段又はＤＰＲ回路
１１（ＤＰＲ又はＤｕａｌ ＰｏｒｔｅｄＲＡＭ例えば
ＩＤＴ７１３２１及びそれに連係した論理を含む）、ア
ドレス−デコーディング回路１６、受信／送信回路又は
ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏ
ｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ例え
ばＮＳ １６Ｃ４５０Ｎ）２０、第一のプロセッサ又は
６８３０２プロセッサ２７、変換器回路３２（例えばＩ
ＳＡＣ−Ｓ：ＰＥＢ２０８５Ｐ、ＡＲＣＯＦＩ：ＰＳＢ
２１６０Ｐ、ＩＣＣ：ＰＥＢ２０７０Ｐ、全てＳｉｅｍ
ｅｎｓから入手可能）、メモリ又はＲＡＭ３３並びに他
のアドレス−デコーディング回路３４（論理は一般にＸ
ＩＬＩＮＸ：ＸＣ３０４２により実施される）を含む。
ＤＰＲ回路１１では、第一のパラレルアドレス入力１４
は、６８３０２プロセッサ２７のパラレルアドレス出力
２９に連係し、そして第一のパラレルデータ入力／出力
１５は、６８３０２プロセッサ２７のパラレルデータ入
力／出力２８に連係する。ＤＰＲ回路１１の第二のパラ
レルアドレス入力１２は、パラレルアドレス入力７に連
係し、ＤＰＲ回路１１の第二のパラレルデータ入力／出
力１３は、パラレルデータ入力／出力８に連係し、そし
てＤＰＲ回路１１の割り込み出力は、割り込み出力９に
連係する。ＵＡＲＴ２０では、パラレルアドレス入力２
１は、パラレルアドレス入力７に連係し、パラレルデー
タ入力／出力２２は、パラレルデータ入力／出力８に連
係し、そして割り込み出力は、割り込み出力９に連係す
る。アドレス−デコーディング回路１６では、パラレル
アドレス入力１７は、パラレルアドレス入力７に連係
し、第一のコントロール出力１９は、ＵＡＲＴ２０のチ
ップ選択入力に連係し、そして第二のコントロール出力
１８は、ＤＰＲ回路１１の第一のチップ選択入力に連係
する。６８３０２プロセッサ２７は、第一のシリアルプ
ロセッサ入力／出力３１を備え、それは、変換器回路３
２を経て、シリアル入力／出力１０に連係する。この場
合、４個の接続、即ち６８３０２プロセッサから変換器
回路３２への１個の接続（送信）並びに変換器回路３２
から６８３０２プロセッサ２７への３個の接続（受信、
データクロック及びフレームクロック）が存在する。そ
の上、６８３０２プロセッサ２７は、ＵＡＲＴ２０に連
係している第二のシリアル入力／出力３０を備える。こ
の場合、６８３０２プロセッサ２７からＵＡＲＴ２０の
入力２３への１個の接続（受信）、ＵＡＲＴ２０の出力
２４及び２５から６８３０２プロセッサ２７への２個の
接続（送信及びクロック）、並びに多数の接続か存在
し、その多数の接続の４個は、例えば６８３０２プロセ
ッサ２７からＵＡＲＴ２０の入力／出力２６に進み、そ
して例えば６８３０２プロセッサ２７からの２個はＵＡ
ＲＴ２０の入力／出力２６に進む（チェック）。ＲＡＭ
３３は、当業者に周知のやり方で、６８３０２プロセッ
サ２７に連係する（単向アドレスバス及び双方向データ
バスを経て）。他のデコーディング回路３４は、６８３
０２プロセッサ２７のアドレス出力に連係したアドレス
入力、並びにスタート信号（ダウンロード信号）を受信
するためのＤＰＲ回路１１に連係しているコントロール
入力を備える。他のデコーディング回路３４の第一のコ
ントロール出力は、ＲＡＭ３３のチップ選択入力に連係
し、そして他のデコーディング回路３４の第二のコント
ロール出力は、ＤＰＲ回路１１の第二のチップ選択入力
に連係する。
【００１１】６８３０２プロセッサ２７に属するアドレ
ススペース４０の図２に示される分配は、図２ａによ
り、ＤＰＲ回路１１のそれぞれ第一及び第二のセクショ
ンの利益のためにアドレス００００００（スタートアド
レス、１６進法）で始まるアドレススペース４８、４
９、さらにＲＡＭ３３の利益のためにアドレス１０００
００（他のアドレス、１６進法）で始まるアドレスを含
み、そして図２ｂにより、ＲＡＭ３３の利益のためにア
トレス００００００で始まるアドレススペース、ＤＰＲ
回路１１の利益のためのアドレス１０００００で始まる
アドレススペースを含み、そのセクションは、フィール
ド４１−４７に分配される。図に示された特定の態様の
操作のモードは、もしＲＡＭ３３が既に主プログラム
（通信プログラム）をロードされているならば（図２
ｂ）、以下の通りである。もしＩＳＤＮネットワークヘ
の接続が設定される必要があるならば、ＰＣプロセッサ
２は、アドレス入力／出力３及びデータ入力／出力４を
経てアドレス及びデータ情報を送信する。アドレス情報
はアドレス−デコーディング回路１６に達し、それに応
じそしてそれぞれコントロール入力１８及び１９を経
て、ＤＰＲ回路を選択せず、そしてＵＡＲＴ２０を選択
しない。ＵＡＲＴ２０は、パラレルデータ情報をシリア
ル情報に変換し、それはシリアル入力／出力３０に供給
される。６８３０２プロセッサ２７は、ＲＡＭ３３に記
憶された通信プログラムに基づいてこの情報を処理し、
処理された情報は、次にシリアル入力／出力３１を経て
変換器回路３２に送信され、それはこの処理された情報
をＩＳＤＮ信号に変換する。ＰＣプロセッサ２とＩＳＤ
Ｎネットワークとの間の接続は、従って設定され、同じ
やり方でデータは、ＰＣプロセッサ２からＩＳＤＮネッ
トワークに送信される（ＵＡＲＴ２０を経て）か又はそ
の逆であり、そして接続は再び切れる。この場合、通信
は、ＩＳＤＮ電話とＩＳＤＮネットワークとの間で明ら
かに又可能であり、ＩＳＤＮ電話は、図示されていない
コネクタを経てプロセッサ回路６に接続される。このコ
ネクタは、当業者に周知のやり方で変換器回路３２に接
続される。
ススペース４０の図２に示される分配は、図２ａによ
り、ＤＰＲ回路１１のそれぞれ第一及び第二のセクショ
ンの利益のためにアドレス００００００（スタートアド
レス、１６進法）で始まるアドレススペース４８、４
９、さらにＲＡＭ３３の利益のためにアドレス１０００
００（他のアドレス、１６進法）で始まるアドレスを含
み、そして図２ｂにより、ＲＡＭ３３の利益のためにア
トレス００００００で始まるアドレススペース、ＤＰＲ
回路１１の利益のためのアドレス１０００００で始まる
アドレススペースを含み、そのセクションは、フィール
ド４１−４７に分配される。図に示された特定の態様の
操作のモードは、もしＲＡＭ３３が既に主プログラム
（通信プログラム）をロードされているならば（図２
ｂ）、以下の通りである。もしＩＳＤＮネットワークヘ
の接続が設定される必要があるならば、ＰＣプロセッサ
２は、アドレス入力／出力３及びデータ入力／出力４を
経てアドレス及びデータ情報を送信する。アドレス情報
はアドレス−デコーディング回路１６に達し、それに応
じそしてそれぞれコントロール入力１８及び１９を経
て、ＤＰＲ回路を選択せず、そしてＵＡＲＴ２０を選択
しない。ＵＡＲＴ２０は、パラレルデータ情報をシリア
ル情報に変換し、それはシリアル入力／出力３０に供給
される。６８３０２プロセッサ２７は、ＲＡＭ３３に記
憶された通信プログラムに基づいてこの情報を処理し、
処理された情報は、次にシリアル入力／出力３１を経て
変換器回路３２に送信され、それはこの処理された情報
をＩＳＤＮ信号に変換する。ＰＣプロセッサ２とＩＳＤ
Ｎネットワークとの間の接続は、従って設定され、同じ
やり方でデータは、ＰＣプロセッサ２からＩＳＤＮネッ
トワークに送信される（ＵＡＲＴ２０を経て）か又はそ
の逆であり、そして接続は再び切れる。この場合、通信
は、ＩＳＤＮ電話とＩＳＤＮネットワークとの間で明ら
かに又可能であり、ＩＳＤＮ電話は、図示されていない
コネクタを経てプロセッサ回路６に接続される。このコ
ネクタは、当業者に周知のやり方で変換器回路３２に接
続される。
【００１２】もし６８３０２プロセッサ２７がエラーを
検出したならば、そのエラーは、送信され、ＵＡＲＴ２
０を経てＰＣプロセッサ２にかなりの量のオーバヘッド
情報を補足する。オーバヘッド情報によりエラーを補足
しなければならないというこの不利な要件は、しかし、
エラーが検出されたとき、ＤＰＲ回路１１を使用するこ
とにより、避けることができる。もしＲＡＭ３３は既に
通信プログラムをロードされたならば、アドレススペー
ス４０は、アドレス１０００００で始まるフィールド４
１−４７を含む。フィールド４１は、例えばルートＰＣ
→Ｂ１のエラーを目的とし、フィールド４２は、ルート
ＰＣ→Ｂ２のエラーを目的とし、フィールド４３は、ル
ートＰＣ→Ｄのエラーを目的とし、フィールド４４は、
ルートＢ１→ＰＣのエラーを目的とし、フィールド４５
は、ルートＢ２→ＰＣのエラーを目的とし、フィールド
４６は、ルートＤ→ＰＣのエラーを目的とし、そしてフ
ィールド４７は、例えばフィールド４１−４６に関する
信号フィールドとして目的とする。この記載では、ＰＣ
は、ＰＣプロセッサ２に関し、一方Ｂ１、Ｂ２及びＤ
は、それぞれＩＳＤＮネットワークの２個のデータチャ
ンネル及び信号チャンネルに関する。従って、付加され
ねばならない多くのオーバヘッド情報なしに、エラーが
属するカテゴリに応じて、フィールド４１−４７の一つ
を経て検出されたエラーをＰＣプロセッサ２に送信す
る。ＰＣプロセッサ２は、明らかに上記の分配を良く知
っていなければならない。ＵＡＲＴ２０が、一つの割り
込みに基づいてせいぜい１６バイトの情報をＰＣプロセ
ッサ２を送信できる一方、ＤＰＲ回路１１が、一つの割
り込みに基づいて例えば１．５キロバイトの情報をＰＣ
プロセッサ２に送信できるとき、ＤＰＲ回路１１は、そ
の上ＵＡＲＴ２０により可能であるのより同時に多くの
エラーレポートを送ることができる。
検出したならば、そのエラーは、送信され、ＵＡＲＴ２
０を経てＰＣプロセッサ２にかなりの量のオーバヘッド
情報を補足する。オーバヘッド情報によりエラーを補足
しなければならないというこの不利な要件は、しかし、
エラーが検出されたとき、ＤＰＲ回路１１を使用するこ
とにより、避けることができる。もしＲＡＭ３３は既に
通信プログラムをロードされたならば、アドレススペー
ス４０は、アドレス１０００００で始まるフィールド４
１−４７を含む。フィールド４１は、例えばルートＰＣ
→Ｂ１のエラーを目的とし、フィールド４２は、ルート
ＰＣ→Ｂ２のエラーを目的とし、フィールド４３は、ル
ートＰＣ→Ｄのエラーを目的とし、フィールド４４は、
ルートＢ１→ＰＣのエラーを目的とし、フィールド４５
は、ルートＢ２→ＰＣのエラーを目的とし、フィールド
４６は、ルートＤ→ＰＣのエラーを目的とし、そしてフ
ィールド４７は、例えばフィールド４１−４６に関する
信号フィールドとして目的とする。この記載では、ＰＣ
は、ＰＣプロセッサ２に関し、一方Ｂ１、Ｂ２及びＤ
は、それぞれＩＳＤＮネットワークの２個のデータチャ
ンネル及び信号チャンネルに関する。従って、付加され
ねばならない多くのオーバヘッド情報なしに、エラーが
属するカテゴリに応じて、フィールド４１−４７の一つ
を経て検出されたエラーをＰＣプロセッサ２に送信す
る。ＰＣプロセッサ２は、明らかに上記の分配を良く知
っていなければならない。ＵＡＲＴ２０が、一つの割り
込みに基づいてせいぜい１６バイトの情報をＰＣプロセ
ッサ２を送信できる一方、ＤＰＲ回路１１が、一つの割
り込みに基づいて例えば１．５キロバイトの情報をＰＣ
プロセッサ２に送信できるとき、ＤＰＲ回路１１は、そ
の上ＵＡＲＴ２０により可能であるのより同時に多くの
エラーレポートを送ることができる。
【００１３】ＩＳＤＮネットワークへの接続を設定する
こと及び切断すること並びにデータを送信することは、
原理的に、この目的に要求されるＵＡＲＴ２０なしに、
ＤＰＲ回路１１を経て同様に有効であろう。しかし、そ
の場合６８３０２プロセッサ２７によりモデム使用に伴
うコマンド例えばＨＡＹＥＳコマンドのインタプレテー
ションは、ＵＡＲＴ２０を使用することにより避けられ
る複雑なソフトウエアを要する。もしＲＡＭ３３が次の
（改良された）通信プロクラムをロードされるならば
（図２ａ）、他のアドレス−デコーディング回路３４
は、ＤＰＲ回路１１からスタート信号（ダウンロード信
号）を受信し、図２ａにより６８３０２プロセッサ２７
に属するそのアドレススペース４０の結果として、アド
レススペース４８、４９を含み、ＤＰＲ回路１１のそれ
ぞれ第一及び第二のセクションの利益のためにアドレス
００００００（スタートアドレス）で始まり、そしてＲ
ＡＭ３３の利益のためにアドレス１０００００（他のア
ドレス）で始める。ＰＣプロセッサ２例えばブートスト
ラッププログラムから生ずる補助プログラムは、ＤＰＲ
回路１１の第一のセクション（フィールド４８に相当）
に置かれ、それにより新しい通信プログラムが、ＤＰＲ
回路１１の第二のセクション（フィールド４９に相当）
を経てＲＡＭ３３に置かれる。次に、もし新しい通信プ
ログラムがロードされたならば、他のデコーディング回
路３４は、６８３０２プロセッサ２７のアドレススペー
スに位置する他のアドレスがスタートアドレスにより置
換されるやり方で、ＰＣプロセッサ２によりＤＰＲ回路
１１を経てドライブされる。換言すれば、他のアドレス
１０００００は、価００００００を与えられ、その結
果、アドレス００００００で始まる、６８３０２プロセ
ッサ２７のアドレススペースでＲＡＭ３３に関してアド
レススペースが存在し、そしてアドレス１０００００で
始まるＤＰＲ回路１１に関するアドレススペースが存在
する（図２ａ）。新しい通信プログラムをロードされ、
そしてその場合、スタートアドレスで始まる、６８３０
２プロセッサ２７に属するアドレススペースに位置する
ＲＡＭ３３の結果として、ＰＣカード２は、通信に好適
であり、６８３０２プロセッサ２７のアドレススペース
でアドレス１０００００で始まって位置するＤＰＲ回路
に位置するブートストラッププログラムは、オーバライ
ト可能になる。従って、高価なエミュレータ（ローディ
ングの目的のために一時的に６８３０２プロセッサの位
置を取る必要かある）が要求されることなく、又は労力
を要するＥＰＲＯＭが要求されることなく、ＲＡＭ３３
に他の主プログラムをロードすることが、ＤＰＲ回路１
１を使用することにより可能になる。ローディングのこ
のやり方により、投資及び減価償却の形及び工数の形の
コストが、特に新しい主プログラムのローディングが規
則的に要求されるテスト相中、節約される。その上、ロ
ーディングのこのやり方は、独立的であり、ＤＰＲ回路
１１及びＵＡＲＴ２０の両者のプロセッサ回路６におけ
る使用に影響することなく、そしてローディングのこの
やり方は、原理的にＲＡＭを有するプロセッサ及びＤＰ
Ｒ回路を設けられた全てのプロセッサ回路とともに使用
できる。
こと及び切断すること並びにデータを送信することは、
原理的に、この目的に要求されるＵＡＲＴ２０なしに、
ＤＰＲ回路１１を経て同様に有効であろう。しかし、そ
の場合６８３０２プロセッサ２７によりモデム使用に伴
うコマンド例えばＨＡＹＥＳコマンドのインタプレテー
ションは、ＵＡＲＴ２０を使用することにより避けられ
る複雑なソフトウエアを要する。もしＲＡＭ３３が次の
（改良された）通信プロクラムをロードされるならば
（図２ａ）、他のアドレス−デコーディング回路３４
は、ＤＰＲ回路１１からスタート信号（ダウンロード信
号）を受信し、図２ａにより６８３０２プロセッサ２７
に属するそのアドレススペース４０の結果として、アド
レススペース４８、４９を含み、ＤＰＲ回路１１のそれ
ぞれ第一及び第二のセクションの利益のためにアドレス
００００００（スタートアドレス）で始まり、そしてＲ
ＡＭ３３の利益のためにアドレス１０００００（他のア
ドレス）で始める。ＰＣプロセッサ２例えばブートスト
ラッププログラムから生ずる補助プログラムは、ＤＰＲ
回路１１の第一のセクション（フィールド４８に相当）
に置かれ、それにより新しい通信プログラムが、ＤＰＲ
回路１１の第二のセクション（フィールド４９に相当）
を経てＲＡＭ３３に置かれる。次に、もし新しい通信プ
ログラムがロードされたならば、他のデコーディング回
路３４は、６８３０２プロセッサ２７のアドレススペー
スに位置する他のアドレスがスタートアドレスにより置
換されるやり方で、ＰＣプロセッサ２によりＤＰＲ回路
１１を経てドライブされる。換言すれば、他のアドレス
１０００００は、価００００００を与えられ、その結
果、アドレス００００００で始まる、６８３０２プロセ
ッサ２７のアドレススペースでＲＡＭ３３に関してアド
レススペースが存在し、そしてアドレス１０００００で
始まるＤＰＲ回路１１に関するアドレススペースが存在
する（図２ａ）。新しい通信プログラムをロードされ、
そしてその場合、スタートアドレスで始まる、６８３０
２プロセッサ２７に属するアドレススペースに位置する
ＲＡＭ３３の結果として、ＰＣカード２は、通信に好適
であり、６８３０２プロセッサ２７のアドレススペース
でアドレス１０００００で始まって位置するＤＰＲ回路
に位置するブートストラッププログラムは、オーバライ
ト可能になる。従って、高価なエミュレータ（ローディ
ングの目的のために一時的に６８３０２プロセッサの位
置を取る必要かある）が要求されることなく、又は労力
を要するＥＰＲＯＭが要求されることなく、ＲＡＭ３３
に他の主プログラムをロードすることが、ＤＰＲ回路１
１を使用することにより可能になる。ローディングのこ
のやり方により、投資及び減価償却の形及び工数の形の
コストが、特に新しい主プログラムのローディングが規
則的に要求されるテスト相中、節約される。その上、ロ
ーディングのこのやり方は、独立的であり、ＤＰＲ回路
１１及びＵＡＲＴ２０の両者のプロセッサ回路６におけ
る使用に影響することなく、そしてローディングのこの
やり方は、原理的にＲＡＭを有するプロセッサ及びＤＰ
Ｒ回路を設けられた全てのプロセッサ回路とともに使用
できる。
【図１】本発明によるプロセッサ回路を含む本発明によ
るシステムを示す。
るシステムを示す。
【図２】本発明によるプロセッサ回路に使用される、第
一のプロセッサに属するアドレススペースの分配を示
す。
一のプロセッサに属するアドレススペースの分配を示
す。
１ システム ２ 第二のプロセッサ又はＰＣプロセッサ ３ アドレス出力 ４ データ入力／出力 ５ 割り込み入力 ６ ＰＣカード ７ パラレルアドレス入力 ８ パラレルデータ入力／出力 ９ 割り込み出力 １０ シリアル入力／出力 １１ ＤＰＲ回路 １２ 第二のパラレルアドレス入力 １３ 第二のパラレルデータ入力／出力 １４ 第一のパラレルアドレス入力 １５ 第一のパラレルデータ入力／出力 １６ アドレスーデコーディング回路 １７ パラレルアドレス入力 １８ 第二のコントロール出力 １９ 第一のコントロール出力 ２０ ＵＡＲＴ ２１ パラレルアドレス入力 ２２ パラレルデータ入力／出力 ２３ ２０の入力 ２４ ２０の出力 ２５ ２０の出力 ２６ ２０の入力／出力 ２７ ６８３０２プロセッサ ２８ ２７のパラレルデータ入力／出力 ２９ ２７のパラレルアドレス出力 ３０ 第二のシリアル入力／出力 ３１ 第一のシリアルプロセッサ入力／出力 ３２ 変換器回路 ３３ ＲＡＭ ３４ 他のデコーディング回路 ４０ アドレススペース ４１ フィールド ４２ フィールド ４３ フィールド ４４ フィールド ４５ フィールド ４６ フィールド ４７ フィールド ４８ アドレススペ−ス ４９ アドレススペース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピータース ロブ オランダ国 2042 シーエイ ザンドボー ルト シーブイディ リンデンラーン ２ エフ24
Claims (8)
- 【請求項１】第一のプロセッサを含み、しかも両者とも
第二のプロセッサへの連係のためのパラレルアドレス入
力及びパラレルデータ入力／出力を設けられさらにデジ
タルネットワークへの連係のためのシリアル入力／出力
を設けられ、前記の第一のプロセッサには、変換器回路
を経てプロセッサ回路のシリアル入力／出力に連係して
いる第一のシリアルプロセッサ入力／出力、並びにパラ
レル情報をシリアル情報に変換するためのさらにその逆
のための受信／送信回路を経てパラレルアドレス入力及
びパラレルデータ入力／出力に連係する第二のシリアル
プロセッサ入力／出力を設けられたプロセッサ回路にお
いて、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力／出力に連係し
た第一のパラレルデータ入力／出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力プロセッサ回路のパラレルデータ入力／出力に連
係した第二のパラレルデータ入力／出力を設けられたデ
ュアルメモリ手段を含むことを特徴とするプロセッサ回
路。 - 【請求項２】プロセッサ回路は、アドレス−デコーディ
ング回路を含み、そのパラレルアドレス入力は、プロセ
ッサ回路のパラレルアドレス入力に連係し、そしてその
第一のコントロール出力は、受信／送信回路に連係し、
そしてその第二のコントロール出力は、デュアルメモリ
手段に連係していることを特徴とする請求項１のプロセ
ッサ回路。 - 【請求項３】プロセッサ回路は、第二のプロセッサから
の補助プログラムを受信し、デュアルメモリ手段の第一
のセクションに補助プログラムを記憶し、しかもその第
一のセクションは、スタートアドレスで開始して第一の
プロセッサに属するアドレススペースに位置し、デュア
ルメモリ手段の第二のセクションを経て主プログラムを
受信し、第一のプロセッサに連係したメモリに主プログ
ラムを記憶し、そのメモリは、他のアドレスで始まる第
一のプロセッサに属するアドレススペースに位置し、そ
して次にスタートアドレスにより他のアドレスを置換す
るように適合されたことを特徴とする請求項１又は２の
プロセッサ回路。 - 【請求項４】プロセッサ回路は、他のアドレス−デコー
ディング回路を含み、それには、スタート信号を受信す
るためのコントロール入力を設けられ、その他のアドレ
ス−テコーディング回路のパラレルアドレス入力は、第
一のプロセッサのパラレルアドレス出力に連係し、そし
てその第一のコントロール出力は、メモリに連係し、さ
らにその第二のコントロール出力は、デュアルメモリ手
段に連係していることを特徴とする請求項３のプロセッ
サ回路。 - 【請求項５】第一のプロセッサを有するプロセッサ回路
及び第二のプロセッサを含み、そのプロセッサ回路に
は、その両者が第二のプロセッサに連係しているパラレ
ルアドレス入力及びパラレルデータ入力／出力が設けら
れ、さらにデジタルネットワークとの連係のためのシリ
アル入力／出力が設けられ、その第一のプロセッサに
は、変換器回路を経てプロセッサ回路のシリアル入力／
出力に連係する第一のシリアルプロセッサ入力／出力、
並びにパラレル情報をシリアル情報に変換し又はその逆
のための受信／送信回路を経て、パラレルアドレス入力
及びパラレルデータ入力／出力に連係する第二のシリア
ルプロセッサ入力／出力が設けられているシステムにお
いて、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力／出力に連係し
た第一のパラレルデータ入力／出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力、プロセッサ回路のパラレルデータ入力／出力に
連係した第二のパラレルデータ入力／出力を設けられた
デュアルメモリ手段であることを特徴とするシステム。 - 【請求項６】プロセッサ回路は、アドレス−デコーディ
ング回路を含み、そのパラレルアドレス入力は、プロセ
ッサ回路のパラレルアドレス入力に連係し、そしてその
第一のコントロール出力は、受信／送信回路に連係し、
そしてその第二のコントロール出力はデュアルメモリ手
段に連係していることを特徴とする請求項５のシステ
ム。 - 【請求項７】プロセッサ回路は、第二のプロセッサから
補助プログラムを受信し、デュアルメモリ手段の第一の
セクションに補助プログラムを記憶し、その第一のセク
ションは、スタートアドレスで始まる、第一のプロセッ
サに属するアドレススペースに位置し、デュアルメモリ
手段の第二のセクションを経て主プログラムを受信し、
第一のプロセッサに連係するメモリに主プログラムを記
憶し、そのメモリは、他のアドレスで始まる、第一のプ
ロセッサに属するアドレススペースに位置し、そして次
にスタートアドレスにより他のアドレスを置換するよう
に適合されることを特徴とする請求項５又は６のシステ
ム。 - 【請求項８】プロセッサ回路は、スタート信号を受信す
るためのコントロール入力を設けられた他のアドレス−
デコーディング回路を含み、他のアドレスーデコーディ
ング回路のパラレルアドレス入力は、第一のプロセッサ
のパラレルアドレス出力に連係し、そしてその第一のコ
ントロール出力は、メモリに連係し、さらにその第二の
コントロール出力は、デュアルメモリ手段に連係してい
ることを特徴とする請求項７のシステム。
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