JPH0773077A - 第一のプロセッサを含むプロセッサ回路並びにプロセッサ回路及び第二のプロセッサを含むシステム - Google Patents
第一のプロセッサを含むプロセッサ回路並びにプロセッサ回路及び第二のプロセッサを含むシステムInfo
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- JPH0773077A JPH0773077A JP6179813A JP17981394A JPH0773077A JP H0773077 A JPH0773077 A JP H0773077A JP 6179813 A JP6179813 A JP 6179813A JP 17981394 A JP17981394 A JP 17981394A JP H0773077 A JPH0773077 A JP H0773077A
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- 230000015654 memory Effects 0.000 claims abstract description 54
- 230000009977 dual effect Effects 0.000 claims abstract description 38
- 238000012360 testing method Methods 0.000 abstract description 4
- 238000003745 diagnosis Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 abstract description 2
- 238000004891 communication Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
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- Communication Control (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】ISDNと連係するためのパーソナルコンピュ
ータのようなシステム中の周知のプロセッサ回路例えば
PCカードは、プロセッサ回路の68302プロセッサ
とPCプロセッサとの間で、パラレル情報のシリアル情
報への変換又はその逆の変換のための受信/送信回路が
存在すると、モデム使用に適している。このプロセッサ
回路において、特にテスト相中にしばしば生ずるエラー
の診断を簡単に行わせる。 【構成】上記のプロセッサ回路において、68302プ
ロセッサとPCプロセッサとの間にデュアルメモリ手段
を存在させる。
ータのようなシステム中の周知のプロセッサ回路例えば
PCカードは、プロセッサ回路の68302プロセッサ
とPCプロセッサとの間で、パラレル情報のシリアル情
報への変換又はその逆の変換のための受信/送信回路が
存在すると、モデム使用に適している。このプロセッサ
回路において、特にテスト相中にしばしば生ずるエラー
の診断を簡単に行わせる。 【構成】上記のプロセッサ回路において、68302プ
ロセッサとPCプロセッサとの間にデュアルメモリ手段
を存在させる。
Description
【0001】
【産業上の利用分野】本発明は、第一のプロセッサを含
み、さらにその両者が第二のプロセッサへの連係のため
のパラレルアドレス入力及びパラレルデータ入力/出力
を設けられそしてデジタルネットワークへの連係のため
のシリアル入力/出力を設けられ、その第一のプロセッ
サには、変換器回路を経てプロセッサ回路のシリアル入
力/出力に連係している第一のシリアルプロセッサ入力
/出力、並びにパラレル情報をシリアル情報に変換する
ためのさらにその逆のための受信/送信回路を経てパラ
レルアドレス入力及びパラレルデータ入力/出力に連係
する第二のシリアルプロセッサ入力/出力を設けられた
プロセッサ回路に関する。
み、さらにその両者が第二のプロセッサへの連係のため
のパラレルアドレス入力及びパラレルデータ入力/出力
を設けられそしてデジタルネットワークへの連係のため
のシリアル入力/出力を設けられ、その第一のプロセッ
サには、変換器回路を経てプロセッサ回路のシリアル入
力/出力に連係している第一のシリアルプロセッサ入力
/出力、並びにパラレル情報をシリアル情報に変換する
ためのさらにその逆のための受信/送信回路を経てパラ
レルアドレス入力及びパラレルデータ入力/出力に連係
する第二のシリアルプロセッサ入力/出力を設けられた
プロセッサ回路に関する。
【0002】
【従来の技術】このタイプのプロセッサ回路は、一般に
周知である。それは、例えば、それを経てPCプロセッ
サ(第二のプロセッサ)がISDNネットワーク(デジ
タルネットワーク)に連係しているパーソナルコンピュ
ータカード即ちPCカードでありうる。PCカード(プ
ロセッサ回路)上では、例えば68302プロセッサ
(第一のプロセッサ)か位置し、その第一のシリアルプ
ロセッサ入力/出力は、ISDNネットワークに接続の
ためにPCカードのシリアル入力/出力にISDNチッ
プ(変換器回路)を経て連係し、さらにその第二のシリ
アルプロセッサ入力/出力は、UART(Univer
sal Asynchronous Receiver
Transmitter、シリアル情報へのパラレル
情報の変換又はその逆のための受信/送信回路)を経
て、PCカードのパラレルアドレス入力/出力及びパラ
レルデータ入力/出力へ連係される。これらの二つの入
力/出力は、PCプロセッサに連係できる。このPCカ
ードは、68302プロセッサが、UARTを経てPC
プロセッサから受信されるべきコマンド例えばHaye
sコマンドをインタプレットすることは非常に簡単なの
で、モデムの使用に極めて適している。この周知のプロ
セッサ回路は、特にテスト相中にしばしば生ずるであろ
うエラーの診断を行うことがこのタイプのプロセッサ回
路では比較的困難である欠点を有する。
周知である。それは、例えば、それを経てPCプロセッ
サ(第二のプロセッサ)がISDNネットワーク(デジ
タルネットワーク)に連係しているパーソナルコンピュ
ータカード即ちPCカードでありうる。PCカード(プ
ロセッサ回路)上では、例えば68302プロセッサ
(第一のプロセッサ)か位置し、その第一のシリアルプ
ロセッサ入力/出力は、ISDNネットワークに接続の
ためにPCカードのシリアル入力/出力にISDNチッ
プ(変換器回路)を経て連係し、さらにその第二のシリ
アルプロセッサ入力/出力は、UART(Univer
sal Asynchronous Receiver
Transmitter、シリアル情報へのパラレル
情報の変換又はその逆のための受信/送信回路)を経
て、PCカードのパラレルアドレス入力/出力及びパラ
レルデータ入力/出力へ連係される。これらの二つの入
力/出力は、PCプロセッサに連係できる。このPCカ
ードは、68302プロセッサが、UARTを経てPC
プロセッサから受信されるべきコマンド例えばHaye
sコマンドをインタプレットすることは非常に簡単なの
で、モデムの使用に極めて適している。この周知のプロ
セッサ回路は、特にテスト相中にしばしば生ずるであろ
うエラーの診断を行うことがこのタイプのプロセッサ回
路では比較的困難である欠点を有する。
【0003】
【発明の概要】本発明の目的の一つは、エラーの診断が
簡単である、前記のタイプのプロセッサ回路を提供する
ことである。この目的のために、本発明によるプロセッ
サ回路は、第一のプロセッサのパラレルアドレス出力に
連係した第一のパラレルアドレス入力、第一のプロセッ
サのパラレルデータ入力/出力に連係した第一のパラレ
ルデータ入力/出力、プロセッサ回路のパラレルアドレ
ス入力に連係した第二のパラレルアドレス入力、プロセ
ッサ回路のパラレルデータ入力/出力に連係した第二の
パラレルデータ入力/出力を設けられたデュアルメモリ
手段を含むことを特徴とする。受信/送信回路を経て、
ISDNネットワーク及び第二のプロセッサの間の接続
は、設定及び/又は切断され、そしてデータは、戻され
るか又は前に送られる。デュアルメモリ手段の使用は、
該接続の設定及び/又は切断をしてデュアルメモリ手段
を経て進めるために二者選択(行うべき或るチェックを
もたらす)を生ずる。データの前後への送信ですら、デ
ュアルメモリ手段を経て進むだろうが、しかしもしモデ
ムに使用されるならば、第二のプロセッサから発するコ
マンドの第一のプロセッサによるインタプリテーション
は、簡単なものでなくなる。エラーの診断を行うことは
簡単になる。それは、第一のプロセッサに存在ししかも
或るカテゴリに属するエラーは、エラーが属するカテゴ
リの関数である位置(アドレスフィールド)でデュアル
メモリ手段に記憶(sttre)されるからである。デ
ュアルメモリ手段のそれらに相当する種々の位置及びエ
ラーカテゴリを十分に知っている第二のプロセッサは、
従ってこのエラーに追加されるべき多量のオーバヘッド
情報なしに或るカテゴリに属するエラーを伝える。これ
は、全てのエラーについて第二のプロセッサにより再び
インタプリットされねばならないだろう多量のオーバヘ
ッド情報がエラーに事実追加されねばならないとき、送
信/受信回路を経て送信される場合と対照的である。そ
の上、デュアルメモリ手段は、例えば、一つの割り込み
に基づいて第二のプロセッサへ1.5キロバイトの情報
を送信でき、一方送信/受信回路は、一つの割り込みに
基づいて第二のプロセッサにせいぜい16バイトの情報
を送信することができるに過ぎない。
簡単である、前記のタイプのプロセッサ回路を提供する
ことである。この目的のために、本発明によるプロセッ
サ回路は、第一のプロセッサのパラレルアドレス出力に
連係した第一のパラレルアドレス入力、第一のプロセッ
サのパラレルデータ入力/出力に連係した第一のパラレ
ルデータ入力/出力、プロセッサ回路のパラレルアドレ
ス入力に連係した第二のパラレルアドレス入力、プロセ
ッサ回路のパラレルデータ入力/出力に連係した第二の
パラレルデータ入力/出力を設けられたデュアルメモリ
手段を含むことを特徴とする。受信/送信回路を経て、
ISDNネットワーク及び第二のプロセッサの間の接続
は、設定及び/又は切断され、そしてデータは、戻され
るか又は前に送られる。デュアルメモリ手段の使用は、
該接続の設定及び/又は切断をしてデュアルメモリ手段
を経て進めるために二者選択(行うべき或るチェックを
もたらす)を生ずる。データの前後への送信ですら、デ
ュアルメモリ手段を経て進むだろうが、しかしもしモデ
ムに使用されるならば、第二のプロセッサから発するコ
マンドの第一のプロセッサによるインタプリテーション
は、簡単なものでなくなる。エラーの診断を行うことは
簡単になる。それは、第一のプロセッサに存在ししかも
或るカテゴリに属するエラーは、エラーが属するカテゴ
リの関数である位置(アドレスフィールド)でデュアル
メモリ手段に記憶(sttre)されるからである。デ
ュアルメモリ手段のそれらに相当する種々の位置及びエ
ラーカテゴリを十分に知っている第二のプロセッサは、
従ってこのエラーに追加されるべき多量のオーバヘッド
情報なしに或るカテゴリに属するエラーを伝える。これ
は、全てのエラーについて第二のプロセッサにより再び
インタプリットされねばならないだろう多量のオーバヘ
ッド情報がエラーに事実追加されねばならないとき、送
信/受信回路を経て送信される場合と対照的である。そ
の上、デュアルメモリ手段は、例えば、一つの割り込み
に基づいて第二のプロセッサへ1.5キロバイトの情報
を送信でき、一方送信/受信回路は、一つの割り込みに
基づいて第二のプロセッサにせいぜい16バイトの情報
を送信することができるに過ぎない。
【0004】本発明は、唯一の受信/送信回路を有する
プロセッサ回路が、モデムに極めて適しておりそしてそ
の場合に要求される多量のオーバヘッド情報によりエラ
ーの診断に適しておらず、一方これらのメモリ手段にお
いて異なる位置に異なる有意(significati
on)を代入することにより、この多量のオーバヘッド
情報をかなり減少することがデュアルメモリ手段によっ
て可能であるという考えに特に基づく。本発明によるプ
ロセッサ回路の第一の態様は、プロセッサ回路がアドレ
スーデコーディング回路を含み、そのパラレルアドレス
入力がプロセッサ回路のパラレルアドレス入力に連係
し、さらにその第一のコントロール出力が受信/送信回
路に連係し、そしてその第二のコントロール出力がデュ
アルメモリ手段に連係することを特徴とする。第二のプ
ロセッサから生ずる単一のアドレス又はアドレスフィー
ルドによって、第二のプロセッサから生ずるデータ情報
が、送信/受信回路を目的としているか又はデュアルメ
モリ手段を目的としているかを決めることが、アドレス
ーデコーティング回路を使用することにより可能であ
る。本発明によるプロセッサ回路の第二の態様は、プロ
セッサ回路は、第二のプロセッサからの補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、しかもその第一のセクション
は、スタートアドレスで開始して第一のプロセッサに属
するアドレススペースに位置し、デュアルメモリ手段の
第二のセクションを経て主プログラムを受信し、第一の
プロセッサに連係したメモリに主プログラムを記憶し、
そのメモリは、他のアドレスで始まる第一のプロセッサ
に属するアドレススペースに位置し、そして次にスター
トアドレスにより他のアドレスを置換するように適合さ
れたことを特徴とする。
プロセッサ回路が、モデムに極めて適しておりそしてそ
の場合に要求される多量のオーバヘッド情報によりエラ
ーの診断に適しておらず、一方これらのメモリ手段にお
いて異なる位置に異なる有意(significati
on)を代入することにより、この多量のオーバヘッド
情報をかなり減少することがデュアルメモリ手段によっ
て可能であるという考えに特に基づく。本発明によるプ
ロセッサ回路の第一の態様は、プロセッサ回路がアドレ
スーデコーディング回路を含み、そのパラレルアドレス
入力がプロセッサ回路のパラレルアドレス入力に連係
し、さらにその第一のコントロール出力が受信/送信回
路に連係し、そしてその第二のコントロール出力がデュ
アルメモリ手段に連係することを特徴とする。第二のプ
ロセッサから生ずる単一のアドレス又はアドレスフィー
ルドによって、第二のプロセッサから生ずるデータ情報
が、送信/受信回路を目的としているか又はデュアルメ
モリ手段を目的としているかを決めることが、アドレス
ーデコーティング回路を使用することにより可能であ
る。本発明によるプロセッサ回路の第二の態様は、プロ
セッサ回路は、第二のプロセッサからの補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、しかもその第一のセクション
は、スタートアドレスで開始して第一のプロセッサに属
するアドレススペースに位置し、デュアルメモリ手段の
第二のセクションを経て主プログラムを受信し、第一の
プロセッサに連係したメモリに主プログラムを記憶し、
そのメモリは、他のアドレスで始まる第一のプロセッサ
に属するアドレススペースに位置し、そして次にスター
トアドレスにより他のアドレスを置換するように適合さ
れたことを特徴とする。
【0005】第一のプロセッサのアドレススペースに位
置するスタートアドレス000000(16進法)で始
まる、デュアルメモリ手段の第一のセクションに補助プ
ログラム例えばブートストラッププログラムを記憶する
ことにより、そしてデュアルメモリ手段の第二のセクシ
ョンを経て、第二のプロセッサから生ずる主プログラム
例えば通信プログラムを受信することにより、前記の主
プログラムは、第一のプロセッサのアドレススペースに
位置する他のアドレス100000(16進法)で始ま
る、第一のプロセッサに連係するメモリ例えばRAMに
記憶できる。もし他のアドレスが次にスタートアドレス
により置換されるならば、第一のプロセッサに連係しさ
らに主プログラムをロードされたメモリは、スタートア
ドレスで始まる位置し、そして主プログラムを経る全て
の通信は、補助プログラムを開始し、それは、最早自由
にオーバライトされることを要求しない。従って、新し
い主プログラムは、プロセッサで要求される高価なエミ
ュレータなしに、又はそれぞれの新しい主プログラムに
要求される非常に労力を要するEPROMなしに第一の
プロセッサのRAMに置かれる。この態様は、減価償却
及び投資の形並びに特にテスト相中の工数の形のコスト
を軽減する。本発明によるプロセッサ回路の第三の態様
は、プロセッサ回路は、他のアドレス−デコーディング
回路を含み、それには、スタート信号を受信するための
コントロール入力を設けられ、その他のアドレス−デコ
ーティング回路のパラレルアドレス入力は、第一のプロ
セッサのパラレルアドレス出力に連係し、そしてその第
一のコントロール出力は、メモリに連係し、さらにその
第二のコントロール出力は、デュアルメモリ手段に連係
していることを特徴とする。この他のアドレス−デコー
ディング回路により、スタートアドレスによる他のアド
レスの上記の置換が実行される。コントロール入力を経
て、例えばデュアルメモリ手段から生ずるスタート信号
(いわゆるダウンロード信号)が受信され、一方第一の
コントロール出力は、メモリのチップ選択入力をドライ
ブし、そして第二のコントロール出力は、デュアルメモ
リ手段のチップ選択入力をドライブする。デュアルメモ
リ手段を設けられたプロセッサ回路がそれ自体周知であ
ることを注意すべきである。しかし、これらは、これら
のプロセッサ回路に存在する受信/送信回路を使用する
ことにより、モデム使用に適したデジタルネットワーク
への連係のためのプロセッサ回路ではない。本発明によ
るプロセッサ回路の第二の態様が、デュアルメモリ手段
のみが存在しそしてそのため受信/送信回路が存在しな
いプロセッサ回路にも原則として使用できることも注意
すべきである。
置するスタートアドレス000000(16進法)で始
まる、デュアルメモリ手段の第一のセクションに補助プ
ログラム例えばブートストラッププログラムを記憶する
ことにより、そしてデュアルメモリ手段の第二のセクシ
ョンを経て、第二のプロセッサから生ずる主プログラム
例えば通信プログラムを受信することにより、前記の主
プログラムは、第一のプロセッサのアドレススペースに
位置する他のアドレス100000(16進法)で始ま
る、第一のプロセッサに連係するメモリ例えばRAMに
記憶できる。もし他のアドレスが次にスタートアドレス
により置換されるならば、第一のプロセッサに連係しさ
らに主プログラムをロードされたメモリは、スタートア
ドレスで始まる位置し、そして主プログラムを経る全て
の通信は、補助プログラムを開始し、それは、最早自由
にオーバライトされることを要求しない。従って、新し
い主プログラムは、プロセッサで要求される高価なエミ
ュレータなしに、又はそれぞれの新しい主プログラムに
要求される非常に労力を要するEPROMなしに第一の
プロセッサのRAMに置かれる。この態様は、減価償却
及び投資の形並びに特にテスト相中の工数の形のコスト
を軽減する。本発明によるプロセッサ回路の第三の態様
は、プロセッサ回路は、他のアドレス−デコーディング
回路を含み、それには、スタート信号を受信するための
コントロール入力を設けられ、その他のアドレス−デコ
ーティング回路のパラレルアドレス入力は、第一のプロ
セッサのパラレルアドレス出力に連係し、そしてその第
一のコントロール出力は、メモリに連係し、さらにその
第二のコントロール出力は、デュアルメモリ手段に連係
していることを特徴とする。この他のアドレス−デコー
ディング回路により、スタートアドレスによる他のアド
レスの上記の置換が実行される。コントロール入力を経
て、例えばデュアルメモリ手段から生ずるスタート信号
(いわゆるダウンロード信号)が受信され、一方第一の
コントロール出力は、メモリのチップ選択入力をドライ
ブし、そして第二のコントロール出力は、デュアルメモ
リ手段のチップ選択入力をドライブする。デュアルメモ
リ手段を設けられたプロセッサ回路がそれ自体周知であ
ることを注意すべきである。しかし、これらは、これら
のプロセッサ回路に存在する受信/送信回路を使用する
ことにより、モデム使用に適したデジタルネットワーク
への連係のためのプロセッサ回路ではない。本発明によ
るプロセッサ回路の第二の態様が、デュアルメモリ手段
のみが存在しそしてそのため受信/送信回路が存在しな
いプロセッサ回路にも原則として使用できることも注意
すべきである。
【0006】本発明は、さらに第一のプロセッサを有す
るプロセッサ回路及び第二のプロセッサを含み、そのプ
ロセッサ回路には、その両者が第二のプロセッサに連係
しているパラレルアドレス入力及びパラレルデータ入力
/出力が設けられ、さらにデジタルネットワークとの連
係のためのシリアル入力/出力が設けられ、その第一の
プロセッサには、変換器回路を経てプロセッサ回路のシ
リアル入力/出力に連係する第一のシリアルプロセッサ
入力/出力、並びにパラレル情報をシリアル情報に変換
し又はその逆のための受信/送信回路を経て、パラレル
アドレス入力及びパラレルデータ入力/出力に連係する
第二のシリアルプロセッサ入力/出力が設けられている
システムに関する。エラー診断が行うのに簡単である上
記のタイプのシステムを提供するのが、特に本発明の他
の目的である。この目的のために、本発明によるシステ
ムは、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力/出力に連係し
た第一のパラレルデータ入力/出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力、プロセッサ回路のパラレルデータ入力/出力に
連係した第二のパラレルデータ入力/出力を設けられた
デュアルメモリ手段を含むことを特徴とする。本発明に
よるシステムの第一の態様は、プロセッサ回路は、アド
レス−デコーディング回路を含み、そのパラレルアドレ
ス入力は、プロセッサ回路のパラレルアドレス入力に連
係し、そしてその第一のコントロール出力は、受信/送
信回路に連係し、そしてその第二のコントロール出力は
デュアルメモリ手段に連係していることを特徴とする。
るプロセッサ回路及び第二のプロセッサを含み、そのプ
ロセッサ回路には、その両者が第二のプロセッサに連係
しているパラレルアドレス入力及びパラレルデータ入力
/出力が設けられ、さらにデジタルネットワークとの連
係のためのシリアル入力/出力が設けられ、その第一の
プロセッサには、変換器回路を経てプロセッサ回路のシ
リアル入力/出力に連係する第一のシリアルプロセッサ
入力/出力、並びにパラレル情報をシリアル情報に変換
し又はその逆のための受信/送信回路を経て、パラレル
アドレス入力及びパラレルデータ入力/出力に連係する
第二のシリアルプロセッサ入力/出力が設けられている
システムに関する。エラー診断が行うのに簡単である上
記のタイプのシステムを提供するのが、特に本発明の他
の目的である。この目的のために、本発明によるシステ
ムは、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力/出力に連係し
た第一のパラレルデータ入力/出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力、プロセッサ回路のパラレルデータ入力/出力に
連係した第二のパラレルデータ入力/出力を設けられた
デュアルメモリ手段を含むことを特徴とする。本発明に
よるシステムの第一の態様は、プロセッサ回路は、アド
レス−デコーディング回路を含み、そのパラレルアドレ
ス入力は、プロセッサ回路のパラレルアドレス入力に連
係し、そしてその第一のコントロール出力は、受信/送
信回路に連係し、そしてその第二のコントロール出力は
デュアルメモリ手段に連係していることを特徴とする。
【0007】本発明によるシステムの第二の態様は、プ
ロセッサ回路は、第二のプロセッサから補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、その第一のセクションは、スタ
ートアドレスで始まる、第一のプロセッサに属するアド
レススペースに位置し、デュアルメモリ手段の第二のセ
クションを経て主プログラムを受信し、第一のプロセッ
サに連係するメモリに主プログラムを記憶し、そのメモ
リは、他のアドレスで始まる、第一のプロセッサに属す
るアドレススペースに位置し、そして次にスタートアド
レスにより他のアドレスを置換するように適合されるこ
とを特徴とする。本発明によるシステムの第三の態様
は、プロセッサ回路は、スタート信号を受信するための
コントロール入力を設けられた他のアドレス−デコーデ
ィング回路を含み、他のアドレス−デコーディング回路
のパラレルアドレス入力は、第一のプロセッサのパラレ
ルアドレス出力に連係し、そしてその第一のコントロー
ル出力は、メモリに連係し、さらにその第二のコントロ
ール出力は、デュアルメモリ手段に連係していることを
特徴とする。
ロセッサ回路は、第二のプロセッサから補助プログラム
を受信し、デュアルメモリ手段の第一のセクションに補
助プログラムを記憶し、その第一のセクションは、スタ
ートアドレスで始まる、第一のプロセッサに属するアド
レススペースに位置し、デュアルメモリ手段の第二のセ
クションを経て主プログラムを受信し、第一のプロセッ
サに連係するメモリに主プログラムを記憶し、そのメモ
リは、他のアドレスで始まる、第一のプロセッサに属す
るアドレススペースに位置し、そして次にスタートアド
レスにより他のアドレスを置換するように適合されるこ
とを特徴とする。本発明によるシステムの第三の態様
は、プロセッサ回路は、スタート信号を受信するための
コントロール入力を設けられた他のアドレス−デコーデ
ィング回路を含み、他のアドレス−デコーディング回路
のパラレルアドレス入力は、第一のプロセッサのパラレ
ルアドレス出力に連係し、そしてその第一のコントロー
ル出力は、メモリに連係し、さらにその第二のコントロ
ール出力は、デュアルメモリ手段に連係していることを
特徴とする。
【0008】参考文献 「PConnect−interface betwe
en PC and ISDN」J.Hoefling
er、W.H.Leinweber、Philips
Telecommunication Review、
50巻、1号。オランダ特許出願9301129号(優
先権書類)。これらの参考文献は、本出願に組み込まれ
るものである。
en PC and ISDN」J.Hoefling
er、W.H.Leinweber、Philips
Telecommunication Review、
50巻、1号。オランダ特許出願9301129号(優
先権書類)。これらの参考文献は、本出願に組み込まれ
るものである。
【0009】本発明は、図に示された特定の態様に関し
てさらに詳細に説明されるだろう。図1は、本発明によ
るプロセッサ回路を含む本発明によるシステムを示す。
図2は、本発明によるプロセッサ回路に使用される、第
一のプロセッサに属するアドレススペースの分配を示
す。
てさらに詳細に説明されるだろう。図1は、本発明によ
るプロセッサ回路を含む本発明によるシステムを示す。
図2は、本発明によるプロセッサ回路に使用される、第
一のプロセッサに属するアドレススペースの分配を示
す。
【0010】図1に示されるシステム1は、アドレス出
力3、データ入力/出力4及び割り込み入力5を備えた
第二のプロセッサ又はPCプロセッサ2を含む。システ
ム1は、さらにプロセッサ回路又はPCカード6を含
み、そのシリアル入力/出力10(CCITT’88
I.430によるバランスした二つの進線及び帰線を含
むいわゆるSバスインタフェース)は、デジタルネット
ワーク例えばISDNネットワークに連係する。プロセ
ッサ回路6は、さらにパラレルアドレス入力7、パラレ
ルデータ入力/出力8及び割り込み出力9を備える。プ
ロセッサ回路6は、デュアルメモリ手段又はDPR回路
11(DPR又はDual PortedRAM例えば
IDT71321及びそれに連係した論理を含む)、ア
ドレス−デコーディング回路16、受信/送信回路又は
UART(Universal Asynchrono
us Receiver Transmitter例え
ばNS 16C450N)20、第一のプロセッサ又は
68302プロセッサ27、変換器回路32(例えばI
SAC−S:PEB2085P、ARCOFI:PSB
2160P、ICC:PEB2070P、全てSiem
ensから入手可能)、メモリ又はRAM33並びに他
のアドレス−デコーディング回路34(論理は一般にX
ILINX:XC3042により実施される)を含む。
DPR回路11では、第一のパラレルアドレス入力14
は、68302プロセッサ27のパラレルアドレス出力
29に連係し、そして第一のパラレルデータ入力/出力
15は、68302プロセッサ27のパラレルデータ入
力/出力28に連係する。DPR回路11の第二のパラ
レルアドレス入力12は、パラレルアドレス入力7に連
係し、DPR回路11の第二のパラレルデータ入力/出
力13は、パラレルデータ入力/出力8に連係し、そし
てDPR回路11の割り込み出力は、割り込み出力9に
連係する。UART20では、パラレルアドレス入力2
1は、パラレルアドレス入力7に連係し、パラレルデー
タ入力/出力22は、パラレルデータ入力/出力8に連
係し、そして割り込み出力は、割り込み出力9に連係す
る。アドレス−デコーディング回路16では、パラレル
アドレス入力17は、パラレルアドレス入力7に連係
し、第一のコントロール出力19は、UART20のチ
ップ選択入力に連係し、そして第二のコントロール出力
18は、DPR回路11の第一のチップ選択入力に連係
する。68302プロセッサ27は、第一のシリアルプ
ロセッサ入力/出力31を備え、それは、変換器回路3
2を経て、シリアル入力/出力10に連係する。この場
合、4個の接続、即ち68302プロセッサから変換器
回路32への1個の接続(送信)並びに変換器回路32
から68302プロセッサ27への3個の接続(受信、
データクロック及びフレームクロック)が存在する。そ
の上、68302プロセッサ27は、UART20に連
係している第二のシリアル入力/出力30を備える。こ
の場合、68302プロセッサ27からUART20の
入力23への1個の接続(受信)、UART20の出力
24及び25から68302プロセッサ27への2個の
接続(送信及びクロック)、並びに多数の接続か存在
し、その多数の接続の4個は、例えば68302プロセ
ッサ27からUART20の入力/出力26に進み、そ
して例えば68302プロセッサ27からの2個はUA
RT20の入力/出力26に進む(チェック)。RAM
33は、当業者に周知のやり方で、68302プロセッ
サ27に連係する(単向アドレスバス及び双方向データ
バスを経て)。他のデコーディング回路34は、683
02プロセッサ27のアドレス出力に連係したアドレス
入力、並びにスタート信号(ダウンロード信号)を受信
するためのDPR回路11に連係しているコントロール
入力を備える。他のデコーディング回路34の第一のコ
ントロール出力は、RAM33のチップ選択入力に連係
し、そして他のデコーディング回路34の第二のコント
ロール出力は、DPR回路11の第二のチップ選択入力
に連係する。
力3、データ入力/出力4及び割り込み入力5を備えた
第二のプロセッサ又はPCプロセッサ2を含む。システ
ム1は、さらにプロセッサ回路又はPCカード6を含
み、そのシリアル入力/出力10(CCITT’88
I.430によるバランスした二つの進線及び帰線を含
むいわゆるSバスインタフェース)は、デジタルネット
ワーク例えばISDNネットワークに連係する。プロセ
ッサ回路6は、さらにパラレルアドレス入力7、パラレ
ルデータ入力/出力8及び割り込み出力9を備える。プ
ロセッサ回路6は、デュアルメモリ手段又はDPR回路
11(DPR又はDual PortedRAM例えば
IDT71321及びそれに連係した論理を含む)、ア
ドレス−デコーディング回路16、受信/送信回路又は
UART(Universal Asynchrono
us Receiver Transmitter例え
ばNS 16C450N)20、第一のプロセッサ又は
68302プロセッサ27、変換器回路32(例えばI
SAC−S:PEB2085P、ARCOFI:PSB
2160P、ICC:PEB2070P、全てSiem
ensから入手可能)、メモリ又はRAM33並びに他
のアドレス−デコーディング回路34(論理は一般にX
ILINX:XC3042により実施される)を含む。
DPR回路11では、第一のパラレルアドレス入力14
は、68302プロセッサ27のパラレルアドレス出力
29に連係し、そして第一のパラレルデータ入力/出力
15は、68302プロセッサ27のパラレルデータ入
力/出力28に連係する。DPR回路11の第二のパラ
レルアドレス入力12は、パラレルアドレス入力7に連
係し、DPR回路11の第二のパラレルデータ入力/出
力13は、パラレルデータ入力/出力8に連係し、そし
てDPR回路11の割り込み出力は、割り込み出力9に
連係する。UART20では、パラレルアドレス入力2
1は、パラレルアドレス入力7に連係し、パラレルデー
タ入力/出力22は、パラレルデータ入力/出力8に連
係し、そして割り込み出力は、割り込み出力9に連係す
る。アドレス−デコーディング回路16では、パラレル
アドレス入力17は、パラレルアドレス入力7に連係
し、第一のコントロール出力19は、UART20のチ
ップ選択入力に連係し、そして第二のコントロール出力
18は、DPR回路11の第一のチップ選択入力に連係
する。68302プロセッサ27は、第一のシリアルプ
ロセッサ入力/出力31を備え、それは、変換器回路3
2を経て、シリアル入力/出力10に連係する。この場
合、4個の接続、即ち68302プロセッサから変換器
回路32への1個の接続(送信)並びに変換器回路32
から68302プロセッサ27への3個の接続(受信、
データクロック及びフレームクロック)が存在する。そ
の上、68302プロセッサ27は、UART20に連
係している第二のシリアル入力/出力30を備える。こ
の場合、68302プロセッサ27からUART20の
入力23への1個の接続(受信)、UART20の出力
24及び25から68302プロセッサ27への2個の
接続(送信及びクロック)、並びに多数の接続か存在
し、その多数の接続の4個は、例えば68302プロセ
ッサ27からUART20の入力/出力26に進み、そ
して例えば68302プロセッサ27からの2個はUA
RT20の入力/出力26に進む(チェック)。RAM
33は、当業者に周知のやり方で、68302プロセッ
サ27に連係する(単向アドレスバス及び双方向データ
バスを経て)。他のデコーディング回路34は、683
02プロセッサ27のアドレス出力に連係したアドレス
入力、並びにスタート信号(ダウンロード信号)を受信
するためのDPR回路11に連係しているコントロール
入力を備える。他のデコーディング回路34の第一のコ
ントロール出力は、RAM33のチップ選択入力に連係
し、そして他のデコーディング回路34の第二のコント
ロール出力は、DPR回路11の第二のチップ選択入力
に連係する。
【0011】68302プロセッサ27に属するアドレ
ススペース40の図2に示される分配は、図2aによ
り、DPR回路11のそれぞれ第一及び第二のセクショ
ンの利益のためにアドレス000000(スタートアド
レス、16進法)で始まるアドレススペース48、4
9、さらにRAM33の利益のためにアドレス1000
00(他のアドレス、16進法)で始まるアドレスを含
み、そして図2bにより、RAM33の利益のためにア
トレス000000で始まるアドレススペース、DPR
回路11の利益のためのアドレス100000で始まる
アドレススペースを含み、そのセクションは、フィール
ド41−47に分配される。図に示された特定の態様の
操作のモードは、もしRAM33が既に主プログラム
(通信プログラム)をロードされているならば(図2
b)、以下の通りである。もしISDNネットワークヘ
の接続が設定される必要があるならば、PCプロセッサ
2は、アドレス入力/出力3及びデータ入力/出力4を
経てアドレス及びデータ情報を送信する。アドレス情報
はアドレス−デコーディング回路16に達し、それに応
じそしてそれぞれコントロール入力18及び19を経
て、DPR回路を選択せず、そしてUART20を選択
しない。UART20は、パラレルデータ情報をシリア
ル情報に変換し、それはシリアル入力/出力30に供給
される。68302プロセッサ27は、RAM33に記
憶された通信プログラムに基づいてこの情報を処理し、
処理された情報は、次にシリアル入力/出力31を経て
変換器回路32に送信され、それはこの処理された情報
をISDN信号に変換する。PCプロセッサ2とISD
Nネットワークとの間の接続は、従って設定され、同じ
やり方でデータは、PCプロセッサ2からISDNネッ
トワークに送信される(UART20を経て)か又はそ
の逆であり、そして接続は再び切れる。この場合、通信
は、ISDN電話とISDNネットワークとの間で明ら
かに又可能であり、ISDN電話は、図示されていない
コネクタを経てプロセッサ回路6に接続される。このコ
ネクタは、当業者に周知のやり方で変換器回路32に接
続される。
ススペース40の図2に示される分配は、図2aによ
り、DPR回路11のそれぞれ第一及び第二のセクショ
ンの利益のためにアドレス000000(スタートアド
レス、16進法)で始まるアドレススペース48、4
9、さらにRAM33の利益のためにアドレス1000
00(他のアドレス、16進法)で始まるアドレスを含
み、そして図2bにより、RAM33の利益のためにア
トレス000000で始まるアドレススペース、DPR
回路11の利益のためのアドレス100000で始まる
アドレススペースを含み、そのセクションは、フィール
ド41−47に分配される。図に示された特定の態様の
操作のモードは、もしRAM33が既に主プログラム
(通信プログラム)をロードされているならば(図2
b)、以下の通りである。もしISDNネットワークヘ
の接続が設定される必要があるならば、PCプロセッサ
2は、アドレス入力/出力3及びデータ入力/出力4を
経てアドレス及びデータ情報を送信する。アドレス情報
はアドレス−デコーディング回路16に達し、それに応
じそしてそれぞれコントロール入力18及び19を経
て、DPR回路を選択せず、そしてUART20を選択
しない。UART20は、パラレルデータ情報をシリア
ル情報に変換し、それはシリアル入力/出力30に供給
される。68302プロセッサ27は、RAM33に記
憶された通信プログラムに基づいてこの情報を処理し、
処理された情報は、次にシリアル入力/出力31を経て
変換器回路32に送信され、それはこの処理された情報
をISDN信号に変換する。PCプロセッサ2とISD
Nネットワークとの間の接続は、従って設定され、同じ
やり方でデータは、PCプロセッサ2からISDNネッ
トワークに送信される(UART20を経て)か又はそ
の逆であり、そして接続は再び切れる。この場合、通信
は、ISDN電話とISDNネットワークとの間で明ら
かに又可能であり、ISDN電話は、図示されていない
コネクタを経てプロセッサ回路6に接続される。このコ
ネクタは、当業者に周知のやり方で変換器回路32に接
続される。
【0012】もし68302プロセッサ27がエラーを
検出したならば、そのエラーは、送信され、UART2
0を経てPCプロセッサ2にかなりの量のオーバヘッド
情報を補足する。オーバヘッド情報によりエラーを補足
しなければならないというこの不利な要件は、しかし、
エラーが検出されたとき、DPR回路11を使用するこ
とにより、避けることができる。もしRAM33は既に
通信プログラムをロードされたならば、アドレススペー
ス40は、アドレス100000で始まるフィールド4
1−47を含む。フィールド41は、例えばルートPC
→B1のエラーを目的とし、フィールド42は、ルート
PC→B2のエラーを目的とし、フィールド43は、ル
ートPC→Dのエラーを目的とし、フィールド44は、
ルートB1→PCのエラーを目的とし、フィールド45
は、ルートB2→PCのエラーを目的とし、フィールド
46は、ルートD→PCのエラーを目的とし、そしてフ
ィールド47は、例えばフィールド41−46に関する
信号フィールドとして目的とする。この記載では、PC
は、PCプロセッサ2に関し、一方B1、B2及びD
は、それぞれISDNネットワークの2個のデータチャ
ンネル及び信号チャンネルに関する。従って、付加され
ねばならない多くのオーバヘッド情報なしに、エラーが
属するカテゴリに応じて、フィールド41−47の一つ
を経て検出されたエラーをPCプロセッサ2に送信す
る。PCプロセッサ2は、明らかに上記の分配を良く知
っていなければならない。UART20が、一つの割り
込みに基づいてせいぜい16バイトの情報をPCプロセ
ッサ2を送信できる一方、DPR回路11が、一つの割
り込みに基づいて例えば1.5キロバイトの情報をPC
プロセッサ2に送信できるとき、DPR回路11は、そ
の上UART20により可能であるのより同時に多くの
エラーレポートを送ることができる。
検出したならば、そのエラーは、送信され、UART2
0を経てPCプロセッサ2にかなりの量のオーバヘッド
情報を補足する。オーバヘッド情報によりエラーを補足
しなければならないというこの不利な要件は、しかし、
エラーが検出されたとき、DPR回路11を使用するこ
とにより、避けることができる。もしRAM33は既に
通信プログラムをロードされたならば、アドレススペー
ス40は、アドレス100000で始まるフィールド4
1−47を含む。フィールド41は、例えばルートPC
→B1のエラーを目的とし、フィールド42は、ルート
PC→B2のエラーを目的とし、フィールド43は、ル
ートPC→Dのエラーを目的とし、フィールド44は、
ルートB1→PCのエラーを目的とし、フィールド45
は、ルートB2→PCのエラーを目的とし、フィールド
46は、ルートD→PCのエラーを目的とし、そしてフ
ィールド47は、例えばフィールド41−46に関する
信号フィールドとして目的とする。この記載では、PC
は、PCプロセッサ2に関し、一方B1、B2及びD
は、それぞれISDNネットワークの2個のデータチャ
ンネル及び信号チャンネルに関する。従って、付加され
ねばならない多くのオーバヘッド情報なしに、エラーが
属するカテゴリに応じて、フィールド41−47の一つ
を経て検出されたエラーをPCプロセッサ2に送信す
る。PCプロセッサ2は、明らかに上記の分配を良く知
っていなければならない。UART20が、一つの割り
込みに基づいてせいぜい16バイトの情報をPCプロセ
ッサ2を送信できる一方、DPR回路11が、一つの割
り込みに基づいて例えば1.5キロバイトの情報をPC
プロセッサ2に送信できるとき、DPR回路11は、そ
の上UART20により可能であるのより同時に多くの
エラーレポートを送ることができる。
【0013】ISDNネットワークへの接続を設定する
こと及び切断すること並びにデータを送信することは、
原理的に、この目的に要求されるUART20なしに、
DPR回路11を経て同様に有効であろう。しかし、そ
の場合68302プロセッサ27によりモデム使用に伴
うコマンド例えばHAYESコマンドのインタプレテー
ションは、UART20を使用することにより避けられ
る複雑なソフトウエアを要する。もしRAM33が次の
(改良された)通信プロクラムをロードされるならば
(図2a)、他のアドレス−デコーディング回路34
は、DPR回路11からスタート信号(ダウンロード信
号)を受信し、図2aにより68302プロセッサ27
に属するそのアドレススペース40の結果として、アド
レススペース48、49を含み、DPR回路11のそれ
ぞれ第一及び第二のセクションの利益のためにアドレス
000000(スタートアドレス)で始まり、そしてR
AM33の利益のためにアドレス100000(他のア
ドレス)で始める。PCプロセッサ2例えばブートスト
ラッププログラムから生ずる補助プログラムは、DPR
回路11の第一のセクション(フィールド48に相当)
に置かれ、それにより新しい通信プログラムが、DPR
回路11の第二のセクション(フィールド49に相当)
を経てRAM33に置かれる。次に、もし新しい通信プ
ログラムがロードされたならば、他のデコーディング回
路34は、68302プロセッサ27のアドレススペー
スに位置する他のアドレスがスタートアドレスにより置
換されるやり方で、PCプロセッサ2によりDPR回路
11を経てドライブされる。換言すれば、他のアドレス
100000は、価000000を与えられ、その結
果、アドレス000000で始まる、68302プロセ
ッサ27のアドレススペースでRAM33に関してアド
レススペースが存在し、そしてアドレス100000で
始まるDPR回路11に関するアドレススペースが存在
する(図2a)。新しい通信プログラムをロードされ、
そしてその場合、スタートアドレスで始まる、6830
2プロセッサ27に属するアドレススペースに位置する
RAM33の結果として、PCカード2は、通信に好適
であり、68302プロセッサ27のアドレススペース
でアドレス100000で始まって位置するDPR回路
に位置するブートストラッププログラムは、オーバライ
ト可能になる。従って、高価なエミュレータ(ローディ
ングの目的のために一時的に68302プロセッサの位
置を取る必要かある)が要求されることなく、又は労力
を要するEPROMが要求されることなく、RAM33
に他の主プログラムをロードすることが、DPR回路1
1を使用することにより可能になる。ローディングのこ
のやり方により、投資及び減価償却の形及び工数の形の
コストが、特に新しい主プログラムのローディングが規
則的に要求されるテスト相中、節約される。その上、ロ
ーディングのこのやり方は、独立的であり、DPR回路
11及びUART20の両者のプロセッサ回路6におけ
る使用に影響することなく、そしてローディングのこの
やり方は、原理的にRAMを有するプロセッサ及びDP
R回路を設けられた全てのプロセッサ回路とともに使用
できる。
こと及び切断すること並びにデータを送信することは、
原理的に、この目的に要求されるUART20なしに、
DPR回路11を経て同様に有効であろう。しかし、そ
の場合68302プロセッサ27によりモデム使用に伴
うコマンド例えばHAYESコマンドのインタプレテー
ションは、UART20を使用することにより避けられ
る複雑なソフトウエアを要する。もしRAM33が次の
(改良された)通信プロクラムをロードされるならば
(図2a)、他のアドレス−デコーディング回路34
は、DPR回路11からスタート信号(ダウンロード信
号)を受信し、図2aにより68302プロセッサ27
に属するそのアドレススペース40の結果として、アド
レススペース48、49を含み、DPR回路11のそれ
ぞれ第一及び第二のセクションの利益のためにアドレス
000000(スタートアドレス)で始まり、そしてR
AM33の利益のためにアドレス100000(他のア
ドレス)で始める。PCプロセッサ2例えばブートスト
ラッププログラムから生ずる補助プログラムは、DPR
回路11の第一のセクション(フィールド48に相当)
に置かれ、それにより新しい通信プログラムが、DPR
回路11の第二のセクション(フィールド49に相当)
を経てRAM33に置かれる。次に、もし新しい通信プ
ログラムがロードされたならば、他のデコーディング回
路34は、68302プロセッサ27のアドレススペー
スに位置する他のアドレスがスタートアドレスにより置
換されるやり方で、PCプロセッサ2によりDPR回路
11を経てドライブされる。換言すれば、他のアドレス
100000は、価000000を与えられ、その結
果、アドレス000000で始まる、68302プロセ
ッサ27のアドレススペースでRAM33に関してアド
レススペースが存在し、そしてアドレス100000で
始まるDPR回路11に関するアドレススペースが存在
する(図2a)。新しい通信プログラムをロードされ、
そしてその場合、スタートアドレスで始まる、6830
2プロセッサ27に属するアドレススペースに位置する
RAM33の結果として、PCカード2は、通信に好適
であり、68302プロセッサ27のアドレススペース
でアドレス100000で始まって位置するDPR回路
に位置するブートストラッププログラムは、オーバライ
ト可能になる。従って、高価なエミュレータ(ローディ
ングの目的のために一時的に68302プロセッサの位
置を取る必要かある)が要求されることなく、又は労力
を要するEPROMが要求されることなく、RAM33
に他の主プログラムをロードすることが、DPR回路1
1を使用することにより可能になる。ローディングのこ
のやり方により、投資及び減価償却の形及び工数の形の
コストが、特に新しい主プログラムのローディングが規
則的に要求されるテスト相中、節約される。その上、ロ
ーディングのこのやり方は、独立的であり、DPR回路
11及びUART20の両者のプロセッサ回路6におけ
る使用に影響することなく、そしてローディングのこの
やり方は、原理的にRAMを有するプロセッサ及びDP
R回路を設けられた全てのプロセッサ回路とともに使用
できる。
【図1】本発明によるプロセッサ回路を含む本発明によ
るシステムを示す。
るシステムを示す。
【図2】本発明によるプロセッサ回路に使用される、第
一のプロセッサに属するアドレススペースの分配を示
す。
一のプロセッサに属するアドレススペースの分配を示
す。
1 システム 2 第二のプロセッサ又はPCプロセッサ 3 アドレス出力 4 データ入力/出力 5 割り込み入力 6 PCカード 7 パラレルアドレス入力 8 パラレルデータ入力/出力 9 割り込み出力 10 シリアル入力/出力 11 DPR回路 12 第二のパラレルアドレス入力 13 第二のパラレルデータ入力/出力 14 第一のパラレルアドレス入力 15 第一のパラレルデータ入力/出力 16 アドレスーデコーディング回路 17 パラレルアドレス入力 18 第二のコントロール出力 19 第一のコントロール出力 20 UART 21 パラレルアドレス入力 22 パラレルデータ入力/出力 23 20の入力 24 20の出力 25 20の出力 26 20の入力/出力 27 68302プロセッサ 28 27のパラレルデータ入力/出力 29 27のパラレルアドレス出力 30 第二のシリアル入力/出力 31 第一のシリアルプロセッサ入力/出力 32 変換器回路 33 RAM 34 他のデコーディング回路 40 アドレススペース 41 フィールド 42 フィールド 43 フィールド 44 フィールド 45 フィールド 46 フィールド 47 フィールド 48 アドレススペ−ス 49 アドレススペース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピータース ロブ オランダ国 2042 シーエイ ザンドボー ルト シーブイディ リンデンラーン 2 エフ24
Claims (8)
- 【請求項1】第一のプロセッサを含み、しかも両者とも
第二のプロセッサへの連係のためのパラレルアドレス入
力及びパラレルデータ入力/出力を設けられさらにデジ
タルネットワークへの連係のためのシリアル入力/出力
を設けられ、前記の第一のプロセッサには、変換器回路
を経てプロセッサ回路のシリアル入力/出力に連係して
いる第一のシリアルプロセッサ入力/出力、並びにパラ
レル情報をシリアル情報に変換するためのさらにその逆
のための受信/送信回路を経てパラレルアドレス入力及
びパラレルデータ入力/出力に連係する第二のシリアル
プロセッサ入力/出力を設けられたプロセッサ回路にお
いて、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力/出力に連係し
た第一のパラレルデータ入力/出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力プロセッサ回路のパラレルデータ入力/出力に連
係した第二のパラレルデータ入力/出力を設けられたデ
ュアルメモリ手段を含むことを特徴とするプロセッサ回
路。 - 【請求項2】プロセッサ回路は、アドレス−デコーディ
ング回路を含み、そのパラレルアドレス入力は、プロセ
ッサ回路のパラレルアドレス入力に連係し、そしてその
第一のコントロール出力は、受信/送信回路に連係し、
そしてその第二のコントロール出力は、デュアルメモリ
手段に連係していることを特徴とする請求項1のプロセ
ッサ回路。 - 【請求項3】プロセッサ回路は、第二のプロセッサから
の補助プログラムを受信し、デュアルメモリ手段の第一
のセクションに補助プログラムを記憶し、しかもその第
一のセクションは、スタートアドレスで開始して第一の
プロセッサに属するアドレススペースに位置し、デュア
ルメモリ手段の第二のセクションを経て主プログラムを
受信し、第一のプロセッサに連係したメモリに主プログ
ラムを記憶し、そのメモリは、他のアドレスで始まる第
一のプロセッサに属するアドレススペースに位置し、そ
して次にスタートアドレスにより他のアドレスを置換す
るように適合されたことを特徴とする請求項1又は2の
プロセッサ回路。 - 【請求項4】プロセッサ回路は、他のアドレス−デコー
ディング回路を含み、それには、スタート信号を受信す
るためのコントロール入力を設けられ、その他のアドレ
ス−テコーディング回路のパラレルアドレス入力は、第
一のプロセッサのパラレルアドレス出力に連係し、そし
てその第一のコントロール出力は、メモリに連係し、さ
らにその第二のコントロール出力は、デュアルメモリ手
段に連係していることを特徴とする請求項3のプロセッ
サ回路。 - 【請求項5】第一のプロセッサを有するプロセッサ回路
及び第二のプロセッサを含み、そのプロセッサ回路に
は、その両者が第二のプロセッサに連係しているパラレ
ルアドレス入力及びパラレルデータ入力/出力が設けら
れ、さらにデジタルネットワークとの連係のためのシリ
アル入力/出力が設けられ、その第一のプロセッサに
は、変換器回路を経てプロセッサ回路のシリアル入力/
出力に連係する第一のシリアルプロセッサ入力/出力、
並びにパラレル情報をシリアル情報に変換し又はその逆
のための受信/送信回路を経て、パラレルアドレス入力
及びパラレルデータ入力/出力に連係する第二のシリア
ルプロセッサ入力/出力が設けられているシステムにお
いて、プロセッサ回路は、第一のプロセッサのパラレル
アドレス出力に連係した第一のパラレルアドレス入力、
第一のプロセッサのパラレルデータ入力/出力に連係し
た第一のパラレルデータ入力/出力、プロセッサ回路の
パラレルアドレス入力に連係した第二のパラレルアドレ
ス入力、プロセッサ回路のパラレルデータ入力/出力に
連係した第二のパラレルデータ入力/出力を設けられた
デュアルメモリ手段であることを特徴とするシステム。 - 【請求項6】プロセッサ回路は、アドレス−デコーディ
ング回路を含み、そのパラレルアドレス入力は、プロセ
ッサ回路のパラレルアドレス入力に連係し、そしてその
第一のコントロール出力は、受信/送信回路に連係し、
そしてその第二のコントロール出力はデュアルメモリ手
段に連係していることを特徴とする請求項5のシステ
ム。 - 【請求項7】プロセッサ回路は、第二のプロセッサから
補助プログラムを受信し、デュアルメモリ手段の第一の
セクションに補助プログラムを記憶し、その第一のセク
ションは、スタートアドレスで始まる、第一のプロセッ
サに属するアドレススペースに位置し、デュアルメモリ
手段の第二のセクションを経て主プログラムを受信し、
第一のプロセッサに連係するメモリに主プログラムを記
憶し、そのメモリは、他のアドレスで始まる、第一のプ
ロセッサに属するアドレススペースに位置し、そして次
にスタートアドレスにより他のアドレスを置換するよう
に適合されることを特徴とする請求項5又は6のシステ
ム。 - 【請求項8】プロセッサ回路は、スタート信号を受信す
るためのコントロール入力を設けられた他のアドレス−
デコーディング回路を含み、他のアドレスーデコーディ
ング回路のパラレルアドレス入力は、第一のプロセッサ
のパラレルアドレス出力に連係し、そしてその第一のコ
ントロール出力は、メモリに連係し、さらにその第二の
コントロール出力は、デュアルメモリ手段に連係してい
ることを特徴とする請求項7のシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL9301129A NL9301129A (nl) | 1993-06-29 | 1993-06-29 | Processorcircuit omvattende een eerste processor, en systeem omvattende het processorcircuit en een tweede processor. |
NL9301129 | 1993-06-29 |
Publications (2)
Publication Number | Publication Date |
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