JPH0773019A

JPH0773019A - キャリ先見ツリー

Info

Publication number: JPH0773019A
Application number: JP3063391A
Authority: JP
Inventors: Thomas W Lynch; トーマス・ダブリュ・リンチ; Steven D Mcintyre; スティーブン・ディー・マキンタイア
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-04-02
Filing date: 1991-03-27
Publication date: 1995-03-17
Also published as: DE69132129D1; EP0450755A2; US5095458A; EP0450755A3; ATE192245T1; DE69132129T2; EP0450755B1

Abstract

(57)【要約】【目的】高位基数キャリ先見ツリーは複数個のツリー
ノードを含み、ツリーノードの各々はキャリチェインも
しくはその変型、および／またはＮＡＮＤゲートチェイ
ンもしくはその変型を含み、かつ各ツリーノードは３つ
またはそれより多い子を有してもよい。

Description

【発明の詳細な説明】

【０００１】

【関連の出願への相互参照】この出願は次の米国特許出
願に関するものである。

【０００２】連続番号名称発明者（06940/0002）パイプライン化された浮動小数点処理装置パールマン（Pipelined Floating Point Processing （Perlman ）、 Unit）他（06940/0003）正規化パイプライン化された浮動小数点グプタ処理装置（Gupta ）、他（Normalizing Pipelined Floating Point Processing Unit ）（06940/0004）多重アキュムレータを有する演算装置タムラ（Arithmetic Unit Having Multiple （Tamura）、他 Accumulators）（06940/0005）多重演算のブール条件を収集するための装ミックミン置および方法（McMinn）、他（Apparatus and Method For Collecting Boolean Conditions of Multiple Operations ）（06940/0007）高速繰返し除算のための特殊キャリ保存加シャー算器（Shah）、他（A Special Carry Save Adder For High Speed Iterative Division）（06940/0009）高速混合基数加算器リンチ（High Speed Mixed Radix Adder）（Lynch ）、他（06940/0014）平方根オプションを有する高速除算器リンチ（High Speed Divider With Square Root （Lynch ）、他 Option）すべての相互参照はこれとともに同じ日付に出願され、
かつこの発明の譲受人に譲渡され、すべてここで参照す
ることにより援用される。

【０００３】

【発明の背景】

【０００４】

【発明の分野】この発明は、たとえば加算器において用
いられる改善されたキャリ先見技術に関するものであ
る。

【０００５】

【関連技術の説明】２進けた値加算において、２進けた
値コードで表現された２個のオペランドは、合計されて
また２進けた値コードの結果を生じる。各オペランド、
および結果はビットのアレイである。２進けた値コード
において、アレイにおけるビットの位置はその２の累乗
重みを決定し、ゆえに、値＝和（ビット×２＾ｐｏｓ）
である。表現の値を決定する際に最も小さい重みを有す
るビットは最下位ビット、またはＬＳＢと呼ばれる。同
様に、最も大きい重みを有するビットは最上位ビット、
またはＭＳＢと呼ばれる。ほかの数体系は加算のために
よりよい特性を有するが、それらはほかの問題を被るの
で、実質的に今日市場に出ているどのコンピュータも２
進けた値コードを用いる。

【０００６】手によりなされる加算方法において、和は
ＬＳＢ位置に対して形成され、キャリはことによると次
のビット位置に伝播され、かつこの処理は結果における
各ビットが計算されるまで連続するビット位置に対して
繰返される。この方法は図１に示されるように“キャリ
伝播（carry propagate ）”加算として当業者には公知
である。キャリ伝播加算はその直列の特質により本質的
に遅い。

【０００７】伝統的に、加算は、ＣＭＯＳＶＬＳＩデザ
イン（ＣＭＯＳＶＬＳＩＤｅｓｉｇｎ）、アディソ
ン−ウェスレイ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ）、１
９８５年、において説明されるような次の技術、キャリ
先見、マンチェスタキャリ先見、２進キャリ先見ツリー
およびキャリ選択加算、のうちの１つを用いることによ
り速度を上げられてきた。コンピュータサイエンスの論
理的局面に関する第５回年次シンポジウム、ＳＴＡＣ
Ｓ、１９８８年、において説明されたような別の技術は
条件合計加算である。さらに別の技術は１９８８年技術
論文の固体回路会議ダイジェストにおいて説明された多
出力ドミノ論理加算器である。

【０００８】キャリ選択および条件合計加算器を除くこ
れらの加算器の各々は、キャリ伝搬、キャリ発生および
キャリキル（carry kill）の概念に基づいており（図
２参照）、当業者には十分に理解される。所与のビット
位置に対する合計演算へのキャリの後に所与のビット位
置からのキャリが続けばキャリはビット位置を介して′
伝播する′といわれるが、キャリが入力されないとき所
与のビット位置に対する合計はキャリアウトを生じな
い。所与の位置に対する合計がキャリインに関係しない
キャリアウトを生じれば、キャリは所与のビット位置か
ら“生成された（generated ）”といわれる。キャリが
ビットを介して伝播しなければ、キャリはビット位置に
おいて“断たれた（ｋｉｌｌｅｄ）”といわれる。当業
者には公知でありかつ図２に示されるように、伝播およ
び生成信号は実際に合計をすることなく見出されてもよ
い。

【０００９】隣接する合計機能、隣接する伝播機能また
は隣接する生成機能のグループ化は、′ブロック′と呼
ばれてもよく、その例が図１に示される。用語伝播、生
成およびキルがブロックに適用されてもよい。所与のブ
ロックのＬＳＢ合計へのキャリの後に所与のブロックの
ＭＳＢ合計からのキャリが続けば、キャリは所与のブロ
ックを介して伝播するといわれる。前記ブロックのＭＳ
Ｂ合計がブロックのＬＳＢへのキャリに関係しないキャ
リアウトを生じれば、ブロックはキャリを発生するとい
われる。ＣＭＯＳＶＳＬＩ、アディソン・ウェスレ
イ、１９８５年において説明されたマンチェスタキャリ
チェインにおいてなれさたように、ブロックにおける所
与のビット位置が生成しかつ所与のビットおよびブロッ
クのＭＳＢのすべてのビットが伝播するならば、ブロッ
クはただ生成のみし得るということが当業者には公知で
ある。

【００１０】キャリ先見加算器理論の概観は、Ｊ．Ｊ．
Ｆカバナフ（Ｃａｖａｎａｇｈ）によるディジタルコン
ピュータ演算（ＤｉｇｉｔａｌＣｏｍｐｕｔｅｒＡ
ｒｉｔｈｍｅｔｉｃ）、ｐ．１０７−１１７、マックグ
ロー−ヒル（ＭｃＧｒａｗ−Ｈｉｌｌ）（１９８４
年）、において与えられる。ＣＬＡは冗長論理を用いて
キャリの計算の速度を上げる。ブロックは、ブロックの
ＬＳＢが加算のＬＳＢに対応し、かつプログラムのＭＳ
Ｂが所与のビット位置に対応するように所与のビット位
置に対して規定される。ゆえに、図３に示されるよう
に、結果メニュー１にはビット位置があるのと同じだけ
多くのブロックがある。キャリアウトが必要とされれば
付加的なブロックが必要とされる。各ブロックは入力オ
ペランドおよび入力としての加算へのキャリ、ならびに
出力としての１つのキャリだけを有する。論理的に、２
つのゲート遅延においていかなる１つの論理機能が行な
われてもよいので、キャリ先見加算器において和を生じ
る時間は論理的に一定の４つのゲート遅延であるが、し
かしながら、実ゲートの有限利得はどの１つのゲートも
所与の時間内に駆動できるロードの量を制限するので、
さらなるゲート遅延が加えられなければならない。ま
た、入力オペランド自体はゲートによって駆動されるの
で、駆動され得るキャリブロックの数、およびゆえに結
果が有してもよいビットの数はまた制限される。キャリ
先見加算器は少しのビットを超える結果大きさのために
比較的遅くなる。キャリ先見加算器の性能は、実ゲート
のローディング考察がゲート遅延の論理的数ではなく加
算時間を決定することを示す。リング（Ｌｉｎｇ）によ
り発明され、ＩＢＭジャーナルオブリサーチアン
ドデペロップメント、１９８１年５月、に現わされた
最近の加算器は、１つのビット、１つのブロックにつき
１つのゲート入力によって伝播および生成状態の出力か
らのロードを減らす。この方法はローディング問題を緩
和するが、ＣＬＡ加算器はいくつかのビットより多い加
算のために比較的効率的でないまま残る。

【００１１】マンチェスタキャリ先見加算器、図４は、
キャリが伝播するブロックをスキップすることを許容す
ることによって加算の速度を上げる。この方法を適用す
るために、加算はどのキャリ伝播論理も重複されないよ
うに直列のブロックに分けられる。それから、所与のブ
ロックに対して伝播するすべてのビットは所与のブロッ
クが伝播するかどうかを決定するために互いにＡＮＤを
とられる。ブロックが伝播するのならば、バイパスがオ
ンにされてブロックのＬＳＢへのいかなるキャリもブロ
ックのＭＳＢの出力に直接送られるであろう。この方法
はＣＭＯＳにおける特定の大きさの加算器に対しては申
し分なく働き、しかしながら、その性能は加算の大きさ
にさらに線形に関連する。この問題を緩和する試みにお
いて、ＩＥＥＥトランザクションズ・オン・コンピュー
タ（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏ
ｍｐｕｔｅｒｓ）第３６巻において説明されるように、
多レベルのスキップが加えられる。３２ビットより大き
い加算に対して、この方法は２進先見キャリ加算器の速
度に接近できるだけであり、かつ論理的理由および実施
上の理由によりこの出願において示されている加算器よ
りかなり遅いであろう。

【００１２】バイナリツリーは、ファミリーツリーに似
た、ノードおよび辺からなる特殊なグラフである。頂上
の１つのノードは先行するものを有さず、“ルート（ro
ot）”ノードと呼ばれる。ツリーにおける各ノードは、
子を有さない“リーフ（leaf）”ノード（一番若い世代
に対応する）を除いて、１つまたは２つの“子”を有す
る。特殊な特性を有する回路はノードとしてゲートでつ
くられてもよい。１９８０年に、加算器におけるキャリ
がバイナリツリーで実現されることを許容するであろう
“０”演算子が規定され得るということが示された［Ｃ
ＭＯＳＶＬＳＩデザイン（ｄｅｓｉｇｎ）］。しか
しながら、２進キャリ先見ツリーは２の累乗（すなわ
ち、２，４，８・・・）のビット位置に対してのみキャ
リを与え得るので、中間のキャリを抽出するために“逆
の（inverse ）”ツリーが用いられなければならず、そ
れはさらなるオーバヘッドを引き起こす。

【００１３】２進先見キャリツリー、図５は、ｌｏｇ₂
（加算長）＋（オーバヘッド）に関するゲート遅延を有
する。キャリ先見加算器の場合でのように、回路ローデ
ィングは、大きいツリー、すなわち約８ビットより大き
い加算に対するツリー、に対するｌｏｇ₂ゲート遅延の
実現を妨げる。また、当業者には公知のように、ツリー
は大きい加算に対して大きくなりかつ配置するのが効率
的でなくなる。１９８８年に技術論文のＩＥＥＥ固体回
路会議ダイジェストで説明されたＭＯＤＬゲート加算器
は、これらの問題のいくらかを緩和する試みであり、か
つ大きい加算に対してｌｏｇ₂（加算長）×線形性能
（ｌｏｇ₂より小さい）を許容する。

【００１４】図６に示されるキャリ選択加算器は、加算
を３つのブロックに区分する原理に基づく。第１ブロッ
クは２個のオペランドの最下位の半分を加算する。第２
ブロックは第１ブロックの０からのキャリインを想定し
てオペランドの最上位の半分を加算する。第３ブロック
は第１ブロックの１からのキャリインを想定してオペラ
ンドの最上位の半分を加算する。第１ブロックからのキ
ャリが計算されると、それは２−１マルチプレクサを経
て、ブロック２からの和またはブロック３からの和を選
択することにより結果の正確な最上位半分を選ぶために
用いられる。キャリ選択加算器が直列に配列されると、
それらはセクションの数、プラス第１セクションの加算
時間、に関連する線形の性能を有する。大きい加算に対
して、この型の加算器は比較的遅いが小型である。

【００１５】条件合計加算器は反復的に付与されたキャ
リ選択加算器である。加算器は多くの冗長な２のブロッ
クに分けられ、それから起こり得る和の半分だけが残る
ように１組が選ばれる。起こり得る和を二等分する処理
は、結果だけが残るまで多段において続けられる。この
加算器はｌｏｇ₂性能を有し、しかしながら、、それは
ＢＬＣ加算器よりさらに大きい。合計は各段においてキ
ャリとともに計算されるので、合計論理は不必要に何度
も再現される。また、合計オーバヘッドはこの加算器を
ＢＬＣ加算器より遅くする。

【００１６】加算器は多くのディジタル回路の核心を形
成し、かつそれらはＲＩＳＣマイクロプロセッサの必要
とされるサイクルタイムの主な貢献者であるので、この
発明により提供されるように、より速い加算器は必要と
され続ける。

【００１７】

【発明の概要】この発明は、その各々が３つまたはそれ
より多い子ノードを有し得る複数個のノードを含む速
く、比較的小さい高基数キャリ先見ツリーを提供する。
各ノードはマンチェスタキャリチェイン、またはその変
型、およびＮＡＮＤゲートチェイン、またはその変型を
含む。

【００１８】この発明はまた正規境界において高基数ツ
リーからキャリを抽出するための手段を含む。より特定
的に、この発明の実施例において、キャリを抽出するた
めの手段はツリーにかけて配置された１つまたはそれよ
り多い冗長ノードを含んでもよい。

【００１９】したがって、この発明の目的は、短い時間
期間内に比較的大きい加算を行なうための比較的小さい
回路を提供することである。

【００２０】この発明の別の目的は、容易にかつ実際に
スケールされ得、かつそのようにスケールされるときに
ほとんど速度を失わない回路を提供することである。

【００２１】この発明のほかの目的、利点および新規な
特徴は、添付の図面と関連して考慮されると、この発明
の次の詳細な説明から明らかになるであろう。

【００２２】

【好ましい実施例の説明】今、図７を参照して、プロセ
ッサ２を含む計算機システムの簡略化されたシステム図
が示される。いくつかの後続の図と同様にこの図の目的
は、この発明の教示に従うキャリ先見ツリーが有効に組
入れられてもよい環境を示すことである。

【００２３】プロセッサ２は３つの非多重化バスを用い
て外部命令およびデータにアクセスする。これらのバス
は集合的にチャネルとして参照されてもよい。チャネル
は、命令転送のための３２ビットバス４と、データ転送
のための第２の３２ビットバス６と、命令およびデータ
アクセス間で共用される第３のアドレスバス８とを含
む。アドレスバス８はパイプライン化されるので、命令
またはデータ転送が完了する前に解放され得る。このこ
とは最初アクセス完了する前に次のアクセスが始まるこ
とを許容し、かつプロセッサ２が同時進行の２つのアク
セスを有することを許容する。

【００２４】図７に示されるシステム全体は命令ＲＯＭ
１０および命令メモリ１２を含むように理解されてもよ
く、両方ともアドレスバス８および命令バス４の間で作
動的に接続される。さらに、データメモリ１４およびデ
ータ転送コントローラ１６がアドレスバス８およびデー
タバス６の間で作動的に接続されるように示される。さ
らに、データ転送コントローラ１６はまた、システムバ
ス１８に信号を送り、かつシステムバス１８から信号を
受取るように作動的に接続される。

【００２５】今、図８を参照して、プロセッサ２のより
よい理解が得られるようにプロセッサ２のデータフロー
図が示される。

【００２６】プロセッサ２は命令実行に対して４段階の
パイプラインを実現し、４段階は“取出し”、“デコー
ド”、“実行”および“書き戻し”である。プロセッサ
２の命令取出し装置２０は命令を取出し、かつ命令をほ
かの機能装置に与える。装置２０は命令先取りバッフ
ァ、分岐目標キャッシュおよびプログラムカウンタ装置
を組入れる。これらのサブユニットは以下で図９を参照
してさらに論じられるであろう。命令取出し装置２０の
すべてのコンポーネントはプロセッサパイプラインの取
出し段階の間に動作する。

【００２７】プロセッサ２はまた実行装置２２を含む。
実行装置２２は、レジスタファイル、アドレス装置、算
術／論理装置、フィールドシフト装置、優先付け装置
（ｐｒｉｏｒｉｔｉｚｅｒ）および浮動小数点処理装置
を含む。これらのサブユニットは、命令取出し装置２０
のサブユニットと同様に、また以下で図９を参照してさ
らに論じられる。レジスタファイルおよびアドレス装置
はパイプラインのデコード段階の間に動作する。算術／
論理装置、フィールドシフト装置および優先付け装置は
パイプラインの実行段階の間に動作する。レジスタファ
イルはまた書き戻し段階の間に動作する。

【００２８】またさらに図８を参照して、プロセッサ２
はメモリ管理装置２４を含むように理解されてもよい。
メモリ管理装置２４は、すべての分岐、ロードおよびス
トアに対してアドレス変換およびメモリ保護機能を行な
う。装置２４はパイプラインの実行段階の間で動作する
ので、それが発生する物理的アドレスは書き戻し段階の
始めに利用できる。

【００２９】プロセッサ２における装置２０、２２およ
び２４の相互接続は、それらのシステムバスとのインタ
フェースと同様にまた図８に示される。

【００３０】今、図９を参照して、プロセッサ２のサブ
コンポーネントに注目するさらなる詳細が図で示され
る。先に述べられたように、命令取出し装置２０は命令
先取りバッファ２６、分岐目標キャシュ２８およびプロ
グラムカウンタ装置３０を含と理解してもよい。また先
に述べられたように、メモリ管理装置２４はすべての分
岐、ロードおよびストアに対してアドレス変換およびメ
モリ保護機能を行なうための手段３２を含むと理解して
もよい。最後に、実行装置２２はレジスタファイル３
４、アドレス装置３６、算術／論理装置３８、フィール
ドシフト装置（参照番号３８でもまた示される）、優先
付け装置（参照番号３８でもまた示される）および浮遊
小数点処理装置４０を含むと理解してよい。様々なほか
のエレメント（たとえば、特殊目的レジスタ４２）およ
び相互接続の詳細が図９に示されるが、それらはただ周
辺的にこの発明に関連するだけなので、かつプロセッサ
２をよく理解するために図だけで当業者には十分通じる
ので、浮動小数点装置４０およびそれが作動的に接続す
るほかのエレメント以外のすべて装置に注目するさらな
る詳細はここでは明らかにされない。

【００３１】浮動小数点装置４０のいくつかの注目に値
する局面が図９を参照して見られるかもしれない。浮動
小数点装置４０がＡおよびＢオペランドを処理すること
を認識して、これらのＡおよびＢオペランドはそれぞれ
Ａバス４４、Ｂバス４６を経てレジスタファイル３４か
らくる。処理、たとえば、浮動小数点装置４０による計
算、の結果は結果バス４８を経てレジスタファイルに書
込まれる。また、浮動小数点装置４０の演算に対する命
令はプロセッサ命令バス５０を経てそこに伝送される。

【００３２】今、図１０を参照して、この発明の教示に
従って構成されたパイプライン化された浮動小数点処理
装置の様々なサブコンポーネントが今見られる。

【００３３】図９を参照して先に論じられた様々なイン
タフェース点はこの図において同様に示されかつ表示さ
れ、すなわち、レジスタファイルからのオペランドはＡ
バス４４およびＢバス４６を経て浮動小数点装置に送り
込まれ、結果が結果バス４８を経て浮動小数点装置を出
発し、かつ命令は命令またはＩバス５０を経て浮動小数
点装置に伝送される。図１０を特に参照して、浮動小数
点装置内でＡバス、Ｂバスおよび結果バスはインタフェ
ース装置５２に作動的に接続するように見られてもよい
が、Ｉバスはそこにおいてコントローラ５４に作動的に
接続される。

【００３４】処理に対する番号、すなわちＡおよびＢオ
ペランドが浮動小数点装置４０のような浮動小数点装置
に入力されるとき、浮動小数点装置が所望の（または命
令された）算術演算を行ない、かつバス４８のような結
果バス上に結果を出力することは周知である。浮動小数
点装置４０のような浮動小数点装置は浮動小数点および
整数の両方を処理してもよい。３２ビット（単精度）お
よび６４ビット（倍精度）のような様々な浮動小数点フ
ォーマットがサポートされてもよい。さらに、浮動小数
点装置４０は整数から浮動小数点への変換を処理しても
よく、かつその逆を処理してもよい。浮動小数点装置４
０の先の局面の各々は先に参照された関連事件において
さらに論じられ、かつここで参照することにより援用さ
れる。

【００３５】さらに図１０を参照して、当業者はここに
示される様々な浮動小数点装置サブコンポーネントのほ
とんどの機能および動作を認識するべきである。一般的
に従来の個々の態様で動作し、かつこのようなここでは
詳細に論じられないこれらのサブコンポーネントは、予
検出器５６、デノーマライザ（ｄｅｎｏｒｍａｌｉｚｅ
ｒ）５８、多機能装置６０、リノーマライザ（ｒｅｎｏ
ｒｍａｌｉｚｅｒ）６２、乗算器６４、部分積総和器６
６、分周器６８、丸め装置７０およびアキュムレータ７
２を含む。これらのサブコンポーネントおよびその相互
作用のいくつかの非常に重要な局面は存在するが、しか
しながら、それらは読者が参照するよう促されるであろ
う関連事件において詳細に論じられる。

【００３６】今、図１１を参照して、この発明の教示に
従う基数−４先見ツリーの概略図が示される。この基数
−４先見ツリーは、先にさらに識別された関連事件書類
番号０６９４０／０００９において開示された加算器に
組入れることができ、かつそれから図１０に示される浮
動小数点装置の分周器６８、乗算器６４および多機能装
置６０のようなエレメントにさらに組入れることができ
るということが理解されるべきである。もちろん、この
基数−４先見ツリーは、先に参照された加算器と同様に
多くのほかのけたにおいても使用され得る。

【００３７】図１１に示されるツリーは３つの異なる型
のブロックを含むと理解してもよい。これら３つの異な
る型のブロックは修正キャリチェインブロック、キャリ
インのために修正されたキャリチェインブロックおよび
マンチェスタキャリチェインブロックである。これら３
つの異なる型のブロックの各々は以下でさらに論じられ
る。

【００３８】図１１をさらに参照し、かつ図１２もまた
参照して、これら３つの異なる型のブロックは３つのレ
ベルに配列されるように理解されてもよい。第１レベル
は１５個の修正キャリチェインブロック７４−１０２
と、キャリインのために修正されたキャリチェインブロ
ック１０４である１６番目のブロックとを含む。第２レ
ベルは４個のマンチェスタキャリチェインノード１０６
−１１２を含み、かつ第３レベル（特に図１２におい
て）は２個のマンチェスタキャリチェインノード１１
４、１１６（参照番号１１６で示されたそのうちの１つ
は実際以下でさらに論じられる“冗長セル”である）を
含む（冗長セルは図１１には示されないことに注目され
るべきである）。

【００３９】今、図１３、図１４および図１５を参照し
て、マンチェスタキャリチェインブロック１１０は、伝
播信号および生成信号を４つの子ノード、または伝播発
生入力から受取り、かつブロック生成信号およびブロッ
ク伝播信号を生じるように理解されてもよい。修正キャ
リチェインブロック７４は、より少ないトランジスタで
同様の機能を果たすように理解されてもよい。修正キャ
リチェインブロック１０４はキャリインを考慮に入れな
がら同様の機能を果たすように理解されてもよい。

【００４０】今、図１１に戻って参照して、レベル１に
示されるノードの各々、７４、７６、７８、８０、８
２、８４、８６、８８、９０、９２、９４、９６、９
８、１００、１０２および１０４は４つの入力位置に対
してブロック伝播および生成を生じる。レベル２のノー
ドの各々、１０６、１０８、１１０および１１２は、レ
ベル１ブロックのうちの４個からブロック伝播および生
成を生じる。ゆえに、レベル２は４×４または１６ビッ
トブロックについての情報を提供する。レベル３のブロ
ック１１４は、レベル２のブロックのうちの４個、また
は４×（４×４）、または６４ビットについてのブロッ
ク情報を提供する。当業者は、この回路がたいした内部
ローディングもなくログベース４の遅延におけるキャリ
を獲得するということに感銘を与えられるであろう。

【００４１】当業者は図１２に示される回路が基数−４
先見ツリーに基づくということを認識するべきである。
図１２に示される基本基数−４キャリ先見ツリーはビッ
ト０（Ｃｉｎ）、４、８、１６、３２、４８および５６
におけるキャリを与える。キャリ８は伝統的な手段を介
してブロック１１２から入手できる。キャリ２４、３２
および４０は以下でさらに論じられるような冗長セルを
加えることにより獲得されてもよい。キャリ３２、４８
および５６はブロック１１４から獲得されてもよい。キ
ャリ出力点の各々は図１２に明らかに示される。もちろ
ん、特定のキャリは１つ以上の場所でツリーから抽出さ
れ得、たとえば、ＣＬＡ３２は点１１８および１２０の
両方から抽出されてもよい。すべての８ビット境界上の
キャリが利用可能であり、読者が参照するように促され
るであろうリンチほかの（０６９４０／０００９）高速
混合基数加算器に対して、しかしそれに制限されずにこ
れを理想的なキャリ予測ブロックにする。

【００４２】中間キャリを計算するために、冗長セル、
たとえばブロック１１６が常に加えられてもよい。その
ようなセルは中間キャリ値が完了されてもよいようにツ
リーの残余からオフセットされる。図１２において、ブ
ロック１１６はキャリ２４および４０を完了するために
用いられる。冗長セルの導入がさらなるゲート遅延を加
えないということが注目されるべきである。

【００４３】別の変型において、第１論理レベルのすべ
てのブロックは図１１および図１２に示されるツリーか
ら削除されてもよく、かつビット伝播および生成は第２
レベルに直接送られてもよい。この新しい構成は２つの
ゲート遅延における１６ビット加算に対するいかなるほ
かのキャリをも生じ得る。ゲート遅延の数を増加させる
ことなく、すべてのキャリを見出すためにさらなる冗長
セルの追加が用いられ得る。

【００４４】この発明の重要な局面はマンチェスタキャ
リチェインブロック、たとえば図１５に示されるブロッ
ク１１０に関連する。今当業者により認識されるであろ
うように、基本ツリーノードは実質的に結合された２つ
の別個の回路である。左側はマンチェスタキャリチェイ
ンであり、かつ右側はＮＡＮＤゲートチェインである。

【００４５】この発明の教示に従って、特殊キャリ先見
ツリーはいかなる基数からなってもよい。たとえば、所
与のノードの子の数を３だけに制限することによって基
数−３ツリーが構成されてもよい。この特許において説
明された同じ原理がまた適用されてもよいということが
当業者には理解でき得る。別の例として、８ツリーは各
ノードが８つの子を有するようにすることによって構成
されてもよい。この特許において教示された原理がまた
適用されるであろう。３ツリーはログベース３の性能を
有するであろうが、８ツリーはログベース８の性能を有
するであろう。もちろん、ログベース８のツリーは非常
にまばらなキャリの組を生じるであろうし、かつ非常に
大きいツリーノードを有するであろう。

【００４６】この発明に従う回路が基本キャリチェイン
を高位基数ツリーに配列するということもまた今認識さ
れるべきである。

【００４７】この回路は本質的に２進キャリ先見回路を
超えた改善をされたものである。この回路が改善された
ものであるという理由は、それが２進キャリ先見回路よ
り優れたロードおよび速度特性を有する高位基数技術を
組入れたところにある。この発明に従う回路はＮゲート
遅延のログベース基数を有し、ここでＮは加算の大きさ
であり、かつ基数は多数のツリーである。さらに、この
発明に従う回路は３つの単純なサブブロックのみを用い
る。また、中間キャリを見出す容易さのために、この回
路は改善されたものである。

【００４８】当業者は、図１１および図１２に示された
回路が、ｉが１、２、３、・・・に等しい、４のｉ乗以
外の大きさのキャリ先見に対して容易に簡潔にされても
よいということを認めるべきである。そのようなスケー
リングが行なわれるにもかかわらず、図１１および図１
２に示される回路はスケーリングされるときにほとんど
速度を失わないであろう。たとえば、６４ビットのキャ
リ先見は３つのゲート遅延を必要とするであろうが、２
５６ビットのキャリ先見は単に４つのゲート遅延を必要
とするだけであろう。

【００４９】今、当業者はこの発明が２進キャリ先見回
路を超える改善を提供するということを完全に認めるで
あろう。この発明の教示に従う回路は比較的小さい電気
回路で短い時間のうちに大きい加算を行なうことの問題
を解決する。この発明に従う回路は過去のものよりも速
くかつ比較的小さい。それは、３つの単純サブブロック
を用いながら、ログベース４のＮゲート遅延を有し、こ
こでＮは加算の大きさである。この発明のほかの重要な
局面は前もって論じられた。

【００５０】先に特に述べられたもののほかに多くの修
正および変更がこの発明の概念から外れることなくここ
で説明された構成技術においてなされてもよいというこ
とを当業者は認識するであろう。したがって、添付の特
許請求の範囲内でこの発明がここで特に説明されたもの
と別の方法で実施されてもよいということが認められる
であろう。

【図面の簡単な説明】

【図１】先行技術の構成を示す。

【図２】先行技術の構成を示す。

【図３】先行技術の構成を示す。

【図４】先行技術の構成を示す。

【図５】先行技術の構成を示す。

【図６】先行技術の構成を示す。

【図７】その部分にこの発明を組入れるシステムのブロ
ック図である。

【図８】図７に示されるプロセッサのブロック図であ
る。

【図９】図８のプロセッサのさらに詳細なブロック図で
ある。

【図１０】その部分にこの発明を組入れる浮動小数点装
置のブロック図である。

【図１１】この発明の教示に従う基数−４キャリ先見ツ
リーの概略図である。

【図１２】この発明の教示に従う冗長セルを含む基数−
４キャリ先見ツリーの概略図である。

【図１３】この発明の教示に従う修正キャリチェインの
概略図である。

【図１４】この発明の教示に従うキャリインのために修
正されたキャリインのためのセルの概略図である。

【図１５】この発明の教示に従うマンチェスタキャリチ
ェインブロックの概略図である。

【符号の説明】

２はプロセッサ、１０６、１０８、１１０、１１２およ
び１１４はマンチェスタキャリチェインノード、１１６
は冗長セル、４０は浮動小数点装置である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者トーマス・ダブリュ・リンチアメリカ合衆国、78722 テキサス州、オースティン、イースト・サーティセカンド・ストリート、1717 (72)発明者スティーブン・ディー・マキンタイアアメリカ合衆国、78748 テキサス州、オースティン、ウッドシャー・ドライブ、 9810

Claims

【特許請求の範囲】

【請求項１】複数個のツリーノードを含み、前記ツリ
ーノードの各々はキャリチェインもしくはその変型、お
よび／またはＮＡＮＤゲートチェインもしくはその変型
を含み、１つのノードがもう１つへの出力を与える少なくとも２
つのツリーノードを含む、キャリ先見ツリー。
【請求項２】少なくとも１つのツリーノードが３つま
たはそれより多い子を有する、請求項１に記載のツリ
ー。
【請求項３】キャリを抽出するための手段をさらに備
え、前記キャリを抽出する手段は冗長セルからなる、請
求項１に記載のツリー。
【請求項４】各ツリーノードは４つの子を有してもよ
い、請求項１に記載のツリー。