JPH0770989B2 - デイジタルｐｌｌ回路 - Google Patents
デイジタルｐｌｌ回路Info
- Publication number
- JPH0770989B2 JPH0770989B2 JP61163005A JP16300586A JPH0770989B2 JP H0770989 B2 JPH0770989 B2 JP H0770989B2 JP 61163005 A JP61163005 A JP 61163005A JP 16300586 A JP16300586 A JP 16300586A JP H0770989 B2 JPH0770989 B2 JP H0770989B2
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- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタルPLL回路に関し、特にフロッピィデ
ィスク装置においてフロッピィディスクからの読み出し
信号に同期したウインドウ信号を発生させる回路に関す
る。
ィスク装置においてフロッピィディスクからの読み出し
信号に同期したウインドウ信号を発生させる回路に関す
る。
従来の技術 従来、フロッピィディスク装置においてウインドウ信号
を発生させるディジタルPLL回路としては第５図のよう
なものがあった。ここでウインドウ信号とはフロッピィ
ディスクからの読み出し信号からデータ信号のみを取り
出すための基準信号である。
を発生させるディジタルPLL回路としては第５図のよう
なものがあった。ここでウインドウ信号とはフロッピィ
ディスクからの読み出し信号からデータ信号のみを取り
出すための基準信号である。
第５図のディジタルPLL回路はＤタイプフリップフロッ
プDFF11、DFF12、ナンドゲートG11、インバータG12から
成るワンショット回路と32アドレス×４ビットの読み出
し専用メモリROMおよびラッチ回路LAT2、Ｄタイプフリ
ップフロップDFF13の分周回路で構成されている。
プDFF11、DFF12、ナンドゲートG11、インバータG12から
成るワンショット回路と32アドレス×４ビットの読み出
し専用メモリROMおよびラッチ回路LAT2、Ｄタイプフリ
ップフロップDFF13の分周回路で構成されている。
フロッピィディスクから読み出された信号RDが、まずフ
リップフロップDFF11のクロックとして入力される。Ｄ
端子は常にハイレベルに固定しておく。リセット入力Ｒ
には、基準クロック信号φがインバータG12により反転
され、さらにナンドゲートG11を介して入力される。フ
リップフロップDFF11の出力Ｑはフリップフロップ12の
Ｄ端子に接続される。クロック端子CKには基準クロック
信号φが入力される。フリップフロップDFF12の出力Ｑ
はROMのアドレスA4に入力されるとともにナンドゲートG
11の一端子に入力される。ROMの出力D0〜D3はそれぞれ
ラッチ回路LAT2のD0〜D3端子に接続されている。ラッチ
回路LAT2の出力Q0〜Q3はそれぞれROMのアドレスA0〜A3
に入力される。このラッチ回路LAT2は基準クロック信号
φがクロック端子CKに入力される際、その立上りでラッ
チ動作を行なう。ラッチ回路LAT2の出力Q3はフリップフ
ロップDFF13のクロック入力CKに接続されている。Ｄ端
子にはこのフリップフロップDFF13の出力が入力され
る。出力Ｑからはウインドウ信号WDが出力される。
リップフロップDFF11のクロックとして入力される。Ｄ
端子は常にハイレベルに固定しておく。リセット入力Ｒ
には、基準クロック信号φがインバータG12により反転
され、さらにナンドゲートG11を介して入力される。フ
リップフロップDFF11の出力Ｑはフリップフロップ12の
Ｄ端子に接続される。クロック端子CKには基準クロック
信号φが入力される。フリップフロップDFF12の出力Ｑ
はROMのアドレスA4に入力されるとともにナンドゲートG
11の一端子に入力される。ROMの出力D0〜D3はそれぞれ
ラッチ回路LAT2のD0〜D3端子に接続されている。ラッチ
回路LAT2の出力Q0〜Q3はそれぞれROMのアドレスA0〜A3
に入力される。このラッチ回路LAT2は基準クロック信号
φがクロック端子CKに入力される際、その立上りでラッ
チ動作を行なう。ラッチ回路LAT2の出力Q3はフリップフ
ロップDFF13のクロック入力CKに接続されている。Ｄ端
子にはこのフリップフロップDFF13の出力が入力され
る。出力Ｑからはウインドウ信号WDが出力される。
基準クロック信号φはRD信号のデータレイトの32倍の周
波数に設定する。
波数に設定する。
第６図はROMのアドレスとデータの対応を16進数で示し
たものである。
たものである。
次に第５図の回路動作を第６図、および第７図のタイム
チャートを参照して説明する。フリップフロップDFF11
のＱ端子が最初ローレベル（以下“L"と略す）であった
とするとRD信号が“L"のときはフリップフロップDFF1
1、12の出力はそれぞれ“L"になるため、読み出し専用
メモリROMのアドレスA4は０となる。次に第７図のタイ
ムチャートで説明する。ラッチ回路LAT2の出力値はROM
のアドレスとなるのでラッチ回路LAT2の出力値が１のと
きROMの出力値は第６図から２となることがわかる。こ
の値がクロック信号φの立ち上がりでラッチ回路LAT2に
ラッチされる。次にROMのアドレスは２となるから、再
び第６図を参照して、ROMの出力値が３になることがわ
かる。以上のくり返しにより、ラッチ回路LAT2の出力値
はイクリメントされていく。ここでたとえばラッチ回路
LAT2の出力値がＡの時にRD信号がハイレベル（以下“H"
と略す）になると、フリップフロップDFF11のＤ端子は
常に“H"なので、Ｑ端子は“H"となる。従って次の基準
クロック信号φの立上がりでフリップフロップDFF12の
Ｑ端子は“H"になるため、ROMのアドレスA4は１にな
る。また、ラッチ回路LAT2の出力値はＢになることから
ROMの出力値は第６図を参照してＥになることがわか
る。基準クロック信号φが“L"になるとインバータG12
の出力は“H"になる。ナンドゲートG11にはこの“H"と
フリップフロップDFF12のＱ出力“H"が入力されるので
出力は“L"になる。この信号が反転されてリセット入力
Ｒに入力されるため、フリップフロップDFF11はリセッ
トされて、Ｑ端子は“L"になる。次の基準クロック信号
φの立ち上がりでフリップフロップDFF12のＱ端子は
“L"になり、ラッチ回路LAT2の出力値は第６図からＥに
なる。その後RD信号が“H"になるまでインクリメント動
作をする。ラッチ回路LAT2の出力値がＣのところで再び
RD信号が“H"になるとラッチ回路LAT2の出力値は前述し
たようにＣ→Ｄ→Ｆ→０・・と変化していく。ウィンド
ウ信号WDは、ラッチ回路２の出力Q3が“L"から“H"にな
るのに同期して反転する。
チャートを参照して説明する。フリップフロップDFF11
のＱ端子が最初ローレベル（以下“L"と略す）であった
とするとRD信号が“L"のときはフリップフロップDFF1
1、12の出力はそれぞれ“L"になるため、読み出し専用
メモリROMのアドレスA4は０となる。次に第７図のタイ
ムチャートで説明する。ラッチ回路LAT2の出力値はROM
のアドレスとなるのでラッチ回路LAT2の出力値が１のと
きROMの出力値は第６図から２となることがわかる。こ
の値がクロック信号φの立ち上がりでラッチ回路LAT2に
ラッチされる。次にROMのアドレスは２となるから、再
び第６図を参照して、ROMの出力値が３になることがわ
かる。以上のくり返しにより、ラッチ回路LAT2の出力値
はイクリメントされていく。ここでたとえばラッチ回路
LAT2の出力値がＡの時にRD信号がハイレベル（以下“H"
と略す）になると、フリップフロップDFF11のＤ端子は
常に“H"なので、Ｑ端子は“H"となる。従って次の基準
クロック信号φの立上がりでフリップフロップDFF12の
Ｑ端子は“H"になるため、ROMのアドレスA4は１にな
る。また、ラッチ回路LAT2の出力値はＢになることから
ROMの出力値は第６図を参照してＥになることがわか
る。基準クロック信号φが“L"になるとインバータG12
の出力は“H"になる。ナンドゲートG11にはこの“H"と
フリップフロップDFF12のＱ出力“H"が入力されるので
出力は“L"になる。この信号が反転されてリセット入力
Ｒに入力されるため、フリップフロップDFF11はリセッ
トされて、Ｑ端子は“L"になる。次の基準クロック信号
φの立ち上がりでフリップフロップDFF12のＱ端子は
“L"になり、ラッチ回路LAT2の出力値は第６図からＥに
なる。その後RD信号が“H"になるまでインクリメント動
作をする。ラッチ回路LAT2の出力値がＣのところで再び
RD信号が“H"になるとラッチ回路LAT2の出力値は前述し
たようにＣ→Ｄ→Ｆ→０・・と変化していく。ウィンド
ウ信号WDは、ラッチ回路２の出力Q3が“L"から“H"にな
るのに同期して反転する。
第８図はRD信号がWD信号の右側にずれた場合を示す。い
ずれもRD信号がWD信号の中央に来るようにWD信号のパル
ス幅が変化する。
ずれもRD信号がWD信号の中央に来るようにWD信号のパル
ス幅が変化する。
発明が解決しようとする問題点 上述した従来の回路ではROMを用いてたため高速のROMが
必要で、特にCMOSのLSIに組み込む場合にデバイス設計
が困難であった。
必要で、特にCMOSのLSIに組み込む場合にデバイス設計
が困難であった。
またROMの容量は32アドレス×４ビット、すなわち128ビ
ット必要となるため素子数が大きく、その結果チップサ
イズが大きくなるのが欠点であった。
ット必要となるため素子数が大きく、その結果チップサ
イズが大きくなるのが欠点であった。
問題点を解決する手段 本発明は、ディスクからの読み出し信号に同期したウィ
ンドウ信号を発生するディジタルPLL回路において、前
記読み出し信号を入力とし、所定幅のワンショットパル
スを生成するワンショット回路と、ラッチ回路と、ラッ
チ回路からの出力をクロックとして受け、前記読み出し
信号に同期したウインドウ信号を出力するフリップ・フ
ロップ回路と、前記ワンショット回路からワンショット
パルスが生成された時に、前記読み出し信号と生成すべ
きウインドウ信号との位相差を検出すべく、前記ラッチ
回路の出力を入力とし、当該ラッチ回路の内容に応じて
前記位相差に相当する値を示す情報を作成する位相検出
回路と、該位相検出回路の出力と前記ラッチ回路の出力
とを入力とし、両者を加算する加算回路とを具備し、前
記加算回路の加算結果を前記ラッチ回路にラッチするよ
うにしたことを特徴とするものである。
ンドウ信号を発生するディジタルPLL回路において、前
記読み出し信号を入力とし、所定幅のワンショットパル
スを生成するワンショット回路と、ラッチ回路と、ラッ
チ回路からの出力をクロックとして受け、前記読み出し
信号に同期したウインドウ信号を出力するフリップ・フ
ロップ回路と、前記ワンショット回路からワンショット
パルスが生成された時に、前記読み出し信号と生成すべ
きウインドウ信号との位相差を検出すべく、前記ラッチ
回路の出力を入力とし、当該ラッチ回路の内容に応じて
前記位相差に相当する値を示す情報を作成する位相検出
回路と、該位相検出回路の出力と前記ラッチ回路の出力
とを入力とし、両者を加算する加算回路とを具備し、前
記加算回路の加算結果を前記ラッチ回路にラッチするよ
うにしたことを特徴とするものである。
実施例 第１図は本発明の一実施例である。Ｄタイプフリップフ
ロップDFF1、DFF2、ナンドゲートG1、インバータG2から
成るワンショット回路と、４ビットの加算回路ADD、４
ビットのラッチ回路LAT1、位相検出回路PD、Ｄタイプフ
リップフロップDFF3の分周回路で構成されている。
ロップDFF1、DFF2、ナンドゲートG1、インバータG2から
成るワンショット回路と、４ビットの加算回路ADD、４
ビットのラッチ回路LAT1、位相検出回路PD、Ｄタイプフ
リップフロップDFF3の分周回路で構成されている。
まずフロッピィディスクから読み出された信号RDはフリ
ップフロップDFF1のクロックとして入力される。Ｄ端子
は常にハイレベルに固定しておく。リセット入力Ｒに
は、基準クロック信号φがインバータG2により反転さ
れ、さらにナンドゲートG1を介して入力される。フリッ
プフロップDFF1の出力Ｑはフリップフロップ２のＤ端子
に接続される。クロック端子CKには基準クロック信号φ
が入力される。フリップフロップDFF2の出力Ｑは位相検
出回路PDに入力される。位相検出回路PDの出力はそれぞ
れ加算回路ADDのB0〜B3端子に入力される。加算回路ADD
の出力端子Σ０〜Σ３のラッチ回路LAT1の端子D0〜D3に
接続されている。加算回路ADDの桁上げ端子C0は単にハ
イレベルにしておく。ラッチ回路LAT1の出力端子Q0〜Q3
は加算回路ADDの別の入力端子A0〜A3にそれぞれ接続さ
れている。また、ラッチ回路LAT1の出力端子Q1〜Q3は位
相検出回路PDに入力される。このラッチ回路LAT1は基準
クロック信号φがクロック端子CKに入力される際にその
立上りでラッチ動作を行なう。ラッチ回路LAT1の出力Q3
は、フリップフロップDFF3のクロック端子CKに入力され
る。Ｄ端子にはこのフリップフロップDFF3の出力が入
力される。出力Ｑからはウィンドウ信号WDが出力され
る。
ップフロップDFF1のクロックとして入力される。Ｄ端子
は常にハイレベルに固定しておく。リセット入力Ｒに
は、基準クロック信号φがインバータG2により反転さ
れ、さらにナンドゲートG1を介して入力される。フリッ
プフロップDFF1の出力Ｑはフリップフロップ２のＤ端子
に接続される。クロック端子CKには基準クロック信号φ
が入力される。フリップフロップDFF2の出力Ｑは位相検
出回路PDに入力される。位相検出回路PDの出力はそれぞ
れ加算回路ADDのB0〜B3端子に入力される。加算回路ADD
の出力端子Σ０〜Σ３のラッチ回路LAT1の端子D0〜D3に
接続されている。加算回路ADDの桁上げ端子C0は単にハ
イレベルにしておく。ラッチ回路LAT1の出力端子Q0〜Q3
は加算回路ADDの別の入力端子A0〜A3にそれぞれ接続さ
れている。また、ラッチ回路LAT1の出力端子Q1〜Q3は位
相検出回路PDに入力される。このラッチ回路LAT1は基準
クロック信号φがクロック端子CKに入力される際にその
立上りでラッチ動作を行なう。ラッチ回路LAT1の出力Q3
は、フリップフロップDFF3のクロック端子CKに入力され
る。Ｄ端子にはこのフリップフロップDFF3の出力が入
力される。出力Ｑからはウィンドウ信号WDが出力され
る。
位相検出回路PDは、３個のインバータG23〜G25、７個の
２入力アンドゲートG26〜G28、G30、G35〜G37、２個の
３入力アンドゲートG29、G31、２個の２入力オアゲート
G32、G34、１個の３入力オアゲートG33で構成する。ラ
ッチ回路LAT1の出力Q1はインバータG23とアンドゲートG
27、G31に、出力Q2はインバータG24とアンドゲートG2
9、G30に、出力Q3はインバータG25とアンドゲートG26、
G28に入力する。インバータG23の出力はアンドゲートG2
6、G29の入力となる。インバータG24の出力はアンドゲ
ートG28、G31の入力となる。インバータG25の出力はア
ンドゲートG27、G29、G30、G31それぞれの入力となる。
アンドゲートG26、G27の出力はオアゲートG32に入力さ
れる。アンドゲートG28、G29、G31の出力はオアゲートG
33に入力される。アンドゲートG31の出力はオアゲートG
34にも入力される。オアゲートG34の他方の入力はアン
ドゲートG30の出力である。オアゲートG32の出力はアン
ドゲートG35に、オアゲートG33の出力はアンドゲートG3
6に、オアゲートG34の出力はアンドゲートG37にそれぞ
れ入力される。アンドゲートG35〜G37の他方の入力には
フリップフロップDFF2の出力Ｑが共通して入力される。
アンドゲートG35の出力は加算回路ADDの端子B0に、アン
ドゲートG36の出力は端子B1に、アンドゲートG37の出力
は端子B2、B3に入力される。
２入力アンドゲートG26〜G28、G30、G35〜G37、２個の
３入力アンドゲートG29、G31、２個の２入力オアゲート
G32、G34、１個の３入力オアゲートG33で構成する。ラ
ッチ回路LAT1の出力Q1はインバータG23とアンドゲートG
27、G31に、出力Q2はインバータG24とアンドゲートG2
9、G30に、出力Q3はインバータG25とアンドゲートG26、
G28に入力する。インバータG23の出力はアンドゲートG2
6、G29の入力となる。インバータG24の出力はアンドゲ
ートG28、G31の入力となる。インバータG25の出力はア
ンドゲートG27、G29、G30、G31それぞれの入力となる。
アンドゲートG26、G27の出力はオアゲートG32に入力さ
れる。アンドゲートG28、G29、G31の出力はオアゲートG
33に入力される。アンドゲートG31の出力はオアゲートG
34にも入力される。オアゲートG34の他方の入力はアン
ドゲートG30の出力である。オアゲートG32の出力はアン
ドゲートG35に、オアゲートG33の出力はアンドゲートG3
6に、オアゲートG34の出力はアンドゲートG37にそれぞ
れ入力される。アンドゲートG35〜G37の他方の入力には
フリップフロップDFF2の出力Ｑが共通して入力される。
アンドゲートG35の出力は加算回路ADDの端子B0に、アン
ドゲートG36の出力は端子B1に、アンドゲートG37の出力
は端子B2、B3に入力される。
基準クロック信号φはRD信号のデータレイトの32倍の周
波数に設定する。
波数に設定する。
第２図はラッチ回路の出力値と位相検出回路の出力値、
加算回路の出力値の対応を16進数で示したものである。
加算回路の出力値の対応を16進数で示したものである。
次に本発明の回路動作を第２図、および第３図のタイム
チャートを参照して説明する。フリップフロップDFF1、
DFF2、ナンドゲートG1、インバータG2は第５図の従来例
と同じワンショット回路である。第３図のタイムチャー
トで説明する。まず初めにRD信号が“L"でラッチ回路LA
T1の出力値が１と仮定する。するとフリップフロップDF
F2のＱ端子は“L"になるからアンドゲートG35〜G37の出
力が“L"、すなわち、加算回路ADDの入力B0〜B3は０に
なる。また加算回路ADDの入力A0〜A3にはラッチ回路LAT
1の出力が入力されることから１となる。桁上げ信号C0
は“H"なので加算回路ADDの出力は２となる。次の基準
クロック信号φの立ち上がりで加算回路ADDの出力がラ
ッチ回路LAT1にラッチされる。従ってラッチ回路LAT1の
出力値は２となる。RD信号は相変わらず“L"なので先ほ
ど述べたと同様に加算回路ADDの入力B0〜B3は０にな
る。また加算回路ADDの入力A0〜A3は２なので加算回路A
DDの出力値は３となる。次の基準クロック信号φの立ち
上がりで加算回路ADDの出力はラッチ回路LAT1にラッチ
される。従ってラッチ回路LAT1の出力値は３になる。こ
のようにRD信号が“L"のときはラッチ回路LAT1の出力値
はインクリメントされていく。ここでたとえばラッチ回
路LAT1の出力値がＡの時にRD信号が“H"になるとフリッ
プフロップDFF1のＱ端子は“H"となり、次の基準クロッ
ク信号の立上がりでフリップフロップDFF2のＱ端子は
“H"になる。またラッチ回路LAT1の出力値はＢとなりそ
のときの位相検出回路PDの出力値は第２図により２であ
るから、加算回路ADDのB0〜B3は２になる。また加算回
路ADDのA0〜A3はＢなのでADDの出力値はＥとなる。基準
クロック信号φが“L"になるとインバータG2は“H"にな
り、ナンドゲートG1は“L"になる。この信号が反転され
てリセット入力Ｒに入力されるのでフリップフロップDF
F1はリセットされて、Ｑ端子は“L"になる。次の基準ク
ロック信号φの立ち上りで、フリップフロップDFF2のＱ
端子は“L"になりラッチ回路LAT1の出力値は第２図から
Ｅになる。その後RD信号が“H"になるまでインクリメン
ト動作をする。ラッチ回路LAT1の出力値がＣのところで
再びRD信号が“H"になるとラッチ回路LAT1の出力値は前
述したようにＣ→Ｄ→Ｆ→０・・と変化していく。WD信
号はラッチ回路LAT1の最上位ビットQ3が立上がるたびに
反転する。
チャートを参照して説明する。フリップフロップDFF1、
DFF2、ナンドゲートG1、インバータG2は第５図の従来例
と同じワンショット回路である。第３図のタイムチャー
トで説明する。まず初めにRD信号が“L"でラッチ回路LA
T1の出力値が１と仮定する。するとフリップフロップDF
F2のＱ端子は“L"になるからアンドゲートG35〜G37の出
力が“L"、すなわち、加算回路ADDの入力B0〜B3は０に
なる。また加算回路ADDの入力A0〜A3にはラッチ回路LAT
1の出力が入力されることから１となる。桁上げ信号C0
は“H"なので加算回路ADDの出力は２となる。次の基準
クロック信号φの立ち上がりで加算回路ADDの出力がラ
ッチ回路LAT1にラッチされる。従ってラッチ回路LAT1の
出力値は２となる。RD信号は相変わらず“L"なので先ほ
ど述べたと同様に加算回路ADDの入力B0〜B3は０にな
る。また加算回路ADDの入力A0〜A3は２なので加算回路A
DDの出力値は３となる。次の基準クロック信号φの立ち
上がりで加算回路ADDの出力はラッチ回路LAT1にラッチ
される。従ってラッチ回路LAT1の出力値は３になる。こ
のようにRD信号が“L"のときはラッチ回路LAT1の出力値
はインクリメントされていく。ここでたとえばラッチ回
路LAT1の出力値がＡの時にRD信号が“H"になるとフリッ
プフロップDFF1のＱ端子は“H"となり、次の基準クロッ
ク信号の立上がりでフリップフロップDFF2のＱ端子は
“H"になる。またラッチ回路LAT1の出力値はＢとなりそ
のときの位相検出回路PDの出力値は第２図により２であ
るから、加算回路ADDのB0〜B3は２になる。また加算回
路ADDのA0〜A3はＢなのでADDの出力値はＥとなる。基準
クロック信号φが“L"になるとインバータG2は“H"にな
り、ナンドゲートG1は“L"になる。この信号が反転され
てリセット入力Ｒに入力されるのでフリップフロップDF
F1はリセットされて、Ｑ端子は“L"になる。次の基準ク
ロック信号φの立ち上りで、フリップフロップDFF2のＱ
端子は“L"になりラッチ回路LAT1の出力値は第２図から
Ｅになる。その後RD信号が“H"になるまでインクリメン
ト動作をする。ラッチ回路LAT1の出力値がＣのところで
再びRD信号が“H"になるとラッチ回路LAT1の出力値は前
述したようにＣ→Ｄ→Ｆ→０・・と変化していく。WD信
号はラッチ回路LAT1の最上位ビットQ3が立上がるたびに
反転する。
第４図はRD信号がWD信号の中央から右側にずれた場合を
示す。いずれもRD信号がWD信号の中央に来るようにWD信
号のパルス幅が変化する。以上のように本発明の回路は
従来の回路と全く同じ動作をする。
示す。いずれもRD信号がWD信号の中央に来るようにWD信
号のパルス幅が変化する。以上のように本発明の回路は
従来の回路と全く同じ動作をする。
以下第２図の説明を補足する。
例えばラッチ回路の出力が５の場合は出力Q0、Q2が１で
出力Q1、Q3が０である。従ってアンドゲートG26には、
インバータG23により出力Q1が反転された値である１と
出力Q2である０が入力される。アンドゲートG27には、
出力Q1である０とインバータG25により出力Q3が反転さ
れた値である１が入力される。アンドゲートG28には出
力Q2がインバータG24により反転された値である０と出
力Q3である０が入力される。アンドゲートG29にはイン
バータG23の出力１と、出力Q2である１と、インバータG
25の出力である１とが入力される。アンドゲートG30に
は出力Q2である１とインバータG25の出力１が入力され
る。アンドゲートG31には出力Q1である０と、インバー
タG24の出力である０と、インバータG25の出力である１
とが入力される。以上より、オアゲート32には、アンド
ゲートG26の出力である０とアンドゲートG27の出力があ
る０が入力される。また、オアゲートG33には、アンド
ゲートG28の出力である０とアンドゲートG29の出力であ
る１とアンドゲートG31の出力である０とが入力され
る。オアゲートG34にはアンドゲートG30の出力である１
とアンドゲートG31の出力である０が入力される。アン
ドゲートG35、G36、G37の一端にはそれぞれ“H"である
フリップフロップDFF2の出力Ｑが入力されている。アン
ドゲートG35のもう一方の入力はオアゲートG32の出力で
０であるから加算回路ADDのB0端子には０が入力され
る。アンドゲートG36のもう一方の入力はオアゲートG33
の出力で１であるから加算回路ADDのB1端子には１が入
力される。アンドゲートG37のもう一方の入力はオアゲ
ートG34の出力で１であるから加算回路ADDのB2、B3端子
には１が入力される。これは位相検出回路PDの出力がＥ
であることを示す。他のラッチ回路LAT1の出力値に対し
ても同様に考えることができる。
出力Q1、Q3が０である。従ってアンドゲートG26には、
インバータG23により出力Q1が反転された値である１と
出力Q2である０が入力される。アンドゲートG27には、
出力Q1である０とインバータG25により出力Q3が反転さ
れた値である１が入力される。アンドゲートG28には出
力Q2がインバータG24により反転された値である０と出
力Q3である０が入力される。アンドゲートG29にはイン
バータG23の出力１と、出力Q2である１と、インバータG
25の出力である１とが入力される。アンドゲートG30に
は出力Q2である１とインバータG25の出力１が入力され
る。アンドゲートG31には出力Q1である０と、インバー
タG24の出力である０と、インバータG25の出力である１
とが入力される。以上より、オアゲート32には、アンド
ゲートG26の出力である０とアンドゲートG27の出力があ
る０が入力される。また、オアゲートG33には、アンド
ゲートG28の出力である０とアンドゲートG29の出力であ
る１とアンドゲートG31の出力である０とが入力され
る。オアゲートG34にはアンドゲートG30の出力である１
とアンドゲートG31の出力である０が入力される。アン
ドゲートG35、G36、G37の一端にはそれぞれ“H"である
フリップフロップDFF2の出力Ｑが入力されている。アン
ドゲートG35のもう一方の入力はオアゲートG32の出力で
０であるから加算回路ADDのB0端子には０が入力され
る。アンドゲートG36のもう一方の入力はオアゲートG33
の出力で１であるから加算回路ADDのB1端子には１が入
力される。アンドゲートG37のもう一方の入力はオアゲ
ートG34の出力で１であるから加算回路ADDのB2、B3端子
には１が入力される。これは位相検出回路PDの出力がＥ
であることを示す。他のラッチ回路LAT1の出力値に対し
ても同様に考えることができる。
フリップフロップDFF2の出力Ｑが“L"の場合には、アン
ドゲートG35、G36、G37の一端に０が入力されることに
なるため、これらアンドゲートG35、G36、G37の出力、
すなわち位相検出回路の出力は常に０となる。桁上げ信
号C0は“H"なので加算回路ADDの出力は、ラッチ回路LAT
1より常に１大きな値となる。
ドゲートG35、G36、G37の一端に０が入力されることに
なるため、これらアンドゲートG35、G36、G37の出力、
すなわち位相検出回路の出力は常に０となる。桁上げ信
号C0は“H"なので加算回路ADDの出力は、ラッチ回路LAT
1より常に１大きな値となる。
フリップフロップDFF2の出力Ｑが“H"の場合には、ラッ
チ回路LAT1の出力と位相検出回路PDの出力が加算回路AD
Dで加算される。桁上げ信号C0が“H"なので加算回路ADD
からは、第２図の３番目の列に示した値が出力される。
チ回路LAT1の出力と位相検出回路PDの出力が加算回路AD
Dで加算される。桁上げ信号C0が“H"なので加算回路ADD
からは、第２図の３番目の列に示した値が出力される。
発明の効果 以上説明したように本発明は、従来デバイス設計が困難
であったROMの部分を加算回路と位相検出回路に置き換
えることによりCMOSのLSIに容易に適用することができ
る。このため消費電力の大幅な削減ができる。またPLL
回路の精度を２倍に上げるには従来の回路ではROMの容
量を２倍にする必要があり素子数が多くなるのに対し、
本発明による回路では加算回路、ラッチ回路、位相検出
回路のビット数を単に１ビット追加するのみで実現可能
であるという利点がある。
であったROMの部分を加算回路と位相検出回路に置き換
えることによりCMOSのLSIに容易に適用することができ
る。このため消費電力の大幅な削減ができる。またPLL
回路の精度を２倍に上げるには従来の回路ではROMの容
量を２倍にする必要があり素子数が多くなるのに対し、
本発明による回路では加算回路、ラッチ回路、位相検出
回路のビット数を単に１ビット追加するのみで実現可能
であるという利点がある。
第１図は本発明のPLL回路の一実施例、 第２図は第１図の回路の各信号の状態、 第３図は第１図の回路のタイムチャート（１）、 第４図は第１図の回路のタイムチャート（２）、 第５図は従来のPLL回路の一例、 第６図は第５図の回路のROMのデータ対応表、 第７図は第５図の回路のタイムチャート（１）、 第８図は第５図の回路のタイムチャート（２）である。 （主な参照番号） G1,G11……ナンドゲート、 G2,G12,G23,G24,G25……インバータ、 G26,G27,G28,G30,G35,G36,G37……２入力アンドゲー
ト、 G29,G31……３入力アンドゲート、 G32,G34……２入力オアゲート、 G33……３入力オアゲート、 DFF1,DFF2,DFF3,DFF11,DFF12,DFF13……Ｄフリップフロ
ップ、 LAT1,LAT2……ラッチ回路、 ADD……加算回路、 ROM……読み出し専用メモリ（ROM）
ト、 G29,G31……３入力アンドゲート、 G32,G34……２入力オアゲート、 G33……３入力オアゲート、 DFF1,DFF2,DFF3,DFF11,DFF12,DFF13……Ｄフリップフロ
ップ、 LAT1,LAT2……ラッチ回路、 ADD……加算回路、 ROM……読み出し専用メモリ（ROM）
Claims (1)
- 【請求項１】ディスクからの読み出し信号に同期したウ
インドウ信号を発生するディジタルPLL回路において、
前記読み出し信号を入力とし、所定幅のワンショットパ
ルスを生成するワンショット回路と、ラッチ回路と、ラ
ッチ回路からの出力をクロックとして受け、前記読み出
し信号に同期したウインドウ信号を出力するフリップ・
フロップ回路と、前記ワンショット回路からワンショッ
トパルスが生成された時に、前記読み出し信号と生成す
べきウインドウ信号との位相差を検出すべく、前記ラッ
チ回路の出力を入力とし、当該ラッチ回路の内容に応じ
て前記位相差に相当する値を示す情報を作成する位相検
出回路と、該位相検出回路の出力と前記ラッチ回路の出
力とを入力とし、両者を加算する加算回路とを具備し、
前記加算回路の加算結果を前記ラッチ回路にラッチする
ようにしたことを特徴とするディジタルPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163005A JPH0770989B2 (ja) | 1986-07-10 | 1986-07-10 | デイジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61163005A JPH0770989B2 (ja) | 1986-07-10 | 1986-07-10 | デイジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6318724A JPS6318724A (ja) | 1988-01-26 |
| JPH0770989B2 true JPH0770989B2 (ja) | 1995-07-31 |
Family
ID=15765384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61163005A Expired - Lifetime JPH0770989B2 (ja) | 1986-07-10 | 1986-07-10 | デイジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770989B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021223849A1 (de) | 2020-05-05 | 2021-11-11 | Wacker Chemie Ag | Polyvinylalkohol-stabilisierte (meth)acrylsäureesterpolymere |
-
1986
- 1986-07-10 JP JP61163005A patent/JPH0770989B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021223849A1 (de) | 2020-05-05 | 2021-11-11 | Wacker Chemie Ag | Polyvinylalkohol-stabilisierte (meth)acrylsäureesterpolymere |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6318724A (ja) | 1988-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |