JPH0770453B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0770453B2 JPH0770453B2 JP2148653A JP14865390A JPH0770453B2 JP H0770453 B2 JPH0770453 B2 JP H0770453B2 JP 2148653 A JP2148653 A JP 2148653A JP 14865390 A JP14865390 A JP 14865390A JP H0770453 B2 JPH0770453 B2 JP H0770453B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- metal film
- lot number
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に係り、特に製品管
理を行うためのロット番号を半導体基板上に書き込む方
法に関する。
理を行うためのロット番号を半導体基板上に書き込む方
法に関する。
能動素子と受動素子とを一つの半導体基板上に集積させ
てなる半導体集積回路に近年著しい微細化が進められて
おり、半導体ウエハ（以下、ウエハとする）の表面に形
成される回路構造もこれに伴い極めて複雑化してきてい
る。例えば、プレーナ・プロセスにおいては、ウエハを
高温で酸化雰囲気に曝すことによって、その表面に均一
な厚みを持つSiO2膜が形成される。このSiO2膜は、ドナ
ーあるいはアクセプタ不純物原子の拡散に対してマスク
効果を持つが、この膜を写真蝕刻技術を利用することに
より微細加工する。このようなプロセスが何回も繰り返
されて多層構造の半導体集積回路が完成される。
てなる半導体集積回路に近年著しい微細化が進められて
おり、半導体ウエハ（以下、ウエハとする）の表面に形
成される回路構造もこれに伴い極めて複雑化してきてい
る。例えば、プレーナ・プロセスにおいては、ウエハを
高温で酸化雰囲気に曝すことによって、その表面に均一
な厚みを持つSiO2膜が形成される。このSiO2膜は、ドナ
ーあるいはアクセプタ不純物原子の拡散に対してマスク
効果を持つが、この膜を写真蝕刻技術を利用することに
より微細加工する。このようなプロセスが何回も繰り返
されて多層構造の半導体集積回路が完成される。
ところで、このような半導体基板の製造工程において
は、回路パターンの形成に先立ってこのパターンとは別
の領域にロット番号が形成され、このロット番号を光学
的に読み取ることによって製品の性質、数量その他の管
理が行われる。
は、回路パターンの形成に先立ってこのパターンとは別
の領域にロット番号が形成され、このロット番号を光学
的に読み取ることによって製品の性質、数量その他の管
理が行われる。
以下、従来のロット番号の印字方法及び印字構造を説明
する。
する。
第10図において、ウエハ（１）上にはロット番号を印字
するための印字エリア（２）及び回路パターンを形成す
るための回路エリア（３）が設定され、印字エリア
（２）には第11図に示すような所定のロット番号パター
ン（４）が形成される。その後、第12図に示されるよう
に、ウエハ（１）の全面上にポリシリコン等の絶縁膜
（５）が形成され、さらに絶縁膜（５）上にAl等の金属
膜（６）が形成される。このようにして多層構造の半導
体集積回路の作成が行われる。第12図では、それぞれ一
層の絶縁膜（５）及び金属膜（６）のみを示している
が、実際のプロセスにおいては10数種類の絶縁膜及び数
〜10数種類の金属膜が形成される。
するための印字エリア（２）及び回路パターンを形成す
るための回路エリア（３）が設定され、印字エリア
（２）には第11図に示すような所定のロット番号パター
ン（４）が形成される。その後、第12図に示されるよう
に、ウエハ（１）の全面上にポリシリコン等の絶縁膜
（５）が形成され、さらに絶縁膜（５）上にAl等の金属
膜（６）が形成される。このようにして多層構造の半導
体集積回路の作成が行われる。第12図では、それぞれ一
層の絶縁膜（５）及び金属膜（６）のみを示している
が、実際のプロセスにおいては10数種類の絶縁膜及び数
〜10数種類の金属膜が形成される。
尚、ロット番号パターン（４）が形成される印字エリア
（２）は、ウエハ（１）の回路エリア（３）を避けた領
域に設定され、例えば第10図に示すようにウエハ（１）
のオリエンテーション・フラット（1a）とは反対側の領
域あるいはオリエンテーション・フラット（1a）の近傍
に配置される。
（２）は、ウエハ（１）の回路エリア（３）を避けた領
域に設定され、例えば第10図に示すようにウエハ（１）
のオリエンテーション・フラット（1a）とは反対側の領
域あるいはオリエンテーション・フラット（1a）の近傍
に配置される。
第13図にロット番号の印字及び回路パターンの形成を行
う装置の構成を示す。まず、レジスト塗布装置（７）に
おいてウエハ（１）の表面上にレジストが塗布される。
次に、ウエハ（１）は第13図の破線で示されるように移
動し、マスクアライナ（８）で回路エリア（３）の露光
が、印字露光装置（９）で印字エリア（２）の露光がそ
れぞれ行われた後、現像装置（10）で双方のエリア
（２）及び（３）が同時に現像される。現像によりエリ
ア（２）及び（３）のレジストが除去され、ウエハ
（１）が露出状態となる。ここで、エッチングを施すこ
とにより回路パターン部分及びロット番号パターン部分
のウエハ（１）が侵食されてそれぞれ回路パターン及び
ロット番号パターンの凹部が形成される。
う装置の構成を示す。まず、レジスト塗布装置（７）に
おいてウエハ（１）の表面上にレジストが塗布される。
次に、ウエハ（１）は第13図の破線で示されるように移
動し、マスクアライナ（８）で回路エリア（３）の露光
が、印字露光装置（９）で印字エリア（２）の露光がそ
れぞれ行われた後、現像装置（10）で双方のエリア
（２）及び（３）が同時に現像される。現像によりエリ
ア（２）及び（３）のレジストが除去され、ウエハ
（１）が露出状態となる。ここで、エッチングを施すこ
とにより回路パターン部分及びロット番号パターン部分
のウエハ（１）が侵食されてそれぞれ回路パターン及び
ロット番号パターンの凹部が形成される。
その後、金属膜形成、レジスト塗布、露光、現像及びエ
ッチングといったプロセスが繰り返されて、複数層の回
路パターンが積み重ねられていくこととなる。
ッチングといったプロセスが繰り返されて、複数層の回
路パターンが積み重ねられていくこととなる。
そして、このようなプロセス中のウエハ（１）は上述の
ように蝕刻されたロット番号パターン（４）を光学的に
読み取ることによりロット認識が行われる。
ように蝕刻されたロット番号パターン（４）を光学的に
読み取ることによりロット認識が行われる。
ところが、ウエハ（１）自体に各パターンが蝕刻された
後の回路パターンの積層形成は、回路エリア（３）のみ
ならず、印字エリア（２）をも含むウエハ（１）の全面
に対して行われる。すなわち、本来当初の蝕刻により既
に形成されたロット番号パターン（４）の上にまで膜が
積層形成されてしまう。このため、第14図に示されるよ
うに、コード化されたロット番号パターン（4a）のＢ−
Ｂ線上を印字コード読取装置（図示せず）の光センサで
読み取った信号S1のレベルは大幅に乱れたものとなる。
第14図において、Vfはフルスケールを示す。
後の回路パターンの積層形成は、回路エリア（３）のみ
ならず、印字エリア（２）をも含むウエハ（１）の全面
に対して行われる。すなわち、本来当初の蝕刻により既
に形成されたロット番号パターン（４）の上にまで膜が
積層形成されてしまう。このため、第14図に示されるよ
うに、コード化されたロット番号パターン（4a）のＢ−
Ｂ線上を印字コード読取装置（図示せず）の光センサで
読み取った信号S1のレベルは大幅に乱れたものとなる。
第14図において、Vfはフルスケールを示す。
これは、金属膜とレジスト等の絶縁膜との界面で化学反
応が生じて異物が生成され、この異物が光センサで読み
取る際に乱反射を引き起こして読取信号S1のノイズ成分
として混入することに起因すると考えられる。その結
果、印字されたロット番号パターン（4a）の読取精度の
低下をもたらしているのである。
応が生じて異物が生成され、この異物が光センサで読み
取る際に乱反射を引き起こして読取信号S1のノイズ成分
として混入することに起因すると考えられる。その結
果、印字されたロット番号パターン（4a）の読取精度の
低下をもたらしているのである。
以上説明したように、従来は印字エリア（２）内の膜間
に存在する異物に起因して乱反射が起こり、ノイズ成分
が読取信号S1に混入するためにロット番号の読取精度が
低下し、正確な製品管理を行うことが困難であるという
問題点があった。
に存在する異物に起因して乱反射が起こり、ノイズ成分
が読取信号S1に混入するためにロット番号の読取精度が
低下し、正確な製品管理を行うことが困難であるという
問題点があった。
この発明はこのような問題点を解消するためになされた
もので、ロット番号を正確に読み取ることができる半導
体装置を製造する方法を提供することを目的とする。
もので、ロット番号を正確に読み取ることができる半導
体装置を製造する方法を提供することを目的とする。
この発明に係る半導体装置の製造方法は、回路パターン
を形成するための回路エリア及びロット番号パターンを
形成するための印字エリアを有する半導体ウエハの表面
を蝕刻することにより印字エリアのロット番号パターン
を形成し、半導体ウエハの表面全面上に金属膜を形成
し、半導体ウエハの回路エリア上に位置すると共に金属
膜により形成しようとする回路パターン以外の部分の金
属膜及び印字エリア上の金属膜を選択的に且つ同時に除
去する方法である。
を形成するための回路エリア及びロット番号パターンを
形成するための印字エリアを有する半導体ウエハの表面
を蝕刻することにより印字エリアのロット番号パターン
を形成し、半導体ウエハの表面全面上に金属膜を形成
し、半導体ウエハの回路エリア上に位置すると共に金属
膜により形成しようとする回路パターン以外の部分の金
属膜及び印字エリア上の金属膜を選択的に且つ同時に除
去する方法である。
この発明においては、回路エリアにおける不要の金属膜
を除去する際に印字エリア上に金属膜も同時に除去され
る。
を除去する際に印字エリア上に金属膜も同時に除去され
る。
以下、この発明の実施例を添付図面に基づいて説明す
る。
る。
第1A図ないし第1D図はそれぞれこの発明の一実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
まず、第1A図に示すように、半導体ウエハ（11）上にロ
ット番号パターンを印字するための印字エリア（12）と
回路パターンを形成するための回路エリア（13）が設定
され、印字エリア（12）の表面を蝕刻することによりロ
ット番号パターン（14）が印字される。
る半導体装置の製造方法を工程順に示す断面図である。
まず、第1A図に示すように、半導体ウエハ（11）上にロ
ット番号パターンを印字するための印字エリア（12）と
回路パターンを形成するための回路エリア（13）が設定
され、印字エリア（12）の表面を蝕刻することによりロ
ット番号パターン（14）が印字される。
このロット番号パターン（14）の印字には第13図に示し
た製造装置と同様の装置が用いられる。すなわち、レジ
スト塗布装置（７）において半導体ウテハ（11）の表面
上にレジストが塗布される。次に、ウエハ（11）はマス
クアライナ（８）で回路エリア（13）の露光が、印字露
光装置（９）で印字エリア（12）の露光がそれぞれ行わ
れた後、現像装置（10）で双方のエリア（12）及び（1
3）が同時に現像される。これによりエリア（12）及び
（13）のレジストが除去され、ウエハ（11）が露光状態
となる。ここで、エッチングを施すことにより回路パタ
ーン部分及びロット番号パターン部分のウエハ（11）が
侵食されて回路パターン及びロット番号パターン（14）
の凹部がそれぞれ形成される。
た製造装置と同様の装置が用いられる。すなわち、レジ
スト塗布装置（７）において半導体ウテハ（11）の表面
上にレジストが塗布される。次に、ウエハ（11）はマス
クアライナ（８）で回路エリア（13）の露光が、印字露
光装置（９）で印字エリア（12）の露光がそれぞれ行わ
れた後、現像装置（10）で双方のエリア（12）及び（1
3）が同時に現像される。これによりエリア（12）及び
（13）のレジストが除去され、ウエハ（11）が露光状態
となる。ここで、エッチングを施すことにより回路パタ
ーン部分及びロット番号パターン部分のウエハ（11）が
侵食されて回路パターン及びロット番号パターン（14）
の凹部がそれぞれ形成される。
その後、ウエハ（11）の回路エリア（13）上には必要な
箇所に金属パターン（13a）が形成される。
箇所に金属パターン（13a）が形成される。
次に、第1B図に示されるように、ウエハ（11）の全面上
にポリシリコン等の絶縁膜（15）及びAl等の金属膜（1
6）が順次形成された後、再びレジスト塗布装置（７）
を用いて金属膜（16）の上にレジスト（17）が塗布され
る。
にポリシリコン等の絶縁膜（15）及びAl等の金属膜（1
6）が順次形成された後、再びレジスト塗布装置（７）
を用いて金属膜（16）の上にレジスト（17）が塗布され
る。
さらに、回路エリア（13）上で且つ金属膜（16）により
形成しようとする回路パターン以外の部分、すなわち回
路エリア（13）における金属膜（16）の不要部分のレジ
スト（17）がマスクアライナ（８）で露光され、次いで
印字露光装置（９）で印字エリア（12）上のレジスト
（17）が露光される。これらの露光された部分のレジス
ト（17）は、現像装置（10）で現像されることにより第
1C図に示すように除去される。
形成しようとする回路パターン以外の部分、すなわち回
路エリア（13）における金属膜（16）の不要部分のレジ
スト（17）がマスクアライナ（８）で露光され、次いで
印字露光装置（９）で印字エリア（12）上のレジスト
（17）が露光される。これらの露光された部分のレジス
ト（17）は、現像装置（10）で現像されることにより第
1C図に示すように除去される。
次に、レジスト（17）をマスクとして金属膜（16）をエ
ッチングする。これにより、第1D図に示すように、回路
エリア（13）の不要部分及び印字エリア（12）上の金属
膜（16）が選択的に除去される。さらに、残留している
レジスト（17）の除去が行われる。
ッチングする。これにより、第1D図に示すように、回路
エリア（13）の不要部分及び印字エリア（12）上の金属
膜（16）が選択的に除去される。さらに、残留している
レジスト（17）の除去が行われる。
以後、同様にして絶縁膜形成、金属膜形成、レジスト塗
布、露光、現像及び金属膜のエッチングといったプロセ
スが繰り返されることにより、複数層の回路パターンが
積み重ねられていくこととなる。ところが、回路エリア
（13）の金属膜がエッチングされる毎に印字エリア（1
2）上の金属膜も除去される。
布、露光、現像及び金属膜のエッチングといったプロセ
スが繰り返されることにより、複数層の回路パターンが
積み重ねられていくこととなる。ところが、回路エリア
（13）の金属膜がエッチングされる毎に印字エリア（1
2）上の金属膜も除去される。
このため、回路パターンの完成時においても、印字エリ
ア（12）には第２図及び第３図に示されるように金属膜
が蓄積されることはない。従って、印字コード読取装置
（図示せず）の光センサでロット番号パターン（14）を
読み取る際には、金属膜と絶縁膜との界面に生成された
異物に起因する光の乱反射によってノイズ成分が読取信
号に混入するという不都合が未然に回避される。例え
ば、第４図に示されるように、コード化されたロッド番
号パターン（14）のＡ−Ａ線上を光センサで読み取った
信号S2は正確にロット番号パターン（14）を再現したも
のとなり、高精度でロット番号パターン（14）を読み取
ることが可能となる。尚、第４図において、Vfはフルス
ケールを示す。
ア（12）には第２図及び第３図に示されるように金属膜
が蓄積されることはない。従って、印字コード読取装置
（図示せず）の光センサでロット番号パターン（14）を
読み取る際には、金属膜と絶縁膜との界面に生成された
異物に起因する光の乱反射によってノイズ成分が読取信
号に混入するという不都合が未然に回避される。例え
ば、第４図に示されるように、コード化されたロッド番
号パターン（14）のＡ−Ａ線上を光センサで読み取った
信号S2は正確にロット番号パターン（14）を再現したも
のとなり、高精度でロット番号パターン（14）を読み取
ることが可能となる。尚、第４図において、Vfはフルス
ケールを示す。
ここで、この発明で用いられるロット番号パターンの印
字例について説明する。第5A図は印字エリア（22）の構
成を示し、印字エリア（22）には作業者が目視により判
読するための文字印字（23）と印字コード読取装置（図
示せず）による読み取りに供されるコード印字（24）と
が印字されている。さらに、コード印字（24）を捜しや
すくするために印字エリア（22）の両端部にそれぞれス
タートビット（25）及びエンドビット（26）が形成され
ている。この例では、金属膜が除去されるエリア（22
a）が印字エリア（22）より小さく、スタートビット（2
5）及びエンドビット（26）の一部とコード印字（24）
とをカバーする領域となっている。
字例について説明する。第5A図は印字エリア（22）の構
成を示し、印字エリア（22）には作業者が目視により判
読するための文字印字（23）と印字コード読取装置（図
示せず）による読み取りに供されるコード印字（24）と
が印字されている。さらに、コード印字（24）を捜しや
すくするために印字エリア（22）の両端部にそれぞれス
タートビット（25）及びエンドビット（26）が形成され
ている。この例では、金属膜が除去されるエリア（22
a）が印字エリア（22）より小さく、スタートビット（2
5）及びエンドビット（26）の一部とコード印字（24）
とをカバーする領域となっている。
コード印字（24）の内容は、第5B図に示すように、0:1
のビット情報を単位として構成されており、英字、数
字、その他の文字をビット数に応じて16文字（４ビッ
ト）、64文字（６ビット）、256文字（８ビット）等を
区別する。第5B図に示されるコード印字（24）は６ビッ
ト構成である。第5C図に示すように、各ビット情報はウ
エハ（11）の表面の所定領域に複数の凹凸刻印（24a）
により“1"を、平坦面により“0"をそれぞれ表してお
り、一つの凸部の幅Ｄは例えば５〜25μｍ程度に形成さ
れる。
のビット情報を単位として構成されており、英字、数
字、その他の文字をビット数に応じて16文字（４ビッ
ト）、64文字（６ビット）、256文字（８ビット）等を
区別する。第5B図に示されるコード印字（24）は６ビッ
ト構成である。第5C図に示すように、各ビット情報はウ
エハ（11）の表面の所定領域に複数の凹凸刻印（24a）
により“1"を、平坦面により“0"をそれぞれ表してお
り、一つの凸部の幅Ｄは例えば５〜25μｍ程度に形成さ
れる。
このようなビット情報を読み取る際には、まずコード印
字（24）上に照明光を照射し、各ビット情報毎に一次回
折光を検出して、その輝度分布を求める。そして、第６
図に示すように、分布のピークを示す輝度が設定値L0を
越えた場合には“1"、設定値L0より小さい場合には“0"
と判定する。
字（24）上に照明光を照射し、各ビット情報毎に一次回
折光を検出して、その輝度分布を求める。そして、第６
図に示すように、分布のピークを示す輝度が設定値L0を
越えた場合には“1"、設定値L0より小さい場合には“0"
と判定する。
また、第5A図に示す金属膜の除去エリア（22a）は、長
手方向についてはスタートビット（25）及びエンドビッ
ト（26）の端縁に対し、幅方向についてはコード印字
（24）の端縁に対してそれぞれ0.1〜0.5mm程度広くとる
ことが望ましい。尚、幅方向に関しては、文字印字（2
3）を含む印字エリア（22）全体を金属膜の除去エリア
（22b）とした方が、作業者にとってロット番号を目視
で判読しやすくなるので好ましい。ただし、実際には回
路エリアとの兼合いで決定されることとなる。
手方向についてはスタートビット（25）及びエンドビッ
ト（26）の端縁に対し、幅方向についてはコード印字
（24）の端縁に対してそれぞれ0.1〜0.5mm程度広くとる
ことが望ましい。尚、幅方向に関しては、文字印字（2
3）を含む印字エリア（22）全体を金属膜の除去エリア
（22b）とした方が、作業者にとってロット番号を目視
で判読しやすくなるので好ましい。ただし、実際には回
路エリアとの兼合いで決定されることとなる。
また、スタートビット及びエンドビットを用いる代わり
に、第7A図に示すように、コード印字（34）を捜すため
の識別子（35）を各コード印字（34）の近傍に形成して
もよい。識別子（35）は、第7B図及び第7C図に示すよう
に、コード印字（34）の“1"を表すビット情報と同様に
複数の凹凸刻印（35a）により構成されている。この場
合にも、金属膜の除去エリア（32a）は、長手方向につ
いてコード印字（34）の端縁に対し、幅方向については
識別子（35）を含むコード印字（34）の端縁に対してそ
れぞれ0.1〜0.5mm程度広くとることが望ましい。尚、幅
方向に関しては、文字印字（33）を含む印字エリア（3
2）全体を金属膜の除去エリア（32b）とした方がより好
ましい。
に、第7A図に示すように、コード印字（34）を捜すため
の識別子（35）を各コード印字（34）の近傍に形成して
もよい。識別子（35）は、第7B図及び第7C図に示すよう
に、コード印字（34）の“1"を表すビット情報と同様に
複数の凹凸刻印（35a）により構成されている。この場
合にも、金属膜の除去エリア（32a）は、長手方向につ
いてコード印字（34）の端縁に対し、幅方向については
識別子（35）を含むコード印字（34）の端縁に対してそ
れぞれ0.1〜0.5mm程度広くとることが望ましい。尚、幅
方向に関しては、文字印字（33）を含む印字エリア（3
2）全体を金属膜の除去エリア（32b）とした方がより好
ましい。
第8A図に示すように、コード印字を用いずに印字エリア
（42）内に文字印字（43）のみを形成してもよい。ロッ
ト番号読み取りの際には、読み取り装置（図示せず）に
より文字印字（48）そのものを直接読み取り、ロット認
識を行う。この場合、長手方向及び幅方向共に文字印字
（43）の端縁に対して0.1〜0.5mm程度広い範囲に金属膜
の除去エリア（42a）を設定することが望ましい。ま
た、文字印字（43）の形態としては、第8B図に示すよう
に露光機（図示せず）により形成されるストライプ状の
もの、第8C図及び第8D図に示すようにレーザ印字等によ
り形成されるドット状のもの等がある。
（42）内に文字印字（43）のみを形成してもよい。ロッ
ト番号読み取りの際には、読み取り装置（図示せず）に
より文字印字（48）そのものを直接読み取り、ロット認
識を行う。この場合、長手方向及び幅方向共に文字印字
（43）の端縁に対して0.1〜0.5mm程度広い範囲に金属膜
の除去エリア（42a）を設定することが望ましい。ま
た、文字印字（43）の形態としては、第8B図に示すよう
に露光機（図示せず）により形成されるストライプ状の
もの、第8C図及び第8D図に示すようにレーザ印字等によ
り形成されるドット状のもの等がある。
尚、第9A図に示されるように、印字エリア（52）は、ウ
エハ（51）の回路エリア（53）を避けた領域、例えばウ
エハ（51）のオリエンテーション・フラット（51a）と
は反対側の領域に設定される。あるいは第9B図に示され
るように、ウエハ（51）のオリエンテーション・フラッ
ト（51a）に近傍に配置してもよい。また、ロット番号
が文字印字とコード印字の双方を含む場合には、第9C図
に示されるように文字印字（63）とコード印字（64）と
をウエハ（51）上の異なる箇所に設定してもよい。さら
に、この場合、第9D図に示されるようにコード印字（6
4）を回路エリア（53）のダイシングライン（53a）上に
設定することもできる。
エハ（51）の回路エリア（53）を避けた領域、例えばウ
エハ（51）のオリエンテーション・フラット（51a）と
は反対側の領域に設定される。あるいは第9B図に示され
るように、ウエハ（51）のオリエンテーション・フラッ
ト（51a）に近傍に配置してもよい。また、ロット番号
が文字印字とコード印字の双方を含む場合には、第9C図
に示されるように文字印字（63）とコード印字（64）と
をウエハ（51）上の異なる箇所に設定してもよい。さら
に、この場合、第9D図に示されるようにコード印字（6
4）を回路エリア（53）のダイシングライン（53a）上に
設定することもできる。
以上説明したように、この発明では、回路パターンを形
成するための回路エリア及びロット番号パターンを形成
するための印字エリアを有する半導体ウエハの表面を蝕
刻することにより印字エリアにロット番号パターンを形
成し、半導体ウエハの表面全面上に金属膜を形成し、半
導体ウエハの回路エリア上に位置すると共に金属膜によ
り形成しようとする回路パターン以外の部分の金属膜及
び印字エリア上の金属膜を選択的に且つ同時に除去する
ので、ロット番号を正確に読み取ることの可能な半導体
装置が製造される。
成するための回路エリア及びロット番号パターンを形成
するための印字エリアを有する半導体ウエハの表面を蝕
刻することにより印字エリアにロット番号パターンを形
成し、半導体ウエハの表面全面上に金属膜を形成し、半
導体ウエハの回路エリア上に位置すると共に金属膜によ
り形成しようとする回路パターン以外の部分の金属膜及
び印字エリア上の金属膜を選択的に且つ同時に除去する
ので、ロット番号を正確に読み取ることの可能な半導体
装置が製造される。
第1A図ないし第1D図はそれぞれこの発明の一実施例に係
る半導体装置の製造方法を工程順に示す断面図、第２図
及び第３図はそれぞれ実施例により製造された半導体装
置の印字エリアを示す平面図及び断面図、第４図は実施
例におけるロット番号パターンとその読取信号を示す
図、第5A図は実施例における印字エリアの構成を示す平
面図、第5B図は第5A図のコード印字を示す拡大図、第5C
図は第5B図のＩ−Ｉ線断面図、第６図はコード印字読取
信号の輝度分布図、第7A図は他の実施例における印字エ
リアの構成を示す平面図、第7B図は第7A図のコード印字
及び識別子を示す拡大図、第7C図は第7B図のII−II線断
面図、第8A図はさらに他の実施例における印字エリアの
構成を示す平面図、第8B図ないし第8D図はそれぞれ文字
印字の変形例を示す図、第9A図ないし第9D図はそれぞれ
印字エリアの設定箇所を示す平面図、第10図はウエハの
構成を示す平面図、第11図及び第12図はそれぞれ従来の
半導体装置の印字エリアを示す平面図及び断面図、第13
図は印字及び回路パターン形成を行う装置の構成を示す
図、第14図は従来の半導体装置におけるロット番号パタ
ーンとその読取信号を示す図である。 図において、（11）及び（51）は半導体ウエハ、（1
2）、（22）、（32）、（42）及び（52）は印字エリ
ア、（13）及び（53）は回路エリア、（14）はロット番
号パターン、（16）は金属膜である。 なお、各図中同一符号は同一または相当部分を示す。
る半導体装置の製造方法を工程順に示す断面図、第２図
及び第３図はそれぞれ実施例により製造された半導体装
置の印字エリアを示す平面図及び断面図、第４図は実施
例におけるロット番号パターンとその読取信号を示す
図、第5A図は実施例における印字エリアの構成を示す平
面図、第5B図は第5A図のコード印字を示す拡大図、第5C
図は第5B図のＩ−Ｉ線断面図、第６図はコード印字読取
信号の輝度分布図、第7A図は他の実施例における印字エ
リアの構成を示す平面図、第7B図は第7A図のコード印字
及び識別子を示す拡大図、第7C図は第7B図のII−II線断
面図、第8A図はさらに他の実施例における印字エリアの
構成を示す平面図、第8B図ないし第8D図はそれぞれ文字
印字の変形例を示す図、第9A図ないし第9D図はそれぞれ
印字エリアの設定箇所を示す平面図、第10図はウエハの
構成を示す平面図、第11図及び第12図はそれぞれ従来の
半導体装置の印字エリアを示す平面図及び断面図、第13
図は印字及び回路パターン形成を行う装置の構成を示す
図、第14図は従来の半導体装置におけるロット番号パタ
ーンとその読取信号を示す図である。 図において、（11）及び（51）は半導体ウエハ、（1
2）、（22）、（32）、（42）及び（52）は印字エリ
ア、（13）及び（53）は回路エリア、（14）はロット番
号パターン、（16）は金属膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】回路パターンを形成するための回路エリア
及びロット番号パターンを形成するための印字エリアを
有する半導体ウエハの表面を蝕刻することにより前記印
字エリアにロット番号パターンを形成し、 前記半導体ウエハの表面全面上に金属膜を形成し、 前記半導体ウエハの前記回路エリア上に位置すると共に
前記金属膜により形成しようとする回路パターン以外の
部分の前記金属膜及び前記印字エリア上の前記金属膜を
選択的に且つ同時に除去する ことを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148653A JPH0770453B2 (ja) | 1989-10-05 | 1990-06-08 | 半導体装置の製造方法 |
| US07/570,828 US5187118A (en) | 1989-10-05 | 1990-08-22 | Method of manufacturing semiconductor devices |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26063589 | 1989-10-05 | ||
| JP1-260635 | 1989-10-05 | ||
| JP2148653A JPH0770453B2 (ja) | 1989-10-05 | 1990-06-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209711A JPH03209711A (ja) | 1991-09-12 |
| JPH0770453B2 true JPH0770453B2 (ja) | 1995-07-31 |
Family
ID=26478779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148653A Expired - Fee Related JPH0770453B2 (ja) | 1989-10-05 | 1990-06-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187118A (ja) |
| JP (1) | JPH0770453B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0461110A (ja) * | 1990-06-22 | 1992-02-27 | Canon Sales Co Inc | 文字パターンの視認性向上方法 |
| JP2734183B2 (ja) * | 1990-07-19 | 1998-03-30 | 日本電気株式会社 | 液晶表示素子 |
| US6760472B1 (en) * | 1998-12-14 | 2004-07-06 | Hitachi, Ltd. | Identification method for an article using crystal defects |
| US6268228B1 (en) | 1999-01-27 | 2001-07-31 | International Business Machines Corporation | Electrical mask identification of memory modules |
| JP2010092975A (ja) * | 2008-10-06 | 2010-04-22 | Hitachi Cable Ltd | 窒化物半導体基板 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669084B2 (ja) * | 1984-05-08 | 1994-08-31 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JPS63232921A (ja) * | 1987-03-19 | 1988-09-28 | Toshiba Corp | 製造方法及び装置 |
| JPH0196920A (ja) * | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | ウエーハの識別方法 |
-
1990
- 1990-06-08 JP JP2148653A patent/JPH0770453B2/ja not_active Expired - Fee Related
- 1990-08-22 US US07/570,828 patent/US5187118A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5187118A (en) | 1993-02-16 |
| JPH03209711A (ja) | 1991-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5128283A (en) | Method of forming mask alignment marks | |
| JPH0519448A (ja) | 半導体装置製造用フオトレテイクル | |
| JP3970546B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6924090B2 (en) | Method of recording identifier and set of photomasks | |
| US6897010B2 (en) | Method of recording identifier and set of photomasks | |
| JPH0770453B2 (ja) | 半導体装置の製造方法 | |
| JPH0450730B2 (ja) | ||
| JP4039036B2 (ja) | アライメントマーク作製方法 | |
| US6399259B1 (en) | Method of forming alignment marks for photolithographic processing | |
| US6296991B1 (en) | Bi-focus exposure process | |
| US4612274A (en) | Electron beam/optical hybrid lithographic resist process in acoustic wave devices | |
| JPH0795543B2 (ja) | エツチング方法 | |
| US4581316A (en) | Method of forming resist patterns in negative photoresist layer using false pattern | |
| US6468704B1 (en) | Method for improved photomask alignment after epitaxial process through 90° orientation change | |
| JP4325206B2 (ja) | 識別情報記録方法 | |
| US5286610A (en) | Method of patterning organic macromolecular film | |
| JPH08213302A (ja) | 微細加工方法及びこの加工方法に用いる微細加工用フォトマスク | |
| JPH07111231A (ja) | 半導体装置およびその製造方法 | |
| JPS623944B2 (ja) | ||
| KR20000043252A (ko) | 반도체 소자의 마스크 제조방법 | |
| KR20080021392A (ko) | 식별부를 갖는 반도체 웨이퍼 | |
| EP0631316A2 (en) | Semiconductor device comprising an alignment mark, method of manufacturing the same and aligning method | |
| JPH03250727A (ja) | 半導体装置の製造方法 | |
| JPH0822947A (ja) | パターン形成方法及び半導体装置の製造方法 | |
| JPS62177922A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |