JPH0764925A - 多段並列バスの制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 並列バスの多段結合を容易にしてバスシステ
ムの拡張性を増す。 【構成】 下段並列バスシステム５１から中段並列バス
システム５０へアクセス要求信号を送り、その時、中段
バス５０が占有されておらずかつ上位バスからバス選択
信号が送られてなければ、アドレス仮ドライブ許可信号
を下段バス５１へ返す。下段バス５１は許可信号を受け
取るとアクセス先側のアドレスバス５８に仮アドレスデ
ータを送出する。アドレスバス５８上のデコーダ５９
は、仮アドレスデータを選択信号に変換してアクセス先
の下段並列バスシステム５２へ送る。下段バス５２は選
択信号を受け取ると、その時点でアクセス可能であれば
アクセス承認信号を下段バス５１へ返す。下段バス５１
はアクセス承認信号を受け取るとアドレスバス５８に本
アドレスデータを送出して下段バス５２に対するアクセ
スを開始する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シミュレータ等を構成
する際に用いられる集合型マイクロプロセッサシステム
において、プロセッサ間を接続する多段並列バスを制御
するための多段並列バスの制御装置に関する。

【０００２】

【従来の技術】従来、複数のプロセッサを並列に動作さ
せる集合型マイクロプロセッサシステムでは、各プロセ
ッサを結合するのに、単に一段の並列バスにより接続す
る方法がとられており、また、その場合のバス制御は単
にバス競合を制御するだけであった。そのため、プロセ
ッサを多段増結しようとすると、各プロセッサ間におけ
るバスアクセスの競合によるデッドロックを解消するた
めの競合調停用の制御回路を新設する必要がある。

【０００３】

【発明が解決しようとする課題】しかしながらこの競合
調停用制御回路は、システム全体のバスアクセスを集中
して制御管理するものであるから、システム規模に応じ
てそのつど設計して設置しなければならない。つまり、
従来の並列バスシステムは、並列バスを多段に接続する
ことが可能であるものの、競合調停用制御回路を新たに
設置する煩わしさがあり、バスシステムの拡張性が極め
て乏しいという問題があった。本発明は上記問題点を解
決するためになされたもので、その目的とするところ
は、プロセッサが接続される並列バスの多段結合を容易
にした多段並列バスの制御装置を提供することにある。

【０００４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、階層的に接続される並列バスシステム上
にあって、上位バスシステムと下位バスシステムとの間
でアクセス要求が競合した場合は上位からのアクセス要
求にアクセス権を付与するとともに、下位からのアクセ
ス要求を待機させる手段と、複数の下位バスシステムか
らのアクセス要求が競合した場合は予め定めておいた優
先順に従いアクセス権を付与するとともに、優先順が低
位のアクセス要求を待機させる手段とを備えたことを特
徴とする。

【０００５】さらには、上述した多段並列バスの制御装
置の具体的な構成として、下位バスシステムからアクセ
ス要求信号が送られた場合に、自バスシステムが占有さ
れておらずかつ上位バスシステムからバス選択信号が送
られていなければ、アドレス仮ドライブ許可信号を前記
下位バスシステムへ送る手段と、下位バスシステムにあ
って、アドレス仮ドライブ許可信号を受け取るとアクセ
ス先側のアドレスバスに仮アドレスデータを送出する手
段と、仮アドレスデータが送出されるアドレスバス上に
あって、仮アドレスデータを選択信号に変換してアクセ
ス先へ送るデコーダと、選択信号が送られるアクセス先
のバスシステム上にあって、選択信号を受け取った際に
アクセス可能であれば、アクセス要求元へアクセス承認
信号を送る手段と、アクセス要求元にあってアクセス承
認信号を受け取ると前記アクセス先側のアドレスバスに
本アドレスデータを送出してアクセスを開始する手段と
を備えることも可能である。

【０００６】

【作用】本発明においては、階層的に接続された並列バ
スシステム上に設置され、上位バスシステムと下位バス
システムとの間でアクセス要求が競合した場合に上位か
らのアクセス要求にアクセス権が付与されるとともに、
下位からのアクセス要求が待機させられる。また、複数
の下位バスシステムからのアクセス要求が競合した場合
には、予め定められている優先順に従いアクセス権が付
与されるとともに、優先順が低位のアクセス要求が待機
させられる。

【０００７】さらには具体的な動作として、下位バスシ
ステムからアクセス要求信号が送られた場合に、自バス
システムが占有されておらずかつ上位バスシステムから
バス選択信号が送られていなければ、アドレス仮ドライ
ブ許可信号が前記下位バスシステムへ送られる。下位バ
スシステムでは、アドレス仮ドライブ許可信号を受け取
るとアクセス先側のアドレスバスに仮アドレスデータを
送出する。アドレスバス上に設置されているデコーダ
は、仮アドレスデータを受け取ると選択信号に変換して
アクセス先へ送る。アクセス先のバスシステムは選択信
号を受け取ると、その時点でアクセス可能であればアク
セス承認信号をアクセス要求元へ送る。アクセス要求元
は、アクセス承認信号を受け取ると前記アクセス先側の
アドレスバスに本アドレスデータを送出してアクセスを
開始する。

【０００８】

【実施例】以下、図に沿って本発明の実施例を説明す
る。図１〜図４は、本発明の実施例の動作を示す説明図
である。各図において、Ｐ０１，Ｐ０２，Ｐ１１，Ｐ１
２はプロセッサユニットであり、それぞれＣＰＵ１、メ
モリ２、双方向バッファ３により構成されている。プロ
セッサユニットＰ０１，Ｐ０２，・・は下位バス１１に
より接続され、プロセッサユニットＰ１１，Ｐ１２，・
・は下位バス１２により接続されている。さらに、下位
バス１１，１２，・・・は、双方向バッファ１３，１
４，・・・を介して、上位バス１５に接続されている。
このように、実施例ではバス構造が２段であり、下位の
バスが並列接続となる。

【０００９】図１は、プロセッサユニットＰ０１が、下
位バス１１、上位バス１５、下位バス１２を介してプロ
セッサユニットＰ１２にアクセスしている状態を示す。
図２は、プロセッサユニットＰ０１，Ｐ１２がそれぞれ
下位バス１１，１２を占有して、上位バス１５に対して
アクセスを要求している状態を示す。このように複数の
プロセッサユニットＰ０１，Ｐ１２からのアクセス要求
が競合した場合は、図３に示すように、優先順位が上位
のユニットＰ０１のアクセス要求が成立し、ユニットＰ
１２のアクセス要求は下位バス１２から退避して待機中
となる。

【００１０】次に、ユニットＰ０１のアクセスが終了す
ると、図４に示すように、それまで待機中であったユニ
ットＰ１２のアクセス要求が成立して、ユニットＰ１２
からユニットＰ０１へのアクセスが開始される。次にこ
れらのバス制御を具体的に説明する。図５は、バス構造
を上中下の３段並列とした場合の中段以下のアクセス動
作を示す説明図である。下段並列バスシステム５１が下
段並列バスシステム５２へアクセスする場合、先ず、下
段並列バスシステム５１が仮アドレスドライブ動作とし
て、中段並列バスシステム５０内の中段バス競合制御部
５３へ中段アクセス要求６０を送る。

【００１１】中段バス競合制御部５３は、中段アドレス
仮ドライブ許可を下段並列バスシステム５１内の中下段
アドレスバッファ５６へ送る。中段アドレス仮ドライブ
許可を受け取った中下段アドレスバッファ５６は、中段
アドレスバス５８へアドレスデータを送出することによ
り、中段アドレスデコーダ５９から下段バス選択線６２
を介して選択信号を送り中下段アドレスバッファ５７を
動作させる。次に、下段並列バスシステム５２は、中段
アクセス承認線６３を介してアクセス承認を下段並列バ
スシステム５１へ送る。その結果、下段並列バスシステ
ム５１は中段アドレスバス５８を正式に占有して下段並
列バスシステム５２へデータ転送を開始する。

【００１２】図６は、バス構造を上中下の３段並列とし
た場合の下段から上段へのアクセス動作を示す説明図で
ある。下段並列バスシステム５１が上段のバスシステム
へアクセスする場合、先ず、下段並列バスシステム５１
が仮アドレスドライブ動作として、中段並列バスシステ
ム５０内の中段バス競合制御部５３へ中段アクセス要求
６０を送る。中段バス競合制御部５３は、中段アドレス
仮ドライブ許可を下段並列バスシステム５１内の中下段
アドレスバッファ５６へ送る。

【００１３】中下段アドレスバッファ５６は、中段アド
レスバス５８へアドレスデータを送出することにより、
中段アドレスデコーダ５９から上段アクセス要求線６４
を介して上段並列バスシステムへアクセス要求を送る。
次に、図示しない上段のバスシステムに対しても同様な
仮アドレスドライブ動作を行うことにより、図示しない
上段バス競合制御線より、上段アドレス仮ドライブ許可
６５が上中段アドレスバッファ５４へ送られ、上段アド
レスバス６７へのアドレス送信が可能になる。

【００１４】次に、図示しない上位バスアドレスデコー
ダを経て、同選択信号線からバスレシーバへ承認信号が
到達し、やがて承認信号が上段アクセス承認線６６を介
してアクセス承認線バッファ５５へ送られる。次いで、
承認信号はバッファ５５から下段バス選択線６２を介し
て下段並列バスシステム５１へ送られる。それにより、
下段並列バスシステム５１は中段アドレスバス５８およ
び上段アドレスバス６７を正式に占有して上段並列バス
システムへデータ転送を開始する。図７は、図６におい
て具体的な説明を省略した上位からのアクセス動作を示
す説明図である。

【００１５】上位バスによる仮アドレスドライブ動作と
して、中段バス選択線６８を介して中段バス競合制御部
５３へ中段アドレス仮ドライブ許可が送られると、中段
バス競合制御部５３は、中段アドレス仮ドライブ許可を
上中段アドレスバッファ５４へ送る。それにより、バッ
ファ５４を介して、上段アドレスバス６７から中段アド
レスバス５８を介して中段アドレスデコーダ５９へアド
レスデータが送られる。中段アドレスデコーダ５９は、
下段バス選択線６２′を介して下段並列バスシステム５
１内の中下段アドレスバッファ５６へドライブ信号を送
る。次いで、下段並列バスシステム５１は上段アクセス
承認線６６へ承認信号を送る。

【００１６】その結果、上位のバスシステムは上段アド
レスバス６７および中段アドレスバス５８を正式に占有
して下段並列バスシステム５１へのアクセスが開始され
る。図８は、下段バスから上段バスへのアクセス要求が
先行して、上段バスからのアクセスが競合した場合の動
作を示す。両者からのアクセスが中段バスをはさんだ状
態で競合するとデッドロックを起こしてしまう。そこ
で、表１に示す競合制御ルールを用いて、下段バス要求
を保留するようにした。

【００１７】

【表１】

【００１８】この場合の具体的な動作としては、下段バ
スの先行動作として、下段並列バスシステム５１から中
段アクセス要求６０が中段バス競合制御部５３へ送ら
れ、それにより中段アドレス仮ドライブ許可６１が中下
段アドレスバッファ５６へ返される。それにより、中下
段アドレスバッファ５６から中段アドレスバス５８を介
して、中段アドレスデコーダ５９へアドレスデータが送
られる。ここで上段アクセス承認線６６を介してのアク
セス要求が上段バス競合制御部へ送られるが、要求は保
留される。

【００１９】一方、退避動作としては、中段バス選択線
６８を介して中段バス競合制御リセット信号６９が中段
バス競合制御部５３へ送られる。すると、中段バス競合
制御部５３は、下段並列バスシステム５１からの中段ア
クセス要求６０を無視したままで、図７の状態へ移行し
て、上段システムから下段並列バスシステム５１へのア
クセスが開始される。この間、下段並列バスシステム５
１からの中段アクセス要求６０が保留されており、上段
から下段へのアクセスが終了とすると、保留されていた
アクセス要求が再開される。

【００２０】このように、アクセス要求が競合した場合
は、表１にも示されるように、上段からのアクセスを最
優先し、次いで待機プライオリティ受け付けとして中段
を優先し、次に下段を優先するが、下段は複数のシステ
ムから要求されるため、競合した場合の優先順位を予め
定めておきその順位に従って受け付ける。なお、最下位
には待機なしの先着受け付けとする。また、これらの実
施例の説明では、主に中段並列バスシステム５０内の中
段バス競合制御部５３の動作について説明したが、同様
に各段ごとにバス競合制御部が設置して同様なアクセス
の制御を行わせることにより、別途に集中制御回路部を
設置することなく、並列バスシステムの縦接続が可能に
なる。

【００２１】次にアクセスのタイミングについて説明す
る。図９に示すように、マスターであるプロセッサユニ
ットＰ０１がレシーバであるプロセッサユニットＰ１２
をアクセスする際、ユニットＰ０１からユニットＰ１２
へのアクセス信号１００に対して、ユニットＰ１２から
ユニットＰ０１へはレディ信号１０１が返される。この
ようにしてバスの多段結合が可能となるとともに、従来
の集中型のバス競合判定回路よりも簡単な回路構成で効
率の良い並列処理が可能になる。

【００２２】図９における動作のタイミングは図１０，
図１１のように表される。図１０は、ライトサイクルを
示し、マスター転送タイミング信号とマスターアドレス
とマスターライトデータが同一遅延で送られるように線
路長の設計をする。これにより、マスター・レシーバ間
のバス遅延時間が加えられたマスタ転送タイミング信号
とレシーバアドレスとレシーバライトデータとなって同
期してレシーバに到達する。レシーバ側は、時間差を意
識せずレシーバ転送タイミングにより一方的にライト動
作を実施できる。

【００２３】図１１は、リードサイクルを示し、ライト
と同様な設計でマスター転送タイミング信号とマスター
リードアドレスが送られ、送信と同時にマスタはそのま
まの状態でウェイトに入る。この送信に対して、マスタ
ー・レシーバ間のバス遅延時間が加えられたマスタ転送
タイミング信号と、マスタリードアドレスがレシーバに
到達する。レシーバは同タイミング信号をもとにレシー
バ応答遅延時間分遅らせたレシーバ転送タイミング信号
とリードデータを送り返す。次いで、レシーバ転送タイ
ミングからさらにレシーバ・マスター間のバス遅延時間
が加えられたレシーバ転送タイミングとリードデータが
マスタへ到達する。

【００２４】また、この転送タイミング信号でマスタの
ウェイトが解除される。このように、バスの遅延時間に
より、マスター転送タイミングの周期が決められるた
め、バス開通後は小さいウェイトで連結転送が行われ
る。また、クロックに対してバスを非同期化することも
可能であり、その場合はプロセッサ間を正確に同期化す
る必要がなくなり、その分、回路を簡略化することがで
きる。なお、実施例を示した図１〜図４では、バスシス
テムを２段の構成とし、図５〜図８では３段の構成とし
たが、４段以上の構成とすることも可能である。

【００２５】

【発明の効果】以上述べたように本発明によれば、制御
装置自体が階層的に接続される並列バスシステム上に設
置されるため、並列バスを単に多段に接続していくだけ
でシステムの拡張が可能になり、システムの拡張が極め
て容易になる。また、アクセスの要求があった場合にア
クセス先のアドレスを仮ドライブしてアクセス先に選択
信号を送り、アクセス承認が得られてからバスを占有し
てアクセスが開始されるように構成した場合は、アクセ
ス競合によるデッドロックが回避されてバスシステム間
のアクセス動作が円滑になる。

【図面の簡単な説明】

【図１】本発明の実施例の動作を示す説明図である。

【図２】本発明の実施例の動作を示す説明図である。

【図３】本発明の実施例の動作を示す説明図である。

【図４】本発明の実施例の動作を示す説明図である。

【図５】本発明の実施例の動作を示す説明図である。

【図６】本発明の実施例の動作を示す説明図である。

【図７】本発明の実施例の動作を示す説明図である。

【図８】本発明の実施例の動作を示す説明図である。

【図９】本発明の実施例の動作を示す説明図である。

【図１０】図９における動作を示すタイミングチャート
である。

【図１１】図９における動作を示すタイミングチャート
である。

【符号の説明】

Ｐ０１，Ｐ０２，Ｐ１１，Ｐ１２ プロセッサユニット １ ＣＰＵ ２ メモリ ３ 双方向バッファ １１，１２ 下位バス １３，１４ 双方向バッファ １５ 上位バス ５０ 中段並列バスシステム ５１，５２ 下段並列バスシステム ５３ 中段バス競合制御部 ５４ 上中段アドレスバッファ ５５ アクセス承認線バッファ ５６，５７ 中下段アドレスバッファ ５８ 中段アドレスバス ５９ 中段アドレスデコーダ ６２，６２′ 下段バス選択線 ６３ 中段アクセス承認線 ６４ 上段アクセス要求線 ６６ 上段アクセス承認線 ６７ 上段アドレスバス ６８ 中段バス選択線

Claims (2)

【特許請求の範囲】
1. 【請求項１】 階層的に接続される並列バスシステム上
   にあって、 上位バスシステムと下位バスシステムとの間でアクセス
   要求が競合した場合は上位からのアクセス要求にアクセ
   ス権を付与するとともに、下位からのアクセス要求を待
   機させる手段と、 複数の下位バスシステムからのアクセス要求が競合した
   場合は予め定めておいた優先順に従いアクセス権を付与
   するとともに、優先順が低位のアクセス要求を待機させ
   る手段と、 を備えたことを特徴とする多段並列バスの制御装置。
2. 【請求項２】 請求項１記載の多段並列バスの制御装置
   において、 下位バスシステムからアクセス要求信号が送られた場合
   に、自バスシステムが占有されておらずかつ上位バスシ
   ステムからバス選択信号が送られていなければ、アドレ
   ス仮ドライブ許可信号を前記下位バスシステムへ送る手
   段と、 下位バスシステムにあって、アドレス仮ドライブ許可信
   号を受け取るとアクセス先側のアドレスバスに仮アドレ
   スデータを送出する手段と、 仮アドレスデータが送出されるアドレスバス上にあっ
   て、仮アドレスデータを選択信号に変換してアクセス先
   へ送るデコーダと、 選択信号が送られるアクセス先のバスシステム上にあっ
   て、選択信号を受け取った際にアクセス可能であれば、
   アクセス要求元へアクセス承認信号を送る手段と、 アクセス要求元にあってアクセス承認信号を受け取ると
   前記アクセス先側のアドレスバスに本アドレスデータを
   送出してアクセスを開始する手段と、 を備えたことを特徴とする多段並列バスの制御装置。