JPH0760898B2 - 電界効果型半導体装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は電界効果型半導体装置に関し、特に基板の溝
部に形成された高速動作を目指す電界効果型半導体装置
に関するものである。

［従来の技術］ 第７図は従来のプレーナ型のMOSトランジスタの概略断
面図である。

図において、シリコン基板１の主面に形成された分離酸
化膜26に挾まれた活性領域に、ソース／ドレイン領域と
なる不純物領域29a,29bが形成される。分離酸化膜26下
部にはチャンネルストッパとして働く不純物領域27が形
成され、また不純物領域29a,29bの間のチャンネル領域3
2a上にはゲート酸化膜33aを介してゲート電極55が形成
される。これら全面が層間絶縁膜36によって覆われ、そ
の一部に形成されたコンタクトホール37a,37bを介し
て、電極配線38a,38bが不純物領域29a,29bにそれぞれ接
続され、MOSトランジスタをなしている。

図のごとく、プレーナ型の場合一般に不純物領域29a,29
bとシリコン基板１との接合面がチャンネル領域32aより
深いので、ソース／ドレイン領域となる不純物領域29a,
29bへの電圧印加による空乏層56の横方向への拡がりに
よる影響が、高集積化を目指す半導体装置にとっては無
視し得なくなってくる。すなわち、高集積化に伴ない、
チャンネル長はさらに短くなると、ソース／ドレイン領
域の空乏層が接近することから生じるしきい値電圧（V
_TH）の低下や、遂には空乏層同士がつながってしまうこ
とから生じるブレークダウン等のいわゆる短チャンネル
効果が顕著になるのである。したがって、プレーナ型MO
Sトランジスタの短チャンネル効果を改良すべくDSC（Dr
ain Separated from Channel Implanted Region）
型MOSFETが開発されている。

第8A図〜第8I図はたとえばIEEE Transactions on El
ectron Devices″,vol.ED−30,No.6,pp.681−686,1983
に示された従来のDSC型MOSFET半導体装置の製造方法を
示した工程断面図である。

以下、図を参照してこの製造方法について説明する。

まず第8A図はＰ型のシリコン基板１の主面上に、比較的
薄いシリコン酸化膜23およびシリコン窒化膜24を順次形
成した状態であり、第8B図は写真製版とエッチング法に
より所望の部分のシリコン窒化膜24を除去した後、B⁺イ
オンよりなる不純物イオン25を注入した工程である。こ
の後、熱酸化を行なうことにより素子間分離用の厚い分
離酸化膜26が形成される。これはLOCOS法とよばれる最
も一般的な素子間分離法である。

このとき、先にB⁺イオン注入したことにより分離酸化膜
26の下にはシリコン基板１に比べてＰ型の不純物濃度の
高い不純物領域27ができる。この部分は後で近接する不
純物拡散層同士が分離酸化膜26の下のシリコン基板１を
通して電気的に導通するのを防ぐ目的である。この後、
窒化膜24を選択的に除去し、第8C図に示すようにたとえ
ばAs⁺イオンよりなる不純物イオン28を注入し、後にソ
ース／ドレイン領域となるべき不純物拡散装置29を形成
する。続いて、酸化膜23および分離酸化膜26上にレジス
ト30を塗布し、これを第8D図に示ようにパターニングし
てエッンチングマスクを形成する。このエッチングマス
クを利用して、第8E図に示すようにプラズマエッチング
法によって不純物拡散層29を通り抜け半導体基板１に達
する溝31を形成する。したがって、溝31の底部は不純物
拡散層29と半導体基板１のP^-領域との接合面よりも深い
部分に位置している。溝31の形成後、不純物イオン52を
注入することによって、トランジスタのしきい値電圧
（V_TH）を決めるために比較的濃度の薄い不純物注入層3
2を溝31の底面に形成する。この場合、B⁺等のようにＰ
型の不純物を注入したときはエンハンスメント型のトラ
ンジスタができる。また、P⁺,As⁺,Sb⁺などＮ型の不純物
を注入するとデプレション型のトランジスタが形成され
る。続いてレジスト30および酸化膜23を除去した後、第
8F図に示すように溝31内面も含め熱酸化法等によってゲ
ート酸化膜33を形成し、これをパターニングすることに
よって一部に開孔34を形成する。続いて第8G図に示すよ
うにゲート電極配線膜となるポリシリコン膜をCVD法等
により堆積し、これをパターニングして所定形状のポリ
シリコン膜35a,35bを形成する。図のごとく、ポリシリ
コン膜35aは開孔34を介して不純物拡散層29の一方に接
続されている。次に全面に層間絶縁膜36をCVD法などに
より堆積して、第8H図に示すように所望の位置にコンタ
クトホール37を開孔し、さらにAl合金などからなる配線
膜を堆積してこれをパターニングすることによって、不
純物拡散層29の他方にコンタクトホール37を介して接続
する電極配線38が形成されてDSC型MOSFETが完成する。

以上のようにして製造されたDSC構造のトランジスタは
チャンネル部分が半導体基板１の主面部に形成された凹
部の底面下に位置するが、トランジスタ動作の基本は第
７図に示したプレーナ型のトランジスタと同じである。
前述のようにプレーナ型MOSトランジスタであれば、短
チャンネル効果に対する対策として接合深さを浅くする
とか、半導体基板１の不純物濃度を上げるなどの手段に
より横方向への空乏層の拡がりを抑制することが考えら
れる。これに対しDSC型MOSFETであれば第8I図に示すよ
うに、凹部底面下にチャンネルを形成することで不純物
拡散層と基板間で形成される接合面をチャンネル部より
も浅くすることが可能となり、空乏層の横方向への拡が
りから生じる短チャンネル効果の抑制に効果がある。

［発明が解決しようとする課題］ 上記のような従来のDSC型MOSFETでは短チャンネル効果
の抑制には効果があるものの、その動作特性上不利な点
を有する。

この不利な点を説明するために、まず不純物拡散層の深
さ方向の不純物濃度の分布の比抵抗について考えてみ
る。

不純物拡散層の深さ方向の不純物濃度分布は、たとえ
ば、JOHN WILEY AND SONS社から出版されている、S.
M.Sze著による“Physics of Semiconductor Device
s"のp.74やその他半導体デバイスの教科書に頻繁に記さ
れているように、階段型の接合（Abrupt Junction）に
従えば不純物濃度は接合面まで一定であるため深さ方向
に対し比抵抗も一定である。しかし、半導体デバイスの
ウエハプロセスでは、高温の熱処理を行なうことから不
純物原子の再拡散が生じ、接合面に向かって近づくにつ
れて拡散層中の不純物濃度が徐々に低下するため、比抵
抗は逆に徐々に増加する。これは比抵抗ρ＝1/qμｎで
表わされることから明らかである。ここでｑは単位電
荷、μは易動度、ｎはキャリア数で不純物濃度に等しい
と考えてよい。

第９図〜第11図は、McGRAW−HILL INTERNATIONAL BOO
K COMPANYから出版されている、S.M.Sze著の“VLSI T
echnology"のp33,p188,p250に示されているデータであ
り、第９図はシリコン中の不純物濃度と比抵抗との関
係、第10図はｐ型不純物を1100℃でシリコン中に熱拡散
したときの深さ方向分布、第11図は１×10¹⁵/cm³のB⁺イ
オンを70KeVでシリコン中へイオン注入し、その後熱処
理を行なったときの深さ方向分布を示している。実際の
不純物拡散層は、第10図，第11図のような分布を持つた
め半導体基板の導電形式との接合に近づくに従い、すな
わち基板の表面から深くなればなるほど濃度は低下し、
比抵抗は上昇することが理解できる。

通常、第8I図に示すような不純物拡散層29で基板の主面
に対し平行、すなわち、横方向に電流が流れる場合は、
比抵抗の低い基板表面付近を電流が流れるが、溝31のゲ
ート酸化膜33に沿って縦方向に流れる場合は、比抵抗の
高い接合近傍の領域を電流が流れることになる。

第12図はDSC型MOSFETにおいて模式的に電流の流れる様
子を描いた部分拡大断面図である。波線で示すように電
流が流れるものとすると、コンタクトホール37からチャ
ンネル領域となる不純物注入層32の端部までの距離Ｌが
長ければ、水平方向の抵抗R₁も無視できなくなるが、縦
方向の抵抗R₂はトランジスタの動作時の抵抗に対し、Ｌ
の大小にかかわらず常に直列に寄生抵抗として付加され
ることになる。この寄生抵抗R₂は不純物拡散層29の深さ
方向に基づくことから、第10図および第11図に示すよう
にその深部にいくにつれて、第９図のごとく抵抗が増大
する。したがって、寄生抵抗に基づく時定数がプレーナ
型のMOSFETに比べ増大し、高速動作上極めて不利となる
のである。

この発明はかかる課題を解決するためになされたもの
で、高速動作特性に優れたDSC型の電界効果型半導体装
置を提供することを目的とする。

［課題を解決するための手段］ この発明に係る電界効果型半導体装置は、主面を有し、
かつ主面に所定深さに形成された溝を有する半導体基板
と、半導体基板の主面に形成され、かつ溝の第１の側壁
に接した、溝の深さを越えない深さの第１の導電電極と
なる第１の不純物領域と、半導体基板の主面に形成さ
れ、かつ溝の第１の側壁に対向した第２の側壁に接し
た、溝の深さを越えない深さの第２の導電電極となる第
２の不純物領域と、半導体基板の主面上であって、第１
の不純物領域および第２の不純物領域の各々の上方に形
成された第１の導電体および第２の導電体と、第１の側
壁および第２の側壁と少なくとも一方の側壁の面上であ
って、一方の側壁に露出している第１の不純物領域また
は第２の不純物領域を越えない領域に形成され、第１の
導電体または第２の導電体の少なくとも一方に接続され
る第３の導電体と、第３の導電体上を含み、溝の内面に
形成される絶縁層と、少なくとも絶縁膜上に形成され
た、制御電極となる導電体層とを備えたものである。

［作用］ 溝の側壁に沿って縦方向に流れる電流は、低抵抗な第３
の導電体を経由するので、その寄生抵抗が減少する。

［実施例］ 第1A図〜第1M図はこの発明の一実施例による製造方法の
概略工程断面図である。

以下、図を参照してこの製造方法について説明する。

第1A図はたとえばシリコン基板１上にレジスト２をパタ
ーニングした後、これをマスクとして基板をエッチング
し、凹状の溝３を形成した状態である。このとき図示さ
れていないが既にシリコン基板１上の所定の部位にLOCO
S法などにより素子間分離用の絶縁膜とイオン注入層と
が形成されている。次に第1B図に示すように、酸素イオ
ン４を溝３の底部に注入し、レジスト２の除去後熱処理
を行なうことで第1C図のようにシリコン酸化膜からなる
絶縁膜５が溝３の底面に形成される。ここで、酸素イオ
ンの代わりに窒素イオンを注入し、シリコン窒化膜を溝
３の底面に形成してもよい。酸化膜５を形成した後、第
1D図に示すように溝３内部を含めて、Ti,Ta,Mo,W,Co,C
r,Ni,Hf,Zr,Vといったシリサイドを形成し得る金属膜８
をスパッタリング法、CVD法、真空蒸着法、などにより
堆積する。膜厚は最終的に得たいシート抵抗で決まる
が、通常500〜1000Å程度が適当と思われる。ここで
は、金属膜８としてTiを例として選び、N₂中でたとえば
600〜700℃程度の温度で熱処理を行なうと、第1E図に示
すように、シリコン基板１と接する部分には合金反応に
よりシリサイド層９、すなわちTiSi_Xが形成され、酸化
膜５の上は窒化物10、すなわちTiN_Xが形成される。また
溝３の底部以外の部分でも表面側には窒化物10が形成さ
れる。続いて、第1F図のように窒化物10を選択的に除去
するが、これはたとえばアンモニア＋過酸化水素水や硫
酸＋過酸化水素水の水溶液を用いれば可能である。な
お、シリサイド反応が完全に終了していないため、シリ
サイド層９の抵抗が期待される値よりも高い場合は、窒
化物10の除去後、先に示した１回目の熱処理よりもさら
に高温で２回目の熱処理を行なえばよい。また、１回目
の熱処理をN₂に代わってArのような不活性ガスを用いて
行なってもよい。この場合は、酸化膜５上には未反応の
金属膜８、すなわちTiが残ることになる。このTiも窒化
物と同じ水溶液で選択除去可能である。

次に第1G図に示すように、底部の酸化膜５を除去する
が、これにはフッ酸水溶液を用いれば可能である。な
お、第1C図で窒化膜を形成した場合の除去は熱リン酸を
用いればよい。続いて、第1H図に示すように、酸化処理
を行なうとシリサイド層９および溝３の底面および側面
の一部の表面に、酸化膜11およびゲート酸化膜12が形成
される。なおトランジスタのしきい値電圧（V_TH）を決
める溝３底面への不純物の注入は、この酸化処理の前後
いずれかに行なえばよい。

さらに、溝３内部を含めて全面にポリシリコン膜13を堆
積後、第1I図のように平坦化を目的としてたとえばレジ
スト14をポリシリコン膜13上に塗布する。平坦化された
ポリシリコン膜13およびレジスト14の表面をエッチバッ
クし、第1J図に示すように溝３内部にのみポリシリコン
膜13を残す。しきい値電圧の安定化と低抵抗化のための
ポリシリコン中へのＰ拡散はこの後か、または第1I図で
ポリシリコンを堆積した後に行なってもよい。酸化膜11
およびシリサイド層９を介して不純物イオン51をシリコ
ン基板に注入してこれを熱拡散すると、第1K図に示すよ
うにその接合面がシリサイド層９の下端よりも深い不純
物拡散層15が溝３の両側に形成される。なお、ここでは
溝３の底面のゲート酸化膜12とシリコン基板１との界面
よりも浅いところに接合面が形成されているが、これよ
りも深く、かつわずかであればチャンネル部の内側まで
左右から不純物拡散層15が食込んでいてもよい。また不
純物拡散層の形成は溝３の形成前に行なっておいてもよ
い。

次に、酸化膜11およびポリシリコン膜13上全面に層間絶
縁膜17をCVD法などにより堆積した後、第1L図に示すよ
うに所望の位置にコンタクトホール18a,18b,18cを形成
する。なお、通常、層間絶縁膜17に対しては優れた平坦
性が要求されるため、リンあるいはボロン等を添加す
る。このリンあるいはボロンがポリシリコン膜13中に拡
散するのを防ぎたい場合は、予めポリシリコン膜13を酸
化するかCVD法などにより酸化膜などの絶縁膜16を形成
しておけばよい。第1L図は熱酸化法を用いた例であるた
め、ポリシリコン表面のみに絶縁膜16が形成されてい
る。なお、このときシリサイド層９の上の酸化膜11も厚
くなるが、予め形成されているからその増加分はわずか
である。さらに、たとえばAl合金からなる配線膜をコン
タクトホール内を含めて堆積し、所望の形にパターニン
グすることによって、第1M図に示すように電極配線19a,
19b,19cを各コンタクトホールに形成する。この後パッ
シベーション膜（図示せず）を被覆するとウエハプロセ
スは完了する。

第２図は第1M図に対応した不純物拡散層の接合深さが比
較的浅い場合を示した図である。この場合、溝側面の下
部の方もしきい値電圧決定用の不純物イオンを注入した
いのであればイオンビームの注入角度を傾けてやればよ
い。

第3A図および第3B図と第4A図〜第4D図は、第1C図におけ
る酸化膜５を得るための別の製造方法を示す他の実施例
による概略工程断面図である。

ここで第3A図および第3B図はリフトオフ法を用いたもの
で、第1A図の状態から第3A図に示すようにシリコン酸化
膜やシリコン窒化膜などの絶縁膜5a,5b,5cをスパッタ
法、真空蒸着法、CVD法等で形成した後、レジスト２を
除去すると、レジスト２の上の絶縁膜5b,5cも共に除か
れるため、第3B図に示すように第1C図と同様の構造とな
る。

また、第4A図〜第4D図は選択酸化法を用いたもので、第
4A図に示すようにシリコン基板１に溝３を形成後、窒化
膜６のように酸素の拡散を防止する膜を堆積する。次
に、第4B図のようにレジスト７をパターニングし、これ
をマスクとして溝３底面の露出した窒化膜６をエッチバ
ックにより除去する。さらに、レジスト７を除去した後
酸化性雰囲気中で熱酸化を行なうと第4C図のように溝３
底面に酸化膜からなる絶縁膜５が形成される。その後、
加熱したリン酸などに浸すことで窒化膜６が選択的に除
去され、第4D図に示すように第1C図と同様の溝３底面の
みに絶縁膜５を形成することができる。

第5A図〜第5C図は第1H図の構造を得るための別の製造方
法を示すさらに他の実施例による概略工程断面図であ
る。

第1F図で示した状態のときに、酸化膜５の代わりに窒化
膜5aが形成されている場合、酸化処理を行うと第5A図の
ように選択的にシリサイド層９の表面に酸化膜11が形成
される。次に第5B図のように熱リン酸液などを用いて窒
化膜5aを選択的に除去した後、再び酸化処理を行なえば
第5C図のようにシリサイド層９が形成されている部分以
外の溝３内面にも、比較的薄いゲート酸化膜12が形成さ
れ、第1H図と同様の構造が得られる。この場合もトラン
ジスタのしきい値電圧（V_TH）を決定する不純物の注入
は、酸化処理の前後または第1C図の酸化膜の形成前のい
ずかに行なえばよい。

また上記の実施例では、ゲート電極膜はたとえばＰを含
んだポリシリコンからなるが、より低抵抗化を図る場合
は表面にシリサイドを形成すればよい。その方法として
は第1J図で示した工程で、ポリシリコン13上にシリサイ
ドを堆積し、平坦化のためたとえばレジスト14を塗布し
た後、エッチバックを行なってもよいが、第6A図〜第6D
図に示すようなさらに他の実施例による製造方法でも可
能である。第6A図に示すように、第1J図でのポリシリコ
ン膜13および酸化膜11上にシリサイドを形成し得る金属
膜20をCVD法やスパッタリング法、真空蒸着法などで形
成する。その後、N₂中でたとえば600〜700℃での適度な
温度で熱処理を行なうと、ポリシリコン膜13の上に合金
反応によりシリサイド膜21が形成され、さらに金属層22
およびシリサイド膜21の上のシリサイド化していない金
属層22を選択的に除去することで第6C図に示すような構
造が得られる。以下、第1L図と同様の工程によって第6D
図に示す構造のDSC型のMOSFETが形成される。ここで絶
縁膜16は、たとえばシリサイド膜21を酸化したときに形
成される酸化膜に対応するものである。

なお、図中には記入していないが、実際にはたとえば従
来法と同じ方法により素子間分離用の絶縁膜がシリコン
基板１表面の所望の部分に形成されており、素子の活性
領域を分離しているが、その製造方法および作用は自明
であり、また本発明の範囲外でもあるのでここでは説明
は省略する。

上記実施例に示したようにこの発明の特徴は、溝側面部
の所望の深さまでシリサイド層９を形成することである
が、その制御は最初の溝３を形成する際のエッチング時
間と溝３の深さとの関係を知っておくことと、溝３の底
面に形成する絶縁膜５の膜厚の調整とによって可能であ
る。なお、絶縁膜５をイオン注入により形成する場合
は、その注入エネルギと注入量を制御しなければならな
い。ここで形成されるシリサイド層９のシート抵抗値を
見積ることとする。最初に金属膜８として500Å程度のT
iを堆積し、先に述べたようにたとえばN₂中700℃程度の
熱処理を行なうと、Tiのうちの表面側の約25％は窒化す
るのに対して残りの75％はSiと反応する。結果として平
坦部では約950Åにシリサイド層が形成される。この層
のシート抵抗は1.5〜２Ω／□程度である。一方、溝側
面部ではTiの被覆率が平坦部に対し50％程度とすると、
約480Åのシリサイド層が形成され、そのシート抵抗は
３〜４Ω／□程度となる。第９図で示したように不純物
拡散層の比抵抗は通常10^-4Ωcm以上であるのに対し、Ti
Si₂の比抵抗は15〜20×10^-6Ωcmで、特に不純物濃度の
低い不純物拡散層に対してはTiSi₂の方がはるかに低抵
抗である。これは平坦部だけでなく、トレンチ側面の不
純物拡散層の縦方向の抵抗を実質上低減することができ
ることを意味する。また、第6D図に示す例のようにゲー
ト電極膜であるポリシリコンの表面にもシリサイドを形
成すれば、さらにゲート電極抵抗も併せて低減できる。

さらに上記実施例では、ゲート電極と不純物拡散層の間
の絶縁膜の膜厚を増やし、容量を下げることで導体の抵
抗と浮遊容量の積で決まる信号の電圧遅延時間を低減す
ることができる。

第1G図および第1H図に示すような工程で製造する場合、
ゲート酸化膜12の膜厚はトランジスタ特性を決定する重
要なパラメータであるから、ある規格がある。たとえ
ば、シリコン基板１として面方位（100）のシリコン基
板を用いたとし、溝３の底面のすなわち（100）面のゲ
ート酸化膜12を900℃、O₂中で約60分の酸化処理により2
00Å程度の厚さで形成したとする。すると、シリコン層
９がWSi₂の場合、その表面に形成される酸化膜11すなわ
ちシリコン酸化膜の厚さは約370Å、CrSi₂のときは約43
0Åとなり、シリコンに対してそれぞれ1.85倍、2.15倍
の厚い酸化膜が溝３の側面部に形成される。また温度を
900℃から800℃に下げ、200分間酸化すると、それぞれ
2.29倍、3.36倍でより差が大きくなる。ここで、もし側
面部にシリサイドが形成されていない場合は、トレンチ
側面と方位の異なるシリコン面を酸化することになる。
たとえば（110）面であれば（100）面よりも約1.5倍程
度酸化速度が速いが、この場合であっても上記に示した
ように一般にシリサイド表面の方が同一処理時間で厚い
酸化膜が形成される。これらの相違は酸化種が物質の表
面で酸化反応を起こす程度の違いによるものである。も
っとも、酸化膜厚が厚くなってくると形成された酸化膜
の中は、酸化種が酸化膜と未酸化層の界面まで拡散する
速度で酸化膜の成長速度が決定されるため、被酸化層の
材料、すなわちシリコンかシリサイドかといった違いは
弱くなる傾向がある。

たとえば、溝側面が（100）、側面が（110）面で溝側面
にCrSi₂を形成し、800℃で200分間の酸化をO₂中で行な
うと、シリコン（100）面上には約130Å、溝側面のCrSi
₂表面には440Åのシリコン酸化膜が形成される。この場
合、もしもCrSi₂がなければ、シリコン（110）面の表面
には約190Åのシリコン酸化膜が形成される。したがっ
て平行平板コンデンサの近似を用いると容量は絶縁膜の
厚さに反比例するから、CrSi₂を用いた場合、ゲート電
極と不純物拡散層との容量を約55％低減することができ
る。

さらに、上記実施例で示した中で、溝底面の絶縁膜５と
してシリコン酸化膜に代わりシリコン窒化膜を用いる方
法は、溝側面の酸化膜11の厚膜化およびフッ酸などに対
する耐薬品性が劣るシリサイドを用いる場合に特に有効
である。すなわち、シリコン窒化膜は酸化に対するバリ
アとして非常に効果があるため、第1F図の状態であれば
シリサイドだけを選択的に酸化可能で、第5A図のように
表面に厚い酸化膜を形成することができる。さらに、シ
リコン窒化膜は加熱したリン酸で選択的に除去可能であ
るから、第5B図のようにゲート酸化膜になる領域の基板
を露出させ、その後に第5C図のようにゲート酸化膜12形
成のための酸化を酸化膜11と別工程で行なえるため、単
独に酸化膜11の膜厚を厚くすることが可能となる。すな
わち、第5A図〜第5C図に示した工程で絶縁膜５がシリコ
ン酸化膜であるとすると、第5B図でシリコン酸化膜を除
去する際にシリサイド層９上に形成された酸化膜11も同
時にエッチングするため、シリコン窒化膜を用いた場合
と同等の厚いシリコン酸化膜を溝側面のシリサイド層11
表面に形成することができないからである。

また、シリサイド層９にTiSi₂,TaSi₂、HfSi₂,ZrSi₂など
のようにフッ酸に可溶な材料を用い、絶縁膜５としてシ
リコン酸化膜を使った場合、第1F図から第1G図でシリコ
ン酸化膜をフッ酸で除去する際にシリサイド層９も共に
エッチングされるという問題が生じる。これらのシリサ
イドはフッ酸に対して溶けないMoSi₂やWSi₂よりも低抵
抗であるという利点を有しているが、膜減りのためその
メリットを活かすことができない。一方、絶縁膜５がシ
リコン窒化膜であれば、その除去液であるリン酸に対
し、これらのシリサイドは安定であるからこのような問
題は生じない。

なお、上記実施例では、シリサイド層を溝側壁部だけで
なく、基板表面部にも形成しているが、溝側壁部だけで
あっても、また溝の対向する側壁両側ではなく片側の側
壁部だけに形成されていても、抵抗抗化による動作特性
上の効果を奏することは言うまでもない。

また、上記実施例では、基板や不純物領域の導電型式を
特定しているが、反対導電型式であっても同様に適用で
き、同様の効果を奏することは言うまでもない。

また、上記実施例では、溝側壁部に形成する導電体とし
てシリサイドを用いているが、他の金属層のような低抵
抗な導電体であれば同様に適用できる。

さらに、上記実施例では、ゲート電極となるポリシリコ
ン膜が溝内部を充填しているが、必ずしも充填する必要
はなく、溝側壁および底面に沿って形成されたものでも
よい。

［発明の効果］ この発明は以上説明したとおり、溝の側壁に低抵抗な第
３の導電体を形成するので、動作時の寄生抵抗が減少
し、高速動作上有利な電界効果型半導体装置となる効果
がある。

【図面の簡単な説明】

第1A図〜第1M図は、この発明の一実施例による製造方法
の概略工程断面図、第２図は第1M図に対応した、不純物
拡散層の接合深さが比較的浅い場合を示した図、第3A図
および第3B図はこの発明の他の実施例によるリフトオフ
法を用いた概略工程断面図、第4A図〜第4D図はこの発明
のさらに他の実施例による選択酸化法を用いた概略工程
断面図、第5A図〜第5C図はこの発明のさらに他の実施例
による概略工程断面図、第6A図〜第6D図はこの発明のさ
らに他の実施例による概略工程断面図、第７図は従来の
プレーナ型のMOSトランジスタの概略断面図、第8A図〜
第8I図は従来のDSC型MOSFETの製造方法を示す概略工程
断面図、第９図はシリコン中の不純物濃度と比抵抗との
関係を示した図、第10図はＰ型の不純物をシリコン中に
拡散したときの深さ方向の分布を示した図、第11図はB⁺
イオンをイオン注入した後、熱処理を行なったときの深
さ方向の分布を示した図、第12図はDSC型MOSFETにおけ
る電流の流れを模式的に示した拡大断面図である。 図において、１はシリコン基板、３は溝、９はシリサイ
ド層、12はゲート酸化膜、13はポリシリコン膜、15は不
純物拡散層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】主面を有し、かつ前記主面に所定深さに形
   成された溝を有する半導体基板と、 前記半導体基板の主面に形成され、かつ前記溝の第１の
   側壁に接した、前記溝の深さを越えない深さの第１の導
   電電極となる第１の不純物領域と、 前記半導体基板の主面に形成され、かつ前記溝の前記第
   １の側壁に対向した第２の側壁に接した、前記溝の深さ
   を越えない深さの第２の導電電極となる第２の不純物領
   域と、 前記半導体基板の主面上であって、前記第１の不純物領
   域および前記第２の不純物領域の各々の上方に形成され
   た第１の導電体および第２の導電体と、 前記第１の側壁および前記第２の側壁の少なくとも一方
   の側壁の面上であって、前記一方の側壁に露出している
   前記第１の不純物領域または前記第２の不純物領域を越
   えない領域に形成され、前記第１の導電体または前記第
   ２の導電体の少なくとも一方に接続される第３の導電体
   と、 前記第３の導電体上を含み、前記溝の内面に形成される
   絶縁膜と、 少なくとも前記絶縁膜上に形成された、制御電極となる
   導電体層とを備えた電界効果型半導体装置。