JPH0760412B2 - 真偽判別素子、およびそれを用いた外部記憶装置 - Google Patents

真偽判別素子、およびそれを用いた外部記憶装置

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JPH0760412B2
JPH0760412B2 JP60143026A JP14302685A JPH0760412B2 JP H0760412 B2 JPH0760412 B2 JP H0760412B2 JP 60143026 A JP60143026 A JP 60143026A JP 14302685 A JP14302685 A JP 14302685A JP H0760412 B2 JPH0760412 B2 JP H0760412B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、真偽判別素子、およびそれを用いた外部記
憶装置に関し、特に、例えば、情報処理装置本体と外部
記憶装置の双方に対として用いることにより外部記憶装
置の真偽を判別するための真偽判別素子、およびそれを
用いた外部記憶装置に関する。
［先行技術技術の説明］ 従来、情報処理装置本体に対して外部記憶装置を装着
し、この外部記憶総理に記憶されたソフトウェアを実行
するような情報処理装置本体が種々提案されている。本
願出願人もこのような情報処理装置本体として、情報処
理装置本体を家庭用テレビジョン受像機と接続すること
によりテレビジョン受像機の画面上で種々のゲームを楽
しむことができ、またその他の目的にも使用できるよう
な家庭用ビデオゲーム装置を開発し製品化している（商
品名ファミリーコンピュータ）。
ところで、上記のような情報処理装置本体では、ユーザ
が市販されている複数種類のソフトウェアの中から所望
のものを購入して情報処理装置本体に装着することによ
り、種々のソフトウェアが利用できるような構成となっ
ている。しかしながら、従来の情報処理装置本体は、外
部記憶装置のプログラムを不正に複製した模倣品でもオ
リジナルと同様に使用できるため、オリジナルのソフト
ウェアを開発したものは多大な被害を破ることになる。
また、市販されているソフトウェアの中には、例えば、
プログラムミスの訂正作業が充分に行われなかったため
ソフトウェアの実行中にプログラムが暴走してしまうよ
うな品質が劣悪なものもあり、そのような粗悪品が大量
に販売されると、情報処理装置本体自体の商品イメージ
が低下してしまい市場性が失われてしまうことになる。
そのため、優れた情報処理装置本体を開発した者は、そ
れに使用されるソフトウェアの品質について管理する必
要があった。
［発明が解決しようとする問題点］ しかしながら、従来は、上記のようなソフトウェアの真
偽または品質を管理するための有効な手段がなく、模倣
品や品質の劣悪なソフトウェアの販売は全く野放しの状
態であった。そのため、多大な労力をかけて優れた情報
処理装置本体を開発しても、他人によって模倣品や劣悪
なソフトウェアが乱売されれば、商品価格の低下により
情報処理装置本体の開発者が大きな損害を破るだけでな
く、オリジナルのソフトウェア開発者の利益も害される
という問題があった。このことは、逆に、消費者に対し
て模倣品や品質の低いソフトウェアが提供されるのを許
容することになり、社会的見地からも好ましくない。
それゆえに、本願第１の発明の目的は、情報処理装置本
体と外部記憶装置の双方に用いることにより、情報処理
装置本体に着脱される外部記憶装置が使用可能なものか
否かを高精度に判別するのに有用な真偽判別素子を提供
することである。
本願第２の発明の目的は、情報処理装置本体に設けられ
た真偽判別素子と所定の関係を有する真偽判別素子を外
部記憶装置に設けることにより、情報処理装置本体の真
偽判別素子と所定の関係を有する真偽判別素子を設けた
外部記憶装置であるか否かによって当該外部記憶装置の
使用の許否を自ら決定し得る外部記憶装置を提供するこ
とである。
［問題点を解決するための手段］ 本願第１の発明の真偽判別素子は、外部記憶装置に記憶
されたプログラムとは使用目的の異なるプログラムであ
って外部記憶装置の真偽判別を行うための真偽判別プロ
グラムを記憶した半導体メモリ（実施例との対応関係を
示せば、情報処理装置本体側の真偽判別素子14の場合は
142、外部記憶装置側の真偽判別素子24の場合は242）
と、中央処理手段による外部記憶手段に記憶されたプロ
グラムの実行とは無関係に独立して動作しかつ半導体メ
モリに記憶された真偽判別プログラムを実行する処理手
段（141又は241）と、処理手段による真偽判別プログラ
ムの実行に基づいて発生する真偽判別に関連する情報を
転送するための転送手段（141,147又は241,247）と、真
偽判別に関連する情報を対になった他方の真偽判別素子
に対して出力する出力端子（147・OUT又は247・OUT）
と、対になった他方の真偽判別素子から出力される真偽
判別に関連する情報を入力する入力端子（147・IN又は2
47・IN）と、真偽判別プログラムに従って処理手段によ
る真偽判別プログラムの実行状態と入力端子から入力し
た情報とに基づいて外部記憶装置の真偽を判断する判断
手段（141又は241）と、判断手段の判断結果に応答して
情報処理装置の中央処理手段の動作の許否を決定する信
号を中央処理手段に与える制御手段（141,147のリセッ
ト信号端子又は241,247のリセット信号端子）を備え
る。
本願第２の発明の外部記憶装置は、着脱自在に装着され
る情報処理装置本体（１）の中央処理手段（12）に本来
的な使用目的の所望の動作処理を実行させるためのプロ
グラムを記憶した記憶手段（22及び23）と、記憶手段に
記憶されたプログラムとは使用目的の異なるプログラム
であって情報処理装置本体の第１の半導体メモリ（14
2）に記憶されている第１の真偽判別プログラムと所定
の関係を有しかつ当該外部記憶装置の真偽判別を行うた
めの第２の真偽判別プログラムを記憶した第２の半導体
メモリ（242）と、情報処理装置本体の第１の処理手段
（141）の性能と関連性のある性能を有しかつ当該外部
記憶装置が情報処理装置本体に接続されていることに基
づいて中央処理手段による外部記憶手段に記憶されたプ
ログラムの実行とは無関係に独立して第２の真偽判別プ
ログラムを実行する第２の処理手段（241）と、第２の
処理手段による第２の真偽判別プログラムの実行に基づ
いて発生する真偽判別に関連する情報を転送するための
転送手段（241,247）と、真偽判別に関連する情報を情
報処理装置本体の第１の処理手段に対して出力する出力
端子（247・OUT）と、情報処理装置本体の第１の処理手
段から出力される真偽判別に関連する情報を入力する入
力端子（247・IN）と、第２の真偽判別プログラムに従
って第２の処理手段による第２の真偽判別プログラムの
実行状態と入力端子から入力した情報とに基づいて外部
記憶装置の真偽を判断しその結果により以後の第２の処
理手段による第２の真偽判別プログラムの実行状態を変
化させるか否かを判断する判断手段と、情報処理装置本
体の中央処理手段と記憶手段とを電気的に接続しかつ情
報処理装置本体の第１の処理手段と第２の処理手段とを
直接電気的に接続するための接続端子部を含む接続手段
（21）を備える。
［作用］ 本願第１の発明の真偽判別素子に含まれる情報処理装置
本体側および外部記憶装置側のそれぞれの処理手段は、
外部記憶装置の真偽判別を行うために、中央処理手段に
よる記憶手段に記憶されたプログラムの実行とは無関係
に独立して半導体メモリに記憶された真偽判別プログラ
ムを実行する。それぞれの転送手段は、出来端子を介し
て処理手段が真偽判別プログラムを実行することに基づ
いて発生する真偽判別に関連する情報を他方の真偽判別
素子に対して転送する。一方の入力端子は、他方の真偽
判別素子の出力端子を介して転送される真偽判別に関連
する情報（すなわち処理結果）の入力を受ける。それぞ
れの判断手段は、真偽判別プログラムに従って自身の処
理手段による真偽判別プログラムの処理結果と入力端子
から入力された処理結果とに基づいて、外部記憶装置の
真偽を判断する。少なくとも一方の制御手段は、この判
断結果に応答して、情報処理装置本体の中央処理手段が
外部記憶装置に記憶されたプログラムに基づいて本来的
な動作を行うに先立って、情報処理装置の中央処理手段
の動作の許否を決定する信号を中央処理手段に与える。
本願第２の発明の外部記憶装置は、情報処理装置本体に
装着されたとき、接続手段を介して情報処理装置本体と
接続される。第２の処理手段は、情報処理装置本体の中
央処理手段が記憶手段に記憶されたプログラムに基づい
て本来的な動作を行うに先立って、第２の半導体メモリ
に記憶された第２の真偽判別プログラムを実行する。実
行によって得られた処理結果は、情報転送手段により、
出力端子を介して情報処理装置本体の第１の処理手段に
転送される。また、入力端子を介して、第１の処理手段
が情報処理装置本体の第１の真偽判別プログラムを実行
することにより得られた処理結果が入力される。判断手
段は、真偽判別プログラムに従って第２の処理手段によ
る真偽判別プログラムの処理結果と入力端子から入力さ
れた処理結果とに基づいて外部記憶装置の真偽を判断
し、その判断の結果により第２の処理手段による第２の
真偽判別プログラムの実行状態を変化させるか否かを判
断する。これにより、以後に中央処理手段が前記記憶手
段に記憶されたプログラムに基づく本来的な動作を実行
することの許否を決定させることができる。これによっ
て、所定の真偽判別素子が実装された外部記憶装置のみ
が、情報処理装置本体によって使用可能となる。
［発明の効果］ 本願第１の発明によれば、情報処理装置本体側と外部記
憶装置側のそれぞれの真偽判別素子が、互いに他方の真
偽判別素子に対して処理結果を転送するため、それぞれ
の真偽判別素子が互いに他方の真偽を判断する。この判
断に基づいて、制御手段が情報処理装置本体の中央処理
手段の動作の許否を決定するので、当該真偽判別素子を
情報処理装置本体と外部記憶装置のそれぞれに用いれ
ば、所定の真偽判別素子が実装されていない外部記憶装
置の使用を防止するのに有用な真偽判別素子が得られ
る。この真偽判別素子を情報処理装置本体に用いれば、
所定の関係を有する真偽判別素子を実装していないソフ
トウェアを不正に複製した外部記憶装置の使用を防止で
き、プログラムミスのない等の品質を保証したソフトウ
ェアのみ真偽判別素子を実装することにより、品質の劣
悪な外部記憶装置の使用を防止する等、ソフトウェアの
品質保持に役立つ。
本願第２の発明によれば、外部記憶装置が、情報処理装
置本体に含まれる第１の処理手段と同じ性能を有する第
２の処理手段を備えているため、単に真偽判別のための
プログラムをコピーしただけでは情報処理装置本体を作
動させることができず、所定の関係又は性能を有する真
偽判別素子を入手しない限りプロテクトを破ることがで
きない。従って、当該外部記憶装置を複製することが極
めて困難となる。
本願の上記の効果により、模倣品や品質の劣悪なソフト
ウェアが市場に氾濫するのを未然に防止できるため、情
報処理装置本体の商品価値が損なわれることがなく、し
かもオリジナルのソフトウェアの開発者の利益を保護す
ることができる。また、消費者に対しても模倣品や品質
の劣悪なソフトウェアが提供されるのを間接的に防止す
ることができる。
［実施例］ 第２図はビデオゲーム装置に適用されたこの発明の一実
施例を示す外観斜視図である。図において、情報処理装
置本体（以下、単に「本体」と称す）１には、外部機器
としてのゲームコントローラ3aおよび3bと、CRT表示器
４とが接続される。また、本体１は外部記憶装置として
のROMカートリッジ（またはROMカセット）２が着脱自在
な構成とされる。ROMカートリッジ２には、ゲーム構成
のために必要なソフトウェアないしプログラムが格納さ
れている。
第３図は第２図に示す実施例の電気回路部分を示す概略
ブロック図である。まず、本体１の構成について説明す
る。接続コネクタ11には、中央処理手段としてのCPU12
と、VDC（ビデオディスプレイコントローラ）13と、デ
ィジタルIC14と、クロック発振器（以下、単に発振器と
称す）15とが接続される。接続コネクタ11は、本体１に
ROMカートリッジ２が装着されたとき、ROMカートリッジ
２の接続コネクタ21と結合され、それによって本体１の
内部回路とROMカートリッジ２の内部回路との電気的接
続を図る。CPU12は、本体１の動作を制御するためのも
のである。VDC13は、CRT表示器４の表示動作を制御する
ためのものである。ディジタルIC14は、後述するROMカ
ートリッジ２のディジタルIC24と協働して、本体１に装
着されたROMカートリッジ２の真偽を判別するためのも
のである。発振器15の発振出力はクロック信号としてデ
ィジタルIC14に与えられる。また、発振器15の発振出力
は、本体１にROMカートリッジ２が装着されたとき、接
続コネクタ11および21を介してディジタルIC24にクロッ
ク信号として与えられる。CPU12には、I/Oインターフェ
イス16が接続される。この実施例では、外部機器として
ゲームコントローラ3aおよび3bと、CRT表示器４とがI/O
インターフェイス16に接続される。なお、I/Oインター
フェイス16に接続される外部機器は第３図のものに限ら
ず種々のものが接続可能である。
次に、ROMカートリッジ２の構成について説明する。接
続コネクタ21には、プログラムROM22と、キャラクタROM
23と、ディジタルIC24とが接続される。プログラムROM2
2は、本体１で実行されるプログラムすなわちソフトウ
ェアが格納される。この実施例は、ビデオゲーム装置に
適用されているため、プログラムROM22には、ゲームの
ためのソフトウェアが格納されている。キャラクタROM2
3は、CRT表示器４に表示させる種々のキャラクタに関す
る情報が格納されている。ディジタルIC24は、ROMカー
トリッジ２が本体１に装着されたとき、本体側のディジ
タルIC14と協働してROMカートリッジ２の真偽の判別を
行なう。
ここで、上記ディジタルIC14および24についてさらに詳
しく説明する。前述のように、ディジタルIC14および24
はそれぞれが協働してROMカートリッジ２の真偽を判別
するが、これら２つのディジタルIC14および24のそれぞ
れの機能はいわゆる錠と鍵の関係に譬えることができ
る。したがって、以下の説明では、ディジタルIC14をロ
ック用ICと称し、ディジタルIC24をキー用ICと称する。
ロック用OIC14は或る端子が接地され、キー用IC24は或
る端子が電源ラインに接続される。これによって、ロッ
ク用IC14およびキー用IC24は同一の例えば４ビットマイ
コンから構成されるものであっても自己がロックの役目
またはキーの役目のいずれであるかを判別することがで
きる。ロック用IC14およびキー用IC24はデータの入出力
を行なうために、一方側のデータ出力端子が他方側のデ
ータ入力端子に接続される。また、ロック用IC14からは
キー用IC24にリセット信号が与えられる。また、ロック
用IC14およびキー用IC24には、前述の発振器15からクロ
ック信号CLKが与えられる。したがって、ロック用IC14
およびキー用IC24はそれぞれの動作周期および位相が完
全に同期して動作を行なうように構成されている。ま
た、ロック用IC14には、リセットスイッチRSが接続され
る。ロック用IC14は、このリセットスイッチRSのオンに
より動作を開始するように構成されている。さらに、ロ
ック用IC14にはリセットスイッチRSと並列にリセット用
コンデンサCRが接続される。このリセット用コンデンサ
CRは、本体１の電源（図示せず）をオンするときに充電
されて所定時間ロック用IC14をリセット状態に保つ（パ
ワーオンクリア）。ロック用IC14は、このリセット用コ
ンデンサCRによるリセットによっても初期リセットされ
るように構成されている。さらに、ロック用IC14から
は、CPU12およびVDC13にリセット信号が与えられる。
第４図は第３図に示すロック用IC14の詳細を示すブロッ
ク図である。図において、ロック用IC14は、たとえば４
ビットのマイクロコンピュータによって構成される。す
なわち、ロック用IC14は、第２の処理手段の一例のCPU1
41と、第２の半導体メモリの一例のROM142と、CPU141の
データ処理に必要な種々のデータを記憶するRAM143とを
含む。ここで、ROM142はCPU141の動作プログラムを格納
するが、この動作プログラムには第１の演算処理用プロ
グラムと第２の演算処理用プログラムとが含まれてい
る。第２の演算処理用プログラムには、複数種類の演算
式および演算のための乱数データが含まれている。ま
た、上記動作プログラムには、第１の演算処理用プログ
ラムの演算結果をキー用IC24の演算結果と比較照合する
判断プログラムおよび第２の演算処理用プログラムの演
算結果をキー用IC24の演算結果と照合するための判断プ
ログラムが含まれる。この判断プログラムが実行される
とき、CPU141は判断手段として機能する。さらに、上記
動作プログラムには、上記判断プログラムの判断結果に
基づいて本体１のリセットもしくはリセット解除を制御
するための制御プログラムが含まれている。この制御プ
ログラムが実行されるとき、CPU141は能動化手段として
機能する。
また、CPU141にはアキュムレータ144が接続される。一
方、ROM142にはレジスタ145が接続される。このレジス
タ145は、ROM142から読出されたプログラムデータを一
時格納しておくためのものである。CPU141と、アキュム
レータ144と、レジスタ145は、データバスDBによって接
続される。このデータバスDBは、I/Oポート147に接続さ
れる。このI/Oポート147からは、キー用IC24に向けてデ
ータが出力され、またキー用IC24からのデータを受け
る。また、CPU141からは、I/Oポート147を介して２つの
リセット信号が出力される。一方のリセット信号は、キ
ー用IC24に与えられる。他方のリセット信号はCPU12お
よびVDC13に与えられる。なお、キー用IC24も同様のリ
セット信号を出力する端子を有しているが、これらの端
子はいずれの回路にも接続されていない。さらに、ロッ
ク用IC14には、前述の発振器15から与えられるクロック
信号CLKを分周するための分周器146が設けられる。この
分周器146の分周比は、たとえば1/4に選ばれている。
なお、キー用IC24もロック用IC14と全く同様に構成され
るので、その詳細を省略するが、以下の説明ではロック
用IC14の各部と対応する部分は第５図の括弧書きに示す
符号を付けて説明する。
次に、第５図のタイムチャートを参照して、分周器146
の動作について簡単に説明する。上述のように、分周器
146は発振器15からのクロック信号CLKを1/4の分周比で
分周するが、その結果位相の異なる４つのクロック信号
Φ1,Φ2,Φ３およびΦ４を発生する。これらクロック信
号Φ１〜Φ４は、CPU141に与えられる。CPU141は、これ
ら４つのクロック信号Φ１〜Φ４に同期して、順次所定
の動作を行なう。たとえば、クロック信号Φ１でデータ
の読込みを行ない、Φ２およびΦ３で所定の演算処理等
を行なう。そして、クロック信号Φ４でデータの出力等
を行なう。キー用IC24のCPU241にも上述と同様のクロッ
ク信号Φ１〜Φ４が与えられており、ロック用IC14のCP
U141と完全に同期して実行する。すなわち、ロック用IC
14とキー用IC24は、動作プログラムのステップ数および
アーキテクチャが同一であり、しかもハード回路もクロ
ック信号も全く同様であるため、それぞれのマシンサイ
クルも完全に一致している。
第１図は上記実施例におけるロック用IC14およびキー用
IC24の基本的な動作を示すフローチャートである。以
下、この第１図を参照して上記実施例の基本的な動作を
説明する。なお、具体的な動作の説明については、第６
図を参照して後に述べる。まず、ROMカートリッジ２が
本体１に装着されて本体１の電源（図示せず）がオンさ
れると、動作を開始する（ステップS1）。続いて、ロッ
ク用IC14が本体１の種々の機器（CPU12,VDC13等）をリ
セットし、その状態を保持する（ステップS2）。これに
よって、本体１はゲームの実行が行なえない状態となっ
ている。次に、ロック用IC14とキー用IC24との同期がと
られる（ステップS3）。このときの同期のとり方につい
て第５図を参照して説明する。ロック用IC14からキー用
IC24に与えられるリセット信号は、クロック信号CLKの
或る周期のクロック信号Φ４と次の周期のクロック信号
Φ１との間で出力されるようにロック用IC14のマシンサ
イクルが設定されている。そのため、キー用IC24には、
必ずクロック信号Φ１から動作を開始することになる。
したがって、キー用IC24はロック用IC14と全く同一のマ
シンサイクルから動作を開始することになる。これによ
って、ロック用IC14とキー用IC24との同期が取られ、以
後完全に同期した状態でそれぞれが動作を行なう。
次に、ロック用IC14およびキー用IC24は、それぞれが完
全に同期した状態で所定の演算処理を行なう（ステップ
S4,S4′）。このとき、ロック用IC14で行なわれる演算
処理とキー用IC24で行なわれる演算処理とは同じもので
ある。したがって、もしROMカートリッジ２が正規のも
のであれば、ステップS4およびステップS4′で行なわれ
る演算の結果も同じものとなる。次に、ロック用IC14と
キー用IC24との間で演算結果の授受が行なわれる（ステ
ップS5）。続いて、ロック用IC14およびキー用IC24は、
自己が行なった演算の結果と、相手方が行なった演算の
結果とを比較照合し、それぞれが一致するか否かを判断
する（ステップS6）。上述のように、ROMカートリッジ
２が正規のものであれば、この演算結果は一致する筈で
あるから、一致しない場合はROMカートリッジ２が正規
のものでないと判断され、本体１のリセット状態が解除
されない（ステップS7）。したがって、本体１ではゲー
ムの実行が行なわれない。一方、ロック用IC14の演算結
果とキー用IC24の演算結果とが一致した場合は、本体１
のCPU12やVDC13等のリセット状態が解除される（ステッ
プS8）。これによって、本体１のCPU12はROMカートリッ
ジ２のプログラムROM22に記憶されたゲームプログラム
の実行を開始する。
第６図は上記実施例のさらに詳しい動作を説明するため
のフローチャートである。以下、この第６図を参照し
て、上記実施例の詳細な動作を説明する。ROMカートリ
ッジ２が本体１に装着されて、本体１の電源（図示せ
ず）がオンされるかまたはリセットスイッチRSがオンさ
れると、ロック用IC14のリセット動作が行なわれ、ロッ
ク用IC14は動作を開始する（ステップS10）。続いて、
ステップS11に進み、ロック用IC14は自己がロック用IC
かキー用ICかを判断する。この判断は、第３図で説明し
たように、或る端子が接地されているかあるいは電源ラ
インに接続されているかを判別することによって行なわ
れる。この場合、ロック用ICと判断される筈であるが、
たとえば配線ミスや動作不良等によってキー用ICと判断
された場合は、不安定な状態となり何の動作も行なわれ
ない。ロック用ICと判断された場合は、ステップS12に
進み、本体１がゲームプログラムを実行しないように各
回路にリセットをかけ、このリセット状態を続ける。す
なわち、CPU12やVDC13は、後述のステップS21において
リセット解除されるまでリセット状態に強制されて不能
動化されることになる。また、このステップS12では、
キー用IC24をリセットする。次に、ステップS13に進
み、ロック用IC14はキー用IC24のリセットを解除し、ロ
ック用IC14との同期をとる。このステップS13の動作
は、第１図のステップS13に対応し、その詳細な動作は
第１図において説明したのでここでは省略する。
ステップS13でキー用IC24のリセットが解除されると、
キー用IC24は、自己がロック用ICかキー用ICかを判断す
る（ステップS11′）。このステップS11′の判断は、前
述のステップS11と同様に、キー用IC24の或る端子が接
地されているか電源ラインに接続されているかを判別す
ることによって行なわれる。このステップS11′ではキ
ー用ICと判断される筈であるが、配線ミスや動作不良等
によりロック用IC14と判断された場合は、不安定な状態
となり何の動作も行なわれない。一方、キー用IC24と判
断された場合は、ステップS14′以下の動作が実行され
る。これに対し、ロック用IC14では、ステップS13の動
作の後、ステップS14以下の動作が実行される。以後、
ロック用IC14およびキー用IC24では、全く同様の動作が
同期して（時間軸が一致して）行なわれる。
まず、ロック用IC14およびキー用IC24は、乱数的に暗号
符号を出力する（ステップS14およびS14′）。この暗号
符号の出力は全く同じランダム関数を用いて行なわれ
る。そして、ランダム関数に与えられる条件もロック用
IC14とキー用IC24とで同じである。したがって、ROMカ
ートリッジ２が正規のものである場合は、ロック用IC14
で発生される暗号符号とキー用IC24で発生される暗号符
号とは全く同一のものとなる。次に、ロック用IC14およ
びキー用IC24はデータの交信を行ない、それぞれ相手方
の発生した暗号符号を入力する（ステップS15およびS1
5′）。続いて、相手方から入力した暗号符号に基づい
て、所定の演算処理を行なう（ステップS16およびS1
6′）。この演算処理に用いられる演算式は、ロック用I
C14とキー用IC24とで全く同一のため、入力される暗号
符号が同一の場合はこの演算結果も同一となる。次に、
ロック用IC14およびキー用IC24は演算の結果をそれぞれ
相手方のICに出力する（ステップS17およびS17′）。応
じて、ロック用IC14およびキー用IC24は相手方から出力
された演算結果を入力する（ステップS18およびS1
8′）。ここで、ロック用IC14およびキー用IC24は全く
同じ動作を同期して行なっているため、相手方のICから
入力される演算結果も同一のタイミングで入力されるこ
とになる。したがって、この実施例では、演算結果の一
致のみならず、時間軸方向（すなわち実行しているステ
ップ番号）の一致も真偽判別のために考慮していること
になる。
次に、ロック用IC14は、キー用IC24から入力した演算結
果と、自己が行なった演算結果とを比較照合し、一致す
るか否かを判断する。この照合の結果一致しないと判断
された場合は、本体１の各回路（CPU12やVDC13等）のリ
セット状態を保持する（ステップS20）。これによっ
て、本体１はゲームプログラムの実行が禁止される。な
お、このようなリセット状態の保持動作に代えて警報を
発生させるようにしてもよいし、または初期状態すなわ
ちステップS11の動作に戻るように制御してもよい。
一方、照合の結果により両方の演算結果が一致したと判
断された場合は、CPU12やVDC13等のリセット状態を解除
する（ステップS21）。続いて、ロック用IC14は所定の
ランダム関数に基づいて第１および第２の乱数データを
発生する（ステップS22）。次に、ロック用IC14は、上
述の第２の乱数データで演算式の種類を選択し、第１お
よび第２の乱数データをその選択された演算式に代入す
る代入値としてセットする（ステップS23）。すなわ
ち、この実施例では、第２の演算処理としてｎ（正の整
数）種類の演算式が予め設定されており、その中から第
２の乱数データに対応する演算式が選択されるのであ
る。次に、選択された演算式に第１および第２の乱数デ
ータが代入されてその演算が実行される（ステップS2
4）。以上のステップS19〜S24の動作は、キー用IC24に
おいても全く同じタイミングで行なわれている。そし
て、第１および第２の乱数データを発生させるためのラ
ンダム関数もロック用IC14で用いられるものと同じもの
が用いられる。さらに、第１および第２の乱数データを
発生させるとき、ランダム関数に与えられる条件は、ロ
ック用IC14とキー用IC24とで全く同一である。したがっ
て、演算式も全く同じものが選択され、その結果も同一
となる。次に、ロック用IC14はステップS24の演算結果
をキー用IC24に与えるとともに、キー用IC24で演算され
た結果を受取る（ステップS25）。同様の動作がキー用I
C24でも行なわれる。次に、ロック用IC14はキー用IC24
から受取った演算結果と、自己の演算結果とを比較照合
し一致しているか否かを判断する。
もし、本体１に装着されたROMカートリッジ２が正規の
ものでない場合は、演算結果に不一致が生じるため、そ
のときはCPU12やVDC13等を強制的にリセット状態にし
て、以後の動作を停止させる（ステップS27）。
一方、キー用IC24から受取った演算結果と自己の演算結
果とが一致した場合は、再びステップS22の動作に戻
り、以後ステップS22〜S26の動作を繰返す。すなわち、
この実施例では、本体１が動作している限り第２の演算
処理用プログラムを実行し、１回でも演算結果の不一致
が生じた場合は、ステップS27でCPU12やVDC13の動作が
停止される。これによって、本体１でのゲームプログラ
ムの実行が禁止される。なお、ステップS26およびS27と
同様の動作もキー用IC24で行なわれている。但し、キー
用IC24では、本体１の各回路のリセット，リセット状態
の解除の動作については、リセット信号の出力先がない
ので、本体１の各回路には何ら影響を与えない。
上述の実施例では、ステップS19における第１の演算処
理の演算結果の照合動作だけでも十分な真偽判別が行な
えるが、本体１が動作している限り常時ステップS22〜S
26で第２の演算処理およびその演算結果の比較照合を行
なっているため、ほぼ完全な真偽判別が行なえる。した
がって、ROM22およびROM23のプログラム内容をコピーし
たもの、またはこれに類似のプログラムを記憶したROM
を含むROMカートリッジ２を不正販売しようとする場合
は、キー用IC24と全く同一のハード回路を入手しない限
り上記実施例のプロテクトを破ることは不可能である。
また、キー用IC24に通常の規格とは異なるカスタムメイ
ドのものを用いれば、コストの面でこの実施例のプロテ
クトを破ることはほぼ完全に不可能となる。
第７図はこの発明の他の実施例の動作を説明するための
フローチャートである。なお、この実施例では、ハード
回路は上記実施例とほぼ同様のものが用いられるが、ロ
ック用IC14のRAM143およびキー用IC24のRAM243にはカウ
ンタエリア（以下、単にカウンタと称す）CTが設けられ
る。また、ロック用IC14のROM142およびキー用IC24のRO
M242には、上記実施例と同様に、第１および第２の演算
処理用プログラム，演算結果の比較照合のための判断プ
ログラムおよび本体１の制御プログラムが含まれる。第
２の演算処理用プログラムはカウンタCTで計数される所
定回数分繰返して行なわれ、判断プログラムは第２の演
算処理用プログラムが終了するごとに演算結果の比較照
合を行ない、制御プログラムは判断プログラムの比較照
合結果が複数回分すべて一致したときに以後本体１を連
続的に能動化させる。
次に、第７図を参照してこの発明の他の実施例の動作を
説明する。なお、この第７図のフローチャートは以下の
点を除いて第６図のフローチャートと同様であり、相当
する部分には同一のステップ番号を付しその説明を省略
する。図において、この実施例では、第６図のステップ
S21に対応する部分でステップS21aの動作が行なわれ
る。すなわち、このステップS21aでは、RAM143のカウン
タCTがリセットされる。その後、ステップS22〜S24で第
２の演算処理が実行され、その後ロック用IC14とキー用
IC24との間で演算結果の授受が行なわれる（ステップS2
5）。次に、ステップS26で自己の演算結果とキー用IC24
の演算結果との比較照合が行なわれ、不一致の場合はス
テップS27aで本体１のリセット状態が保持される。一
方、演算結果が一致した場合はステップS28でカウンタC
Tが歩進され、カウンタCTの計数値が所定値になったか
否かがステップS29で判断される。カウンタCTの計数値
が所定値に達していない場合は、再びステップS22の動
作に戻り、第２の演算処理が実行される。この動作はカ
ウンタCTの計数値が所定値に達するまで繰返して行なわ
れる。この動作の繰り返しの中で、１回でも演算結果の
不一致が生じた場合は、ステップS27aに進み本体１のリ
セット状態が保持される。これによって、ゲームプログ
ラムの実行が禁止される。一方、カウンタCTの計数値が
所定値に達するまですべて演算結果の一致が判断された
場合は、ステップS30に進み、CPU12やVDC13等のリセッ
ト状態が解除される。これによって、ゲームプログラム
の実行が開始される。なお、キー用IC24でも上記のロッ
ク用IC14の動作と全く同様の動作が行なわれている。
なお、第７図の実施例では、第２の演算処理を複数回繰
返して行なうようにしているが、第２の演算処理を１回
だけ実行してその演算結果の比較照合を行ない、その照
合結果に基づいて本体１のリセット，リセット解除の制
御を行なうようにしてもよい。
また、第１の演算処理用プログラムの演算結果が一致し
たことによって本体１を能動化し、その後第２の演算処
理用プログラムを複数回行ない、その間に演算結果の不
一致があれば本体１を不能動化し、複数回実行しても演
算結果に不一致がなければ以後は本体１を電源がオフさ
れるまで本体１を能動化し続けるようにしてもよい。
なお、以上説明した実施例では、外部記憶装置として、
ROMカートリッジを用いているが、このようなROMカート
リッジに代えて、ICカードやフロッピィディスクや光メ
モリまたは光カード等を用いてもよい。
第８図は外部記憶装置としてフロッピィディスクを用い
た場合を示す平面図である。図において、フロッピィデ
ィスク５は、周知のごとくケース51とこのケース51内に
回転自在に収納される円盤状磁気シート52とを含む。そ
して、ケース51には、キー用IC24と、このキー用IC24と
外部装置との接続を図るためにケース51の表面に露出し
て形成されている電極53とが設けられる。このようなフ
ロッピィディスク５を受入れる本体１の内部には、第９
図に示すように、フロッピィディスクドライバFDと、電
極53と内部回路との接続を図るためのコンタクトピン17
とが設けられる。
なお、第２図の実施例では、本体１はフロッピィディス
ク５を直接装着し得るようには構成されていないので、
第10図に示すような構成としてもよい。すなわち、ROM
カートリッジ２と同形状を有し、本体１に対して着脱自
在に構成された接続アダプタ２′を設け、この接続アダ
プタ２′にフロッピィディスク読取装置６を接続する。
そして、このフロッピィディスク読取装置６に第８図に
示すようなフロッピィディスク５を装着するようにすれ
ばよい。この場合、フロッピィディスク読取装置６内に
は、本体１内に設けられたロック用IC14と全く同様のロ
ック用ICを設け、ROMカートリッジ２に代えてフロッピ
ィディスク５を用いる場合はフロッピィディスク読取装
置６内のロック用ICで本体１の内部回路のリセットまた
はリセット解除を制御するようにすればよい。また、フ
ロッピィディスク読取装置６内にロック用ICを設けず
に、本体１に内蔵されたロック用IC14とフロッピィディ
スク５に設けられたキー用IC24とで真偽判別を行なうよ
うにすることもできる。
なお、第10図において、接続アダプタ２′に接続される
装置自身に記憶手段を含むような場合（たとえばシンセ
サイザ用ROMを含む音源装置等を接続した場合）におい
ては、接続アダプタ２′内にキー用IC24を設け、このキ
ー用IC24と本体１に内蔵されたロック用IC14とで協働し
て外部記憶装置の真偽判別を行なうようにすればよい。
なお、以上説明した実施例では、この発明を家庭用ビデ
オゲーム装置に適用したものについて示したが、この発
明は家庭用ビデオゲーム装置に限らず業務用ビデオゲー
ム装置あるいはその他種々の用途で利用されるコンピュ
ータシステム等にも適用することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例の基本的な動作を示すフロ
ーチャートである。第２図はビデオゲーム装置に適用さ
れたこの発明の一実施例を示す外観斜視図である。第３
図は第２図に示す実施例の電気回路部分を示す概略ブロ
ック図である。第４図は第３図に示すロック用IC14の詳
細を示すブロック図である。第５図は第４図に示す分周
器146の動作を説明するためのタイムチャートである。
第６図はこの発明の一実施例の詳細な動作を示すフロー
チャートである。第７図はこの発明の他の実施例の詳細
な動作を示すフローチャートである。第８図は外部記憶
装置として用いられるフロッピィディスクを示す平面図
である。第９図は第８図に示すフロッピィディスクを受
入れる本体の内部構造を簡単に示す図である。第10図は
フロッピィディスクを外部記憶装置として用いる場合の
一例を示す外観斜視図である。 図において、１は本体、２はROMカートリッジ、５はフ
ロッピィディスク、６はフロッピィディスク読取装置、
２′は接続アダプタ、12はCPU、13はVDC、14はロック用
IC、15は発振器、22はプログラムROM、23はキャラクタR
OM、24はキー用ICを示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】本来的な使用目的のための所望の情報処理
    を実行する中央処理手段を含む情報処理装置本体と、前
    記情報処理装置本体に対して着脱自在に構成されかつ前
    記情報処理装置本体に装着されたとき前記中央処理手段
    に電気的に接続されることにより前記中央処理手段に所
    望の動作処理を実行させるプログラムを記憶した記憶手
    段を含む外部記憶装置とからなる情報処理システムにお
    いて、前記外部記憶装置の真偽を判別するために前記外
    部記憶装置と前記情報処理装置本体の双方に対として用
    いられる真偽判別素子であって、 前記記憶手段に記憶されたプログラムとは使用目的の異
    なるプログラムであって、前記外部記憶装置の真偽判別
    を行うための真偽判別プログラムを記憶した半導体メモ
    リ、 前記中央処理手段による前記記憶手段に記憶されたプロ
    グラムの実行とは無関係に独立して動作し、かつ前記半
    導体メモリに記憶された前記真偽判別プログラムを実行
    する処理手段、 前記処理手段による前記真偽判別プログラムの実行に基
    づいて発生する真偽判別に関連する情報を転送するため
    の転送手段、 前記真偽判別に関連する情報を、対になった他方の真偽
    判別素子に対して出力する出力端子、 対になった他方の真偽判別素子から出力される前記真偽
    判別に関連する情報を入力する入力端子、 前記真偽判別プログラムに従って、前記処理手段による
    前記真偽判別プログラムの実行状態と前記入力端子から
    入力した情報とに基づいて前記外部記憶装置の真偽を判
    断する判断手段、および 前記判断手段の判断結果に応答して前記中央処理手段の
    動作の許否を決定する信号を発生する制御手段を備え、 前記中央処理手段が前記外部記憶装置に記憶されたプロ
    グラムに基づいて本来的な動作を行うに先立って、前記
    処理手段が前記真偽判別プログラムを実行しかつ対にな
    った他方の真偽判別素子も同様の実行を行うことに応答
    して得られるそれぞれの処理結果を、前記処理手段と対
    になった他方の真偽判別素子の処理手段とが互いに相手
    方に転送し、処理結果が所定の関係にあるか否かに基づ
    いて、前記制御手段が以後に前記中央処理手段の動作の
    許否を決定する信号を中央処理手段に与えるようにした
    ことを特徴とする、真偽判別素子。
  2. 【請求項２】前記真偽判別素子の前記出力端子および前
    記入力端子は、対になった他方の真偽判別素子の入力手
    段および出力手段にそれぞれ電気的に接続されることに
    より互いに真偽判別に関連する情報を転送し、相互の処
    理結果に基づいて前記外部記憶装置の真偽を判別するよ
    うにしたことを特徴とする、特許請求の範囲第１項記載
    の真偽判別素子。
  3. 【請求項３】前記真偽判別素子は、前記外部記憶装置と
    前記情報処理装置本体の何れに用いられているのかを識
    別するための信号を入力することにより、前記外部記憶
    装置と前記情報処理装置本体の何れに用いられているの
    かを識別する識別手段をさらに備え、 前記真偽判別メモリは、前記真偽判別素子が前記外部記
    憶装置本体に用いられている場合に実行される第１のプ
    ログラムと、前記真偽判別素子が前記情報処理装置本体
    に用いられている場合に実行される第２のプログラムを
    含み、 前記処理手段は、前記真偽判別素子が前記外部記憶装置
    に用いられている場合は前記第１のプログラムに基づい
    て真偽判別のための所定の動作を行い、前記情報処理装
    置本体に用いられている場合は前記第２のプログラムに
    基づいて真偽判別のための所定の動作を行うよう構成さ
    れたことを特徴とする、特許請求の範囲第１項記載の真
    偽判別素子。
  4. 【請求項４】本来的な使用目的のための情報処理を実行
    する中央処理手段と、第１の真偽判別プログラムを記憶
    した第１の半導体メモリと、第１の半導体メモリに記憶
    されている第１の真偽判別プログラムを実行する第１の
    処理手段とを含む情報処理装置本体に対して着脱自在に
    構成され、装着されている情報処理装置本体との関係で
    ソフトウェアの真偽が判断される外部記憶装置であっ
    て、 前記中央処理手段に本来的な使用目的のための所望の動
    作処理を実行させるためのプログラムを記憶した記憶手
    段、 前記記憶手段に記憶されたプログラムとは使用目的の異
    なるプログラムであって、かつ前記第１の半導体メモリ
    に記憶されている第１の真偽判別プログラムと所定の関
    係を有し当該外部記憶装置の真偽判別を行うための第２
    の真偽判別プログラムを記憶した第２の半導体メモリ、 前記第１の処理手段の性能と関連性のある性能を有し、
    かつ当該外部記憶装置が前記情報処理装置本体に接続さ
    れていることに基づいて前記中央処理手段による前記記
    憶手段に記憶されたプログラムの実行とは無関係に独立
    して前記半導体メモリに記憶された前記第２の真偽判別
    プログラムを実行する第２の処理手段、 前記第２の処理手段による前記第２の真偽判別プログラ
    ムの実行に基づいて発生する真偽判別に関連する情報を
    転送するための転送手段、 前記真偽判別に関連する情報を、前記第１の処理手段に
    対して出力する出力端子、 前記第１の処理手段から出力される前記真偽判別に関連
    する情報を入力する入力端子、 前記第２の真偽判別プログラムに従って、前記第２の処
    理手段による前記第２の真偽判別プログラムの実行状態
    と前記入力端子から入力した情報とに基づいて当該外部
    記憶装置の真偽を自ら判断し、その判断結果により以後
    の第２の処理手段による第２の真偽判別プログラムの実
    行状態を変化させるか否かを判断する判断手段、および 前記中央処理手段と前記記憶手段とを電気的に接続しか
    つ前記第１の処理手段と前記第２の処理手段とを直接電
    気的に接続するための接続端子部を含む接続手段を備
    え、 前記中央処理手段が前記記憶手段に記憶されたプログラ
    ムに基づいて本来的な動作を行うに先立って、前記第１
    の処理手段が前記第１の真偽判別プログラムを実行しか
    つ前記第２の処理手段が前記第２の真偽判別プログラム
    を実行することに応答して得られるそれぞれの処理結果
    を前記第１の処理手段と前記第２の処理手段とが互いに
    相手方に転送し、処理結果が所定の関係にあるか否かに
    基づいて、以後に前記中央処理手段が前記記憶手段に記
    憶されたプログラムに基づく本来的な動作を実行するこ
    との許否を決定させるようにしたことを特徴とする、外
    部記憶装置。
  5. 【請求項５】前記情報処理装置本体は、ゲーム画像を表
    示するための画像表示手段が接続され 前記中央処理手段は、ゲームのための処理を実行した結
    果に応答して生じる情報を前記画像表示手段に与えるよ
    うに構成されており、 前記記憶手段は、ゲームのための処理を実行するための
    ゲームプログラムを記憶したことを特徴とする、特許請
    求の範囲第４項記載の外部記憶装置。
JP60143026A 1985-06-24 1985-06-28 真偽判別素子、およびそれを用いた外部記憶装置 Expired - Lifetime JPH0760412B2 (ja)

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