JPH0758607A - パルス出力回路 - Google Patents

Abstract

(57)【要約】 【目的】 出力端子に存在する負荷の変動が生じても、
出力信号に一定のパルス幅を保証できるパルス出力回路
を提供する。 【構成】 １１Ａはローレベル“Ｌ”のパルス幅保証回
路、１２Ａは立ち下がりエッジ検出回路である。出力信
号Ｓoutをインバータ１５Ａに帰還し、検出回路１２Ａ
で入力信号Ｓinと比較する。出力信号Ｓoutの立ち下が
り遅延が入力信号Ｓinの半パルス以下のときは、パルス
幅保証回路１１Ａでは通常経路Ｌｎを選択し、出力信号
Ｓoutへのパルス幅の追加補正はしない。立ち下がり遅
延が半パルスより大きいときは、制御信号Ｓ1fで所定期
間補正経路Ｌｃを選択し、出力信号Ｓoutにローレベル
“Ｌ”のパルス幅を追加補正する。負荷Ｃの増加によっ
て出力信号Ｓoutの立ち下がり遅延が増加しても、出力
信号には入力信号Ｓinの半パルス以上のパルス幅を保証
することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、入力信号を基準とし
て一定のパルス幅を持った出力信号を発生するパルス出
力回路に関する。

【０００２】

【従来の技術】従来のパルス出力回路の出力信号は出力
端子に接続されている負荷の増大に伴い遅延が生じた場
合でも、その遅延を検出する機能を有しておらず、次段
回路に伝達された際、回路動作に何らかの支障をきたす
おそれがある。図１４は従来のパルス出力回路を示すブ
ロック図である。図１４において、１はパルス出力回路
を示しており、２はその入力端子、３はその出力端子で
ある。また、Ｃは出力端子３における次段回路の負荷で
ある。

【０００３】図１５は、図１４の動作説明に供給する波
形図である。同図Ａは入力端子２に供給される入力信号
Ｓinの波形、同図Ｂは出力端子３に得られる出力信号Ｓ
outの波形を示している。そして、Ｔinは入力信号Ｓin
のローレベル“Ｌ”の部分におけるパルス幅、Ｔoutは
出力信号Ｓoutのローレベル“Ｌ”の部分におけるパル
ス幅を示している。

【０００４】以下、動作を説明する。入力信号Ｓinがハ
イレベル“Ｈ”からローレベル“Ｌ”へ変化したことで
出力信号Ｓoutは入力信号Ｓinと同じタイミングでハイ
レベル“Ｈ”からローレベル“Ｌ”へ変化しようとする
が、出力端子３における次段回路の負荷Ｃによる影響か
ら出力信号Ｓoutは完全にローレベル“Ｌ”に変化する
までに時間的な遅延が生じ、入力信号Ｓinのローレベル
“Ｌ”が確定してから所定時間後に出力信号Ｓoutは完
全にローレベル“Ｌ”に確定する。次に、入力信号Ｓin
がローレベル“Ｌ”からハイレベル“Ｈ”に変化する
と、出力端子３における出力信号Ｓoutも同様のタイミ
ングでローレベル“Ｌ”からハイレベル“Ｈ”に変化し
ようとするが、上述した負荷Ｃの影響から立ち下がり同
様に遅延を生じる。

【０００５】

【発明が解決しようとする課題】従来のパルス出力回路
は以上のように構成されており、入力信号Ｓinのパルス
幅Ｔinと出力信号Ｓoutのパルス幅Ｔoutとの関係はＴin
＞Ｔoutとなり、出力端子３における負荷Ｃが増加する
ほど出力信号Ｓoutの遅延が増大してパルス幅Ｔoutは減
少する。これにより、出力端子３に接続される次段回路
において誤動作を起こしてしまうという問題点があっ
た。

【０００６】この発明はこのような問題点を解決するた
めになされたもので、出力端子に存在する負荷の変動が
生じても、出力信号に一定のパルス幅を保証できるパル
ス出力回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項第１項の発明に係
るパルス出力回路は、入力信号を基準として出力信号の
遅れを検出する遅延検出手段と、この遅延検出手段の検
出出力に基づいて出力信号にパルス幅を追加補正するパ
ルス幅保証回路とを備えたものである。

【０００８】請求項第２項の発明に係るパルス出力回路
は、入力信号のエッジを基準として出力信号のエッジの
遅れを検出するエッジ検出回路と、このエッジ検出回路
の検出出力に基づいて出力信号のエッジが入力信号のエ
ッジより所定時間以上遅延したとき出力信号に所定レベ
ルのパルス幅を追加補正するパルス幅保証回路とを備え
たものである。

【０００９】請求項第３項の発明に係るパルス出力回路
は、入力信号の第１のエッジを基準として出力信号の第
１のエッジの遅れを検出する第１のエッジ検出回路と、
この第１のエッジ検出回路の検出出力に基づいて出力信
号の第１のエッジが入力信号の第１のエッジより所定時
間以上遅延したとき出力信号に第１のレベルのパルス幅
を追加補正する第１のパルス幅保証回路と、入力信号の
第２のエッジを基準として出力信号の第２のエッジの遅
れを検出する第２のエッジ検出回路と、この第２のエッ
ジ検出回路の検出出力に基づいて出力信号の第２のエッ
ジが入力信号の第２のエッジより所定時間以上遅延した
とき出力信号に第２のレベルのパルス幅を追加補正する
第２のパルス幅保証回路とを備えたものである。

【００１０】請求項第４項の発明に係るパルス出力回路
は、入力信号の第１のエッジを基準として出力信号の第
１のエッジの遅れを検出する第１のエッジ検出回路と、
この第１のエッジ検出回路の検出出力に基づいて出力信
号の第１のエッジが入力信号の第１のエッジより所定時
間以上遅延したとき出力信号に第１のレベルのパルス幅
を追加補正する第１のパルス幅保証回路と、入力信号の
第２のエッジを基準として出力信号の第２のエッジの遅
れを検出する第２のエッジ検出回路と、この第２のエッ
ジ検出回路の検出出力に基づいて出力信号の第２のエッ
ジが入力信号の第２のエッジより所定時間以上遅延した
とき出力信号に第２のレベルのパルス幅を追加補正する
第２のパルス幅保証回路と、第１および第２のパルス幅
保証回路の出力信号を選択する選択回路とを備えたもの
である。

【００１１】請求項第５項の発明に係るパルス出力回路
は、入力信号を基準として出力信号の遅れを検出する遅
延検出手段と、この遅延検出手段の検出出力に基づいて
出力信号にパルス幅を追加補正するパルス幅保証回路と
を備え、出力信号の遅延検出手段への経路に遅延手段を
配したものである。

【００１２】請求項第６項の発明に係るパルス出力回路
は、入力信号でセット状態とされ、出力信号を得るパル
ス幅保証回路と、出力信号のレベルが確定した時点で起
動が開始される時間待ち回路とを備え、時間待ち回路の
出力でパルス幅保証回路がリセット状態とされるように
したものである。

【００１３】

【作用】請求項第１項の発明においては、出力信号の遅
延に応じて出力信号にパルス幅を追加補正するため、出
力端子に存在する負荷の変動が生じても、出力信号に一
定のパルス幅を保証することが可能となる。

【００１４】請求項第２項の発明においては、出力信号
のエッジの遅延が所定時間以上となるときは、出力信号
に所定レベルのパルス幅を追加補正するため、出力端子
に存在する負荷の変動が生じても、出力信号に一定の所
定レベルのパルス幅を保証することが可能となる。

【００１５】請求項第３項の発明においては、出力信号
の第１のエッジおよび第２のエッジの遅延がそれぞれ所
定時間以上となるとき、出力信号に第１のレベルおよび
第２のレベルのパルス幅を追加補正するため、出力端子
に存在する負荷の変動が生じても、出力信号に一定の第
１のレベルおよび第２のレベルのパルス幅を保証するこ
とが可能となる。

【００１６】請求項第４項の発明においては、第１のレ
ベルおよび第２のレベルのパルス幅が一定に保証された
出力信号のいずれかまたは双方を選択でき、あるいは双
方とも選択しないことが可能となる。

【００１７】請求項第５項の発明においては、出力信号
の遅延検出手段への経路に遅延手段を配したので、遅延
検出手段では出力信号より所定時間遅れて検出されるた
め、出力信号の遅延量が少なくても検出されやすくな
り、検出精度を考慮した検出を行うことが可能となる。
また、遅延手段で遅延量を可変できるようにすること
で、検出精度を自在に可変することが可能となる。

【００１８】請求項第６項の発明においては、時間待ち
回路の出力でパルス幅保証回路がリセット状態とされる
ものであり、出力信号の遅延に関係なく、時間待ち回路
に設定されたパルス幅を確実に保証することが可能とな
る。

【００１９】

【実施例】実施例１．図１は、この発明に係るパルス出
力回路の第１実施例を示す構成図である。本例は出力信
号Ｓoutの第１のレベル例えばローレベル“Ｌ”の部分
のパルス幅を保証するようにした例である。図におい
て、１１Ａおよび１２Ａは、それぞれパルス出力回路を
構成する第１のパルス幅保証回路としてのパルス幅保証
回路および第１のエッジ検出回路としての立ち下がりエ
ッジ検出回路である。また、１３および１４は、それぞ
れパルス出力回路の入力端子および出力端子である。入
力端子１３をパルス幅保証回路１１Ａを構成するインバ
ータ１１０および１１１の直列回路を介して出力端子１
４に接続する。

【００２０】また、入力端子１３をトランスミッション
ゲート１１２およびインバータ１１３〜１１６の直列回
路を介して出力端子１４に接続する。そして、インバー
タ１１３および１１４の接続点をインバータ１１７およ
びトランスミッションゲート１１８の直列回路を介して
トランスミッションゲート１１２およびインバータ１１
３の接続点に接続する。トランスミッションゲート１１
８には、クロックφをゲート制御信号として使用し、こ
のクロックφがハイレベル“Ｈ”となる期間でゲートを
開くようにする。また、トランスミッションゲート１１
２には、クロックφと反転関係にある反転クロックφバ
ーがハイレベル“Ｈ”となる期間でゲートを開くように
する。

【００２１】上述構成のパルス幅保証回路１１Ａにおい
て、インバータ１１０，１１１を通る経路はパルス幅の
追加補正を行なわない通常経路Ｌｎを構成し、インバー
タ１１５，１１６を通る経路はパルス幅の追加補正を行
なうための補正経路Ｌｃを構成する。また、入力端子１
３を立ち下がりエッジ検出回路１２Ａを構成するナンド
回路１２０の一方の入力端に接続し、このナンド回路１
２０の他方の入力端にパルス幅保証回路１１Ａのインバ
ータ１１４および１１５の接続点を接続する。ナンド回
路１２０の出力端をナンド回路１２１の一方の入力端に
接続し、このナンド回路１２１の出力端をナンド回路１
２２の一方の入力端に接続する。そして、ナンド回路１
２２の出力端をナンド回路１２１の他方の入力端に接続
する。

【００２２】また、インバータ１１４および１１５の接
続点をインバータ１２３を介してナンド回路１２４の第
１の入力端に接続し、このナンド回路１２４の第２の入
力端にはクロックφバーを供給する。出力端子１４をレ
ベル検出用のインバータ１５Ａおよび１６Ａの直列回路
を介してナンド回路１２４の第３の入力端に接続する。
この場合、インバータ１５Ａのしきい値Ｖthaを、通常
例えば0.5Ｖ程度の標準値にそのしきい値を設定されて
いる他のインバータに比べて低く設定する。ナンド回路
１２４の出力端をナンド回路１２２の他方の入力端に接
続する。

【００２３】上述せずも、パルス幅保証回路１１Ａのイ
ンバータ１１５，１１０はゲート機能を有している。イ
ンバータ１１５および１１０には、それぞれ立ち下がり
エッジ検出回路１２Ａのナンド回路１２２の出力信号を
直接およびインバータ１２５を介してゲート制御信号と
して供給する。インバータ１１５，１１０は、それぞれ
ゲート制御信号がハイレベル“Ｈ”となるときゲートを
開き、逆にローレベル“Ｌ”となるときゲートを閉じる
ように制御される。

【００２４】次に、図２のタイミングチャートを使用し
て、図１の例の動作を説明する。同図Ａはクロックφ、
同図Ｂは反転クロックφバーを示している。また、同図
Ｃは入力端子１３に供給される入力信号Ｓin、同図Ｄは
パルス幅保証回路１１Ａのインバータ１１４の出力信号
Ｓ1b、同図Ｅは立ち下がりエッジ検出回路１２Ａのナン
ド回路１２０の出力信号Ｓ1dを示している。入力信号Ｓ
inが第２のレベル例えばハイレベル“Ｈ”から第１のレ
ベル例えばローレベル“Ｌ”に変化すると、この入力信
号Ｓinが通常経路Ｌｎにより出力端子１４に伝達され、
出力信号Ｓoutは第２のレベル例えばハイレベル“Ｈ”
からローレベル“Ｌ”に変化しようとするが、出力端子
１４に存在する次段回路の負荷Ｃの影響から出力信号Ｓ
outの第１のエッジである立ち下がりの時間に遅延が生
じる。

【００２５】また、出力信号Ｓoutはインバータ１５Ａ
に帰還され、立ち下がりエッジ検出回路１２Ａで入力信
号Ｓinと比較される。そして、出力信号Ｓoutの立ち下
がり遅延が入力信号Ｓinの半パルス（Ｔ１／２）以下の
ときは、ナンド回路１２４より出力される遅延検出信号
Ｓ1eおよびナンド回路１２２より出力される補正回路制
御信号Ｓ1fはそれぞれ図２ＧおよびＩに示すようにな
る。そのため、パルス幅保証回路１１Ａでは、インバー
タ１１５がゲートを閉じ、インバータ１１０がゲートを
開いて通常経路Ｌｎが選択され、出力端子１４には同図
Ｋに示すような出力信号Ｓoutが伝達される。

【００２６】また、出力信号Ｓoutの立ち下がり遅延が
入力信号Ｓinの半パルス（Ｔ１／２）より大きいとき
は、遅延検出信号Ｓ1eおよび補正回路制御信号Ｓ1fはそ
れぞれ図２ＦおよびＨに示すようになる。そのため、パ
ルス幅保証回路１１Ａでは、補正回路制御信号Ｓ1fがハ
イレベル“Ｈ”となるパルス幅追加補正部分のみインバ
ータ１１５がゲートを開いて補正経路Ｌｃが選択され、
出力端子１４には同図Ｊに示すような出力信号Ｓoutが
伝達される。したがって、出力信号Ｓoutが負荷Ｃの増
加によって立ち下がり遅延が増加しても、入力信号Ｓin
の半パルス以上のパルス幅を保証することが可能とな
る。

【００２７】ここでは、出力信号Ｓoutを帰還してレベ
ルを検出しているインバータ１５Ａのしきい値Ｖthaを
上述のごとく低く設定しているため、小量の遅延でも検
出可能であるのに対し、上記しきい値Ｖthaを高く設定
すると、遅延量が増大した場合のみ検出可能となる。よ
って、インバータ１５Ａのしきい値設定に依存した形で
検出の精度を決定することができる。なお、ナンド回路
１２４の３入力の論理の組み合わせを考慮することによ
り、入力信号Ｓinの半パルス以下のパルス幅を保証する
ことも可能であり、以下に説明する他の実施例において
も同様であり、同様の作用効果を得ることができる。

【００２８】実施例２．図３は、この発明に係るパルス
出力回路の第２実施例を示す構成図である。この図３に
おいて、図１と対応する部分には同一符号を付し、その
詳細説明は省略する。本例においては、図１の例におけ
るインバータ１５Ａの代わりにシュミットトリガ回路１
５Ｃを設ける。本例のその他は、図１の例と同様に構成
する。

【００２９】次に、図４のタイミングチャートを使用し
て、図３の例の動作を説明する。回路動作は図１の例と
ほぼ同様である。出力信号Ｓoutに遅延が生じた場合に
は、遅延がほとんど生じない場合に比べて電源ラインＶ
ＤＤに生じたノイズ（図４Ａに図示）の影響を受けやす
くなる。出力信号Ｓoutにノイズが生じた場合（同図Ｂ
に図示）、図１の例のように通常のインバータ１５Ａを
使用すると、ノイズ部分で誤動作して検出信号は同図Ｄ
に示すようになる。

【００３０】これに対して、本例のようにシュミットト
リガ回路１５Ｃを使用することにより、ノイズ部分での
誤動作を防止でき、検出信号は同図Ｃに示すようにな
る。よって、信頼性の高い帰還出力信号の検出を実現す
ることができる。なお、このようにインバータの代わり
にシュミットトリガ回路を設け得ることは、以下に説明
する他の実施例（インバータによって出力信号を検出す
る実施例）においても同様であり、同様の作用効果を得
ることができる。

【００３１】実施例３．図５は、この発明に係るパルス
出力回路の第３実施例を示す構成図である。本例は出力
信号Ｓoutのハイレベル“Ｈ”の部分のパルス幅を保証
するようにした例である。この図５において、図１と対
応する部分には同一符号を付し、その詳細説明は省略す
る。図において、１１Ｂおよび１２Ｂは、それぞれパル
ス出力回路を構成する第２のパルス幅保証回路としての
パルス幅保証回路および第２のエッジ検出回路としての
立ち上がりエッジ検出回路である。また、１３および１
４は、それぞれパルス出力回路の入力端子および出力端
子である。

【００３２】本例のパルス幅保証回路１１Ｂでは、トラ
ンスミッションゲート１１２の前段にインバータ１１９
を挿入する。すなわち、入力端子１３をインバータ１１
９を介してトランスミッションゲート１１２に接続する
と共に、インバータ１１９およびトランスミッションゲ
ート１１２の接続点を立ち上がりエッジ検出回路１２Ｂ
のナンド回路１２０の一方の入力端に接続する。また、
本例のパルス幅保証回路１１Ｂでは、図１の例のパルス
幅保証回路１１Ａにおけるインバータ１１１，１１６を
除去する。すなわち、インバータ１１１および１１６の
出力側を直接出力端子１４に接続する。パルス幅保証回
路１１Ｂのその他は、図１の例のパルス幅保証回路１１
Ａと同様に構成する。

【００３３】また、本例の立ち上がりエッジ検出回路１
２Ｂでは、図１の例の立ち下がりエッジ検出回路１２Ａ
におけるインバータ１２３を除去し、ナンド回路１２４
の代わりにノア回路１２７を使用し、さらにノア回路１
２７およびナンド回路１２２の間にインバータ１２６を
挿入する。すなわち、パルス幅保証回路１１Ｂのインバ
ータ１１４および１１５の接続点を直接ノア回路１２７
の第１の入力端に接続し、このノア回路１２７の第２の
入力端にクロックφを供給する。また、ノア回路１２７
の出力端をインバータ１２６を介してナンド回路１２２
の他方の入力端に接続する。立ち上がりエッジ検出回路
１２Ｂのその他は、図１の例の立ち下がりエッジ検出回
路１２Ａと同様に構成する。また、出力端子１４をレベ
ル検出用のインバータ１５Ｂおよび１６Ｂの直列回路を
介して立ち上がりエッジ検出回路１２Ｂのノア回路１２
７の第３の入力端に接続する。この場合、インバータ１
５Ｂのしきい値Ｖthbを、通常例えば0.5Ｖ程度の標準値
にそのしきい値を設定されている他のインバータに比べ
て高く設定する。

【００３４】次に、図６のタイミングチャートを使用し
て、図５の例の動作を説明する。同図Ａはクロックφ、
同図Ｂは反転クロックφバーを示している。また、同図
Ｃは入力端子１３に供給される入力信号Ｓin、同図Ｄは
パルス幅保証回路１１Ｂのインバータ１１４の出力信号
Ｓ2b、同図Ｅは立ち上がりエッジ検出回路１２Ｂのナン
ド回路１２０の出力信号Ｓ2dを示している。入力信号Ｓ
inがローレベル“Ｌ”からハイレベル“Ｈ”に変化する
と、この入力信号Ｓinが通常経路Ｌｎにより出力端子１
４に伝達され、出力信号Ｓoutはローレベル“Ｌ”から
ハイレベル“Ｈ”に変化しようとするが、出力端子１４
に存在する次段回路の負荷Ｃの影響から出力信号Ｓout
の第２のエッジである立ち上がりの時間に遅延が生じ
る。

【００３５】また、出力信号Ｓoutはインバータ１５Ｂ
に帰還され、立ち上がりエッジ検出回路１２Ｂで入力信
号Ｓinと比較される。そして、出力信号Ｓoutの立ち上
がり遅延が入力信号Ｓinの半パルス（Ｔ２／２）以下の
ときは、インバータ１２６より出力される遅延検出信号
Ｓ2eおよびナンド回路１２２より出力される補正回路制
御信号Ｓ2fはそれぞれ図６ＧおよびＩに示すようにな
る。そのため、パルス幅保証回路１１Ｂでは、インバー
タ１１５がゲートを閉じ、インバータ１１０がゲートを
開いて通常経路Ｌｎが選択され、出力端子１４には同図
Ｋに示すような出力信号Ｓoutが伝達される。

【００３６】また、出力信号Ｓoutの立ち上がり遅延が
入力信号Ｓinの半パルス（Ｔ２／２）より大きいとき
は、遅延検出信号Ｓ2eおよび補正回路制御信号Ｓ2fはそ
れぞれ図６ＦおよびＨに示すようになる。そのため、パ
ルス幅保証回路１１Ｂでは、補正回路制御信号Ｓ2fがハ
イレベル“Ｈ”となるパルス幅追加補正部分のみインバ
ータ１１５のゲートを開いて補正経路Ｌｃが選択され、
出力端子１４には同図Ｊに示すような出力信号Ｓoutが
伝達される。したがって、出力信号Ｓoutが負荷Ｃの増
加によって立ち上がり遅延が増加しても、入力信号Ｓin
の半パルス以上のパルス幅を保証することが可能とな
る。

【００３７】ここでは、出力信号Ｓoutを帰還してレベ
ルを検出しているインバータ１５Ｂのしきい値Ｖthbを
高く設定しているため、小量の遅延でも検出可能である
のに対し、上記しきい値Ｖthbを低く設定すると、遅延
量が増大した場合のみ検出可能となる。よって、図１の
例と同様に、インバータ１５Ｂのしきい値設定に依存し
た形で検出の精度を決定することができる。また、レベ
ル検出用のインバータ１５Ｂをシュミットトリガ回路に
変更することにより、図３の例と同様に、出力信号Ｓou
tの遅延が増大した場合、電源ノイズの影響によって出
力信号Ｓoutのノイズが生じても検出回路に悪影響を与
えることがない。

【００３８】実施例４．図７は、この発明に係るパルス
出力回路の第４実施例を示す構成図である。本例は出力
信号Ｓoutのローレベル“Ｌ”およびハイレベル“Ｈ”
の部分のパルス幅を保証するようにした例である。この
図７において、図１および図５と対応する部分には同一
符号を付し、その詳細説明は省略する。本例において
は、図１の例のローレベル“Ｌ”の部分のパルス幅保証
回路１１Ａおよび立ち下がりエッジ検出回路１２Ａと、
図５の例のハイレベル“Ｈ”の部分のパルス幅保証回路
１１Ｂおよび立ち上がりエッジ検出回路１２Ｂを並列的
に設ける。

【００３９】そして、パルス幅保証回路１１Ａのインバ
ータ１１１，１１６の出力端を選択回路１７を構成する
インバータ１７１および１７２の直列回路を介して出力
端子１４に接続すると共に、パルス幅保証回路１１Ｂの
インバータ１１０，１１５の出力端を選択回路１７を構
成するインバータ１７３および１７２の直列回路を介し
て出力端子１４に接続する。インバータ１７１および１
７３はそれぞれゲート機能を有しており、これらインバ
ータ１７１および１７３にはそれぞれ端子１８Ａおよび
１８Ｂより制御信号（ゲート信号）ＳＣａおよびＳＣｂ
を供給する。本例は以上のように構成し、その他は図１
および図５の例と同様に構成する。

【００４０】次に、図７の例の動作を説明する。制御信
号ＳＣａがハイレベル“Ｈ”、ＳＣｂがローレベル
“Ｌ”であるときは、選択回路１７では、インバータ１
７３がゲートを閉じ、インバータ１７１がゲートを開い
てパルス幅保証回路１１Ａの出力信号Ｓoutが選択さ
れ、出力端子１４に伝達される。逆に、制御信号ＳＣａ
がローレベル“Ｌ”、ＳＣｂがハイレベル“Ｈ”である
ときは、選択回路１７では、インバータ１７１がゲート
を閉じ、インバータ１７３がゲートを開いてパルス幅保
証回路１１Ｂの出力信号Ｓoutが選択されて出力端子１
４に伝達される。

【００４１】また、制御信号ＳＣａ，ＳＣｂの双方がハ
イレベル“Ｈ”であるときは、選択回路１７では、イン
バータ１７１および１７３が共にゲートを開いてパルス
幅保証回路１１Ａ，１１Ｂの双方の出力信号Ｓoutが選
択されて出力端子１４に伝達され、制御信号ＳＣａ，Ｓ
Ｃｂの双方がローレベル“Ｌ”であるときは、選択回路
１７では、インバータ１７１および１７３が共にゲート
を閉じてパルス幅保証回路１１Ａ，１１Ｂの出力信号Ｓ
outの双方とも選択されず出力端子１４に伝達されな
い。

【００４２】なお、本例における制御信号ＳＣａ，ＳＣ
ｂの供給手段は、外部端子からの供給、レジスタ等を使
用してソフトウェア的に制御する手段、内部回路からの
信号による供給等を考えることができる。

【００４３】実施例５．図８は、この発明に係るパルス
出力回路の第５実施例を示す構成図である。図におい
て、１１および１２は、それぞれパルス出力回路を構成
するパルス幅保証回路およびエッジ検出回路である。こ
れらパルス幅保証回路１１およびエッジ検出回路１２
は、図１の例のパルス幅保証回路１１Ａおよび立ち下が
りエッジ検出回路１２Ａ、あるいは図５の例のパルス幅
保証回路１１Ｂおよび立ち上がりエッジ検出回路１２Ｂ
である。ただし、エッジ検出回路１２には、図１の例の
インバータ１５Ａ，１６Ａあるいは図５の例のインバー
タ１５Ｂ，１６Ｂを含むものとする。

【００４４】また、１３および１４は、それぞれパルス
出力回路の入力端子および出力端子であり、Ｃは出力端
子１４における次段回路の負荷である。また、出力端子
１４とエッジ検出回路１２を接続する帰還経路に遅延回
路１８を設ける。つまり、図１や図５の例では、出力信
号Ｓoutを直接エッジ検出回路１２、従ってレベル検出
用のインバータ１５Ａ，１５Ｂ直接帰還しているが、本
例では遅延回路１８を介して帰還する。

【００４５】次に、図８の例の動作を説明する。回路動
作は図１の例あるいは図５の例と同様であるが、出力端
子１４よりエッジ検出回路１２への帰還経路に遅延回路
１８を設けているので、エッジ検出回路１２では実際の
出力信号Ｓoutより所定時間遅れて検出される。そのた
め、少ない遅延量でも検出されやすくなることから、検
出精度を考慮したレベル検出を行うことが可能となる。

【００４６】実施例６．図９は、この発明に係るパルス
出力回路の第６実施例を示す構成図である。この図９に
おいて、図８と対応する部分には同一符号を付して示し
ている。図において、１９はエッジ検出回路１２の外部
入力端子である。出力端子１４を可変抵抗器２０を介し
て外部入力端子１９に接続する。

【００４７】次に、図９の例の動作を説明する。回路動
作は図１の例あるいは図５の例と同様であるが、出力端
子１４よりエッジ検出回路１２への帰還経路に可変遅延
素子としての可変抵抗器２０を設けているので、図８の
例と同様にエッジ検出回路１２では実際の出力信号Ｓou
tより所定時間遅れて検出され、検出精度を考慮したレ
ベル検出を行うことが可能となる。また、外部から可変
抵抗器２０の抵抗値を可変することで、検出精度を自在
に可変することが可能となる。なお、図９の例の可変抵
抗器２０の代わりにその他の可変遅延素子を使用できる
ことは勿論である。

【００４８】実施例７．図１０は、この発明に係るパル
ス出力回路の第７実施例を示す構成図である。本例はウ
ォッチドッグタイマ回路に適用した例である。図におい
て、２１はウォッチドッグタイマ回路への入力信号とな
るウォッチドドッグフラグ信号ＳＦの入力端子、２２は
後述するエッジ検出回路からの制御信号を受けて出力リ
セット信号のパルス幅を保証するローレベル“Ｌ”のパ
ルス幅保証回路である。

【００４９】入力端子２１をパルス幅保証回路２２を構
成するフリップフロップ２２１のセット端子Ｓに接続
し、このフリップフロップ２２１の出力端子ＱをＮチャ
ネルＭＯＳトランジスタ２２２のゲートに接続する。こ
のトランジスタ２２２のソースを接地し、そのドレイン
を抵抗器２２３を介して電源端子２２４に接続する。そ
して、トランジスタ２２２および抵抗器２２３の接続点
よりリセット信号ＳREの出力端子２３を導出する。Ｃは
出力端子２３における次段回路の負荷を示している。

【００５０】２４は、出力帰還信号を検出する手段と、
リセット信号ＳREのパルス幅を設定するための手段を有
するエッジ検出回路である。出力端子２３をエッジ検出
回路２４を構成するレベル検出用のインバータ２４１の
入力端に接続する。このインバータ２４１のしきい値は
上述と同様に低く設定される。このインバータ２４１の
出力信号をリセット解除時間待ちタイマ回路２４２に供
給し、このタイマ回路２４２の出力信号をパルス幅保証
回路２２を構成するフリップフロップ２２１のリセット
端子Ｒバーに供給する。

【００５１】次に、図１１のタイミングチャートを使用
して、図１０の例の動作を説明する。入力端子２１にフ
ラグ信号ＳＦが供給されると（図１１Ａに図示）、ロー
レベル“Ｌ”からハイレベル“Ｈ”に変化した状態をう
けてパルス幅保証回路２２のフリップフロップ２２１の
出力端子Ｑからはハイレベル“Ｈ”が出力され、トラン
ジスタ２２２はオンとなり、出力端子２３に得られるリ
セット信号ＳREは負荷Ｃの影響から所定の遅延時間後に
完全にローレベル“Ｌ”に確定される。

【００５２】このリセット信号ＳREがエッジ検出回路２
４のインバータ２４１に帰還され、ハイレベル“Ｈ”か
らローレベル“Ｌ”への変化が検出される。そして、イ
ンバータ２４の出力信号がタイマ回路２４２に供給され
ることでタイマ回路２４２が動作し、フリップフロップ
２２１のリセット端子Ｒバーにタイマ回路２４２の出力
信号ＳＴとしてハイレベル“Ｈ”の信号が供給され（図
１１Ｂに図示）、出力端子Ｑからはタイマ回路２４２の
オーバーフローが発生するまで、ハイレベル“Ｈ”の信
号が出力されて、トランジスタ２２２はオン状態となっ
ている。よって、出力端子２３に得られるリセット信号
ＳREは、タイマ回路２４２で設定されたパルス幅Ｔ３の
期間は確実にローレベル“Ｌ”となり（図１１Ｃに図
示）、負荷Ｃの影響からリセット信号ＳREに遅延が生じ
ても設定パルス幅を確実に実現することができる。

【００５３】実施例８．図１２は、この発明に係るパル
ス出力回路の第８実施例を示す構成図である。本例もウ
ォッチドッグタイマ回路に適用した例である。この図１
２において図１０と対応する部分には同一符号を付し、
その詳細説明は省略する。図において、出力端子２３か
らエッジ検出回路２４への帰還経路に遅延回路２５を設
ける。本例のその他は、図１０の例と同様に構成する。

【００５４】次に、図１２の例の動作を説明する。回路
動作は図１０の例と同様であるが、出力端子２３よりエ
ッジ検出回路２４への帰還経路に遅延回路２５を設けて
いるので、エッジ検出回路２４では実際のリセット信号
ＳREより所定時間遅れて検出される。そのため、遅延量
が増大され、少ない遅延量でも検出されやすくなること
から、出力端子２３におけるリセット信号ＳREの設定パ
ルス幅をより確実に実現することが可能となる。

【００５５】実施例９．図１３は、この発明に係るパル
ス出力回路の第９実施例を示す構成図である。本例もウ
ォッチドッグタイマ回路に適用した例である。この図１
３において図１０と対応する部分には同一符号を付し、
その詳細説明は省略する。図において、２６はエッジ検
出回路２４の外部入力端子である。出力端子２３を可変
抵抗器２７を介して外部入力端子２６に接続する。

【００５６】次に、図１３の例の動作を説明する。回路
動作は図１０の例と同様であるが、出力端子２３よりエ
ッジ検出回路２４への帰還経路に可変遅延素子としての
可変抵抗器２７を設けているので、図１２の例と同様に
エッジ検出回路２４では実際のリセット信号ＳREより所
定時間遅れて検出され、出力端子２３におけるリセット
信号ＳREの設定パルス幅をより確実に実現することが可
能となるまた、外部から可変抵抗器２０の抵抗値を可変
することで、検出精度を自在に可変することが可能とな
り、確実な設定パルス幅を実現することができる。

【００５７】

【発明の効果】請求項第１項の発明によれば、入力信号
を基準として出力信号の遅れを検出する遅延検出手段
と、この遅延検出手段の検出出力に基づいて出力信号に
パルス幅を追加補正するパルス幅保証回路とを備えてい
るので、出力端子に存在する負荷の変動が生じても、出
力信号に一定のパルス幅を保証することができる等の効
果がある。

【００５８】請求項第２項の発明によれば、入力信号の
エッジを基準として出力信号のエッジの遅れを検出する
エッジ検出回路と、このエッジ検出回路の検出出力に基
づいて出力信号のエッジが入力信号のエッジより所定時
間以上遅延したとき出力信号に所定レベルのパルス幅を
追加補正するパルス幅保証回路とを備えているので、出
力端子に存在する負荷の変動が生じても、出力信号に一
定の所定レベルのパルス幅を保証することができる等の
効果がある。

【００５９】請求項第３項の発明によれば、入力信号の
第１のエッジを基準として出力信号の第１のエッジの遅
れを検出する第１のエッジ検出回路と、この第１のエッ
ジ検出回路の検出出力に基づいて出力信号の第１のエッ
ジが入力信号の第１のエッジより所定時間以上遅延した
とき出力信号に第１のレベルのパルス幅を追加補正する
第１のパルス幅保証回路と、入力信号の第２のエッジを
基準として出力信号の第２のエッジの遅れを検出する第
２のエッジ検出回路と、この第２のエッジ検出回路の検
出出力に基づいて出力信号の第２のエッジが入力信号の
第２のエッジより所定時間以上遅延したとき出力信号に
第２のレベルのパルス幅を追加補正する第２のパルス幅
保証回路とを備えているので、出力端子に存在する負荷
の変動が生じても、出力信号に一定のローレベルおよび
ハイレベルのパルス幅を保証することができる等の効果
がある。

【００６０】請求項第４項の発明によれば、入力信号の
第１のエッジを基準として出力信号の第１のエッジの遅
れを検出する第１のエッジ検出回路と、この第１のエッ
ジ検出回路の検出出力に基づいて出力信号の第１のエッ
ジが入力信号の第１のエッジより所定時間以上遅延した
とき出力信号に第１のレベルのパルス幅を追加補正する
第１のパルス幅保証回路と、入力信号の第２のエッジを
基準として出力信号の第２のエッジの遅れを検出する第
２のエッジ検出回路と、この第２のエッジ検出回路の検
出出力に基づいて出力信号の第２のエッジが入力信号の
第２のエッジより所定時間以上遅延したとき出力信号に
第２のレベルのパルス幅を追加補正する第２のパルス幅
保証回路と、第１および第２のパルス幅保証回路の出力
信号を選択する選択回路とを備えているので、ローレベ
ルおよびハイレベルのパルス幅が一定に保証された出力
信号のいずれかまたは双方を選択でき、あるいは双方と
も選択しないことが可能となる等の効果がある。

【００６１】請求項第５項の発明によれば、入力信号を
基準として出力信号の遅れを検出する遅延検出手段と、
この遅延検出手段の検出出力に基づいて出力信号にパル
ス幅を追加補正するパルス幅保証回路とを備え、出力信
号の遅延検出手段への経路に遅延手段を配しているの
で、遅延検出手段では出力信号より所定時間遅れて検出
されるため、出力信号の遅延量が少なくても検出されや
すくなり、検出精度を考慮した検出を行うことができ、
また遅延手段で遅延量を可変できるようにすることで検
出精度を自在に可変できる等の効果がある。

【００６２】請求項第６項の発明によれば、入力信号で
セット状態とされ、出力信号を得るパルス幅保証回路
と、出力信号のレベルが確定した時点で起動が開始され
る時間待ち回路とを備え、時間待ち回路の出力でパルス
幅保証回路がリセット状態とされるようにしているの
で、出力信号の遅延に関係なく時間待ち回路に設定され
たパルス幅を確実に保証することができる等の効果があ
る。

【図面の簡単な説明】

【図１】この発明に係るパルス出力回路の第１実施例の
構成を示す回路接続図である。

【図２】第１実施例の動作を説明するためのタイミング
チャートである。

【図３】この発明に係るパルス出力回路の第２実施例の
構成を示す回路接続図である。

【図４】第２実施例の動作を説明するためのタイミング
チャートである。

【図５】この発明に係るパルス出力回路の第３実施例の
構成を示す回路接続図である。

【図６】第３実施例の動作を説明するためのタイミング
チャートである。

【図７】この発明に係るパルス出力回路の第４実施例の
構成を示す回路接続図である。

【図８】この発明に係るパルス出力回路の第５実施例の
構成を示すブロック図である。

【図９】この発明に係るパルス出力回路の第６実施例の
構成を示すブロック図である。

【図１０】この発明に係るパルス出力回路の第７実施例
の構成を示す回路接続図である。

【図１１】第７実施例の動作を説明するためのタイミン
グチャートである。

【図１２】この発明に係るパルス出力回路の第８実施例
の構成を示す回路接続図である。

【図１３】この発明に係るパルス出力回路の第９実施例
の構成を示す回路接続図である。

【図１４】従来のパルス出力回路を示すブロック図であ
る。

【図１５】従来例の動作を説明するためのタイミングチ
ャートである。

【符号の説明】

１１，１１Ａ，１１Ｂ，２２ パルス幅保証回路 １２，２４ エッジ検出回路 １２Ａ 立ち下がりエッジ検出回路 １２Ｂ 立ち上がりエッジ検出回路 １３，２１ 入力端子 １４，２３ 出力端子 １５Ａ，１５Ｂ，１６Ａ，１６Ｂ インバータ １５Ｃ シュミットトリガ回路 １７ 選択回路 １８，２５ 遅延回路 ２０，２７ 可変抵抗器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力信号を基準として出力信号の遅れを
   検出する遅延検出手段と、 この遅延検出手段の検出出力に基づいて上記出力信号に
   パルス幅を追加補正するパルス幅保証回路とを備えたこ
   とを特徴とするパルス出力回路。
2. 【請求項２】 入力信号のエッジを基準として出力信号
   のエッジの遅れを検出するエッジ検出回路と、 このエッジ検出回路の検出出力に基づいて上記出力信号
   のエッジが上記入力信号のエッジより所定時間以上遅延
   したとき上記出力信号に所定レベルのパルス幅を追加補
   正するパルス幅保証回路とを備えたことを特徴とするパ
   ルス出力回路。
3. 【請求項３】 入力信号の第１のエッジを基準として出
   力信号の第１のエッジの遅れを検出する第１のエッジ検
   出回路と、 この第１のエッジ検出回路の検出出力に基づいて上記出
   力信号の第１のエッジが上記入力信号の第１のエッジよ
   り所定時間以上遅延したとき上記出力信号に第１のレベ
   ルのパルス幅を追加補正する第１のパルス幅保証回路
   と、 上記入力信号の第２のエッジを基準として出力信号の第
   ２のエッジの遅れを検出する第２のエッジ検出回路と、 この第２のエッジ検出回路の検出出力に基づいて上記出
   力信号の第２のエッジが上記入力信号の第２のエッジよ
   り所定時間以上遅延したとき上記出力信号に第２のレベ
   ルのパルス幅を追加補正する第２のパルス幅保証回路と
   を備えたことを特徴とするパルス出力回路。
4. 【請求項４】 入力信号の第１のエッジを基準として出
   力信号の第１のエッジの遅れを検出する第１のエッジ検
   出回路と、 この第１のエッジ検出回路の検出出力に基づいて上記出
   力信号の第１のエッジが上記入力信号の第１のエッジよ
   り所定時間以上遅延したとき上記出力信号に第１のレベ
   ルのパルス幅を追加補正する第１のパルス幅保証回路
   と、 上記入力信号の第２のエッジを基準として出力信号の第
   ２のエッジの遅れを検出する第２のエッジ検出回路と、 この第２のエッジ検出回路の検出出力に基づいて上記出
   力信号の第２のエッジが上記入力信号の第２のエッジよ
   り所定時間以上遅延したとき上記出力信号に第２のレベ
   ルのパルス幅を追加補正する第２のパルス幅保証回路
   と、 上記第１および第２のパルス幅保証回路の出力信号を選
   択する選択回路とを備えたことを特徴とするパルス出力
   回路。
5. 【請求項５】 入力信号を基準として出力信号の遅れを
   検出する遅延検出手段と、 この遅延検出手段の検出出力に基づいて上記出力信号に
   パルス幅を追加補正するパルス幅保証回路とを備え、上
   記出力信号の上記遅延検出手段への経路に遅延手段を配
   したことを特徴とするパルス出力回路。
6. 【請求項６】 入力信号でセット状態とされ、出力信号
   を得るパルス幅保証回路と、 上記出力信号のレベルが確定した時点で起動が開始され
   る時間待ち回路とを備え、上記時間待ち回路の出力で上
   記パルス幅保証回路がリセット状態とされるようにした
   ことを特徴とするパルス出力回路。