JPH0752977B2 - Shift register exchange processing device and network constructed by the same - Google Patents
Shift register exchange processing device and network constructed by the sameInfo
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- JPH0752977B2 JPH0752977B2 JP61172725A JP17272586A JPH0752977B2 JP H0752977 B2 JPH0752977 B2 JP H0752977B2 JP 61172725 A JP61172725 A JP 61172725A JP 17272586 A JP17272586 A JP 17272586A JP H0752977 B2 JPH0752977 B2 JP H0752977B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタル通信網における重要なコンポーネ
ントとしてのシフトレジスタ形交換処理装置およびそれ
を多段接続することにより構成したネットワークに関す
るものである。Description: TECHNICAL FIELD The present invention relates to a shift register type exchange processing device as an important component in a digital communication network and a network constituted by connecting the same in multiple stages.
第４図は従来のシフトレジスタ形時間スイッチの構成を
示す説明図である。同図において、２は入力データハイ
ウエイ、３は出力データハイウエイ、６は空間スイッ
チ、（７−１）は入力シフトレジスタ、（７−２）は出
力シフトレジスタ、である。FIG. 4 is an explanatory diagram showing a configuration of a conventional shift register type time switch. In the figure, 2 is an input data highway, 3 is an output data highway, 6 is a space switch, (7-1) is an input shift register, and (7-2) is an output shift register.
第４図において、入力データハイウエイ２を伝送されて
きたデータは、入力シフトレジスタ（７−１）にラッチ
される。次に、空間スイッチ６の叉点を閉じることによ
り、入力データはその時間順序を交換した形で、出力シ
フトレジスタ（７−２）に転送される。この場合、入力
データ（abcdefgh）が出力データ（bcadhgef）に時分割
交換される場合の叉点の閉じかたの態様が空間スイッチ
６において示されている。出力シフトレジスタ（７−
２）からのデータは出力データハイウエイ３上に転送さ
れ、以上により、時分割交換が行われたことになる。In FIG. 4, the data transmitted through the input data highway 2 is latched in the input shift register (7-1). Next, by closing the cross point of the space switch 6, the input data is transferred to the output shift register (7-2) in the form of exchanging the time sequence. In this case, the space switch 6 shows a mode of closing the fork when the input data (abcdefgh) is exchanged with the output data (bcadhgef) in a time division manner. Output shift register (7-
The data from 2) is transferred onto the output data highway 3, and the time-division exchange is performed as described above.
第５図は、第４図に示した従来のシフトレジスタ形時間
スイッチを多段接続することにより構成した従来のネッ
トワークを示す説明図である。FIG. 5 is an explanatory diagram showing a conventional network constituted by connecting the conventional shift register type time switches shown in FIG. 4 in multiple stages.
第５図において、１はシフトレジスタ形時間スイッチで
ある。つまり、１次のシフトレジスタ形時間スイッチ
は、（1-11），（1-12），…（1-1n）のｎ個から成り、
２次のそれは、（1-21），（1-22），…（1-2n）のｎ個
から成り、３次のそれは、（1-31），（1-32），…（1-
3n）のｎ個から成っている。In FIG. 5, reference numeral 1 is a shift register type time switch. In other words, the primary shift register type time switch consists of n switches (1-11), (1-12), ... (1-1n),
The quadratic one consists of n pieces of (1-21), (1-22), ... (1-2n), and the cubic one is (1-31), (1-32), ... (1-
3n).
２は入力データハイウエイで、この場合、（２−１），
（２−２），…（２−ｎ）のｎ組から成り、３は出力デ
ータハイウエイで、同様に（３−１），（３−２），…
（３−ｎ）のｎ組から成っている。４は１次リンクで、
図では、（4-11），（4-12），…（4-1n），（4-21），
（4-22）…（4-2n），（4-n1），（4-n2）…（4-nn）の
如く、多数示されている。５は２次リンクで、同様に
（5-11），（5-12）…（5-1n），（5-21），（5-22）…
（5-2n），（5-n1），（5-n2）…（5-nn）の如く示され
ている。2 is the input data highway, in this case (2-1),
(2-2), ... (2-n) consisting of n sets, 3 is an output data highway, similarly (3-1), (3-2) ,.
It consists of n sets of (3-n). 4 is the primary link,
In the figure, (4-11), (4-12), ... (4-1n), (4-21),
(4-22) ... (4-2n), (4-n1), (4-n2) ... (4-nn) are shown in large numbers. 5 is a secondary link, similarly (5-11), (5-12) ... (5-1n), (5-21), (5-22) ...
It is shown as (5-2n), (5-n1), (5-n2) ... (5-nn).
８はデマルチプレクサで、（8-11），（8-12），…（8-
1n），（8-21），（8-22），…（8-2n）の如く、多数個
が示されている。９はマルチプレクサで、同様に（9-1
1），（9-12），…（9-1n），（9-21），（9-22），…
（9-2n）の如く、多数個が示されている。Demultiplexer 8 is (8-11), (8-12), ... (8-
1n), (8-21), (8-22), ... (8-2n) are shown in large numbers. 9 is a multiplexer, similarly (9-1
1), (9-12), ... (9-1n), (9-21), (9-22), ...
Many are shown, such as (9-2n).
さて第５図において、各時間スイッチ１の出力は、デマ
ルチプレクサ８により並列データに変換され、次いで１
次リンク４により固定的にマルチプレクサ９に接続され
る。Now, in FIG. 5, the output of each time switch 1 is converted into parallel data by the demultiplexer 8 and then 1
It is fixedly connected to the multiplexer 9 by the next link 4.
タイムスロットでみると、例えば１次の時間スイッチ
（1-11）の出力タイムスロット番号Ｋは、２次の時間ス
イッチ（1-2K）に接続される。２次時間スイッチでは、
１次時間スイッチ間のデータ交換を行なう。２次時間ス
イッチで時分割交換されたデータは、１次のリンク４と
同様に、２次のデマルチプレクサ８、２次リンク５、２
次のマルチプレクサ９により、３次の時間スイッチに接
続される。In terms of time slots, for example, the output time slot number K of the primary time switch (1-11) is connected to the secondary time switch (1-2K). With the secondary time switch,
Data exchange between primary time switches is performed. The data that has been time-division exchanged by the secondary time switch is similar to the primary link 4 in that the secondary demultiplexer 8 and the secondary links 5 and 2 are used.
The next multiplexer 9 connects to the third time switch.
かかるネットワーク構成は、３段クロス構成と呼ばれ、
一般的なネットワーク構成である（詳しくは、例えば秋
山稔著「近代通信交換工学」電気書院等を参照された
い）。Such a network configuration is called a three-stage cross configuration,
This is a general network configuration (for details, see Minoru Akiyama, "Modern Communication and Exchange Engineering", Denki Shoin, etc.).
３次の時間スイッチで交換されたデータは、出力ハイウ
エイ３に送出される。The data exchanged by the third time switch is sent to the output highway 3.
以上説明した如き、従来のネットワーク構成では、時間
スイッチ間にマルチプレクサ、デマルチプレクサを接続
することが必要であり、その結果、構成が複雑であると
いう欠点があった。As described above, in the conventional network configuration, it is necessary to connect the multiplexer and the demultiplexer between the time switches, and as a result, the configuration is complicated.
そこで本発明では、ネットワークの回路構成を簡単化す
ること、そのことに役立つ従来のシフトレジスタ形時間
スイッチ相当のシフトレジスタ形交換処理装置を作り出
すこと、を解決すべき問題点としている。従って本発明
は、以上のことを可能にするシフトレジスタ形交換処理
装置およびそれにより構成したネットワーク、つまりデ
マルチプレクサ、マルチプレクサを必要とする時間スイ
ッチ間リンクを不要ならしめるような構成をとるシフト
レジスタ形交換処理装置とそれにより構成されたネット
ワークを提供することを目的とする。Therefore, in the present invention, it is a problem to be solved to simplify the circuit configuration of the network and to create a shift register type exchange processing device corresponding to the conventional shift register type time switch. Therefore, the present invention is directed to a shift register type exchange processing apparatus which enables the above, and a network constituted by the shift register type exchange processing apparatus, that is, a demultiplexer and a shift register type which takes a structure which eliminates the time switch link requiring the multiplexer. An object of the present invention is to provide an exchange processing device and a network configured by the exchange processing device.
そこで本発明は、入力側をシリアルデータ入力とした
り、パラレルデータ入力としたりできるように、また出
力側をシリアルデータ出力としたり、パラレルデータ出
力としたりできるように、切り替えが可能な、シフトレ
ジスタ形交換処理装置を作成し、これを用いてネットワ
ークを構成することを最も主要な特徴とする。Therefore, the present invention is a shift register type switchable switch so that the input side can be serial data input or parallel data input, and the output side can be serial data output or parallel data output. The main feature is to create an exchange processing device and configure a network using this.
その結果、かかるシフトレジスタ形交換処理装置から成
る基本空間スイッチを用いてネットワークを構成する際
に、マルチプレクサ、デマルチプレクサが不要となり、
僅か１種類のシフトレジスタ形交換処理装置を用いるだ
けでネットワークを構成できるため、拡張性に優れ、経
済的であるなどの利点が得られ、これらの点で従来技術
とは異なる。As a result, a multiplexer and demultiplexer are unnecessary when configuring a network using the basic space switch composed of such shift register type exchange processing device,
Since the network can be configured by using only one type of shift register type exchange processing device, advantages such as excellent expandability and economy are obtained, and these points are different from the prior art.
次に図を参照して本発明の実施例を説明する。 Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は、本願の第１の発明に係る実施例としてのシフ
トレジスタ形交換処理装置を示す構成図である。同図に
おいて、7Aは入力シフトレジスタ、６はｎ×ｎの叉点マ
トリクスをもつ空間スイッチ、7Bは出力シフトレジス
タ、SEL1,SEL2は切替入力端子、である。FIG. 1 is a block diagram showing a shift register type exchange processing apparatus as an embodiment according to the first invention of the present application. In the figure, 7A is an input shift register, 6 is a spatial switch having an n × n fork matrix, 7B is an output shift register, and SEL1 and SEL2 are switching input terminals.
入力シフトレジスタ7Aは、切替入力端子SEL1に印加され
る切替信号により、入力データがシリアルに入力される
シリアルインモードでも、或いはパラレルに入力される
パラレルインモードでも、どちらでも動作可能である。
出力シフトレジスタ7Bも、同様に、切替入力端子SEL2に
印加される切替信号により、出力データがシリアルに出
力されるシリアルアウトモードでも、或いはパラレルに
出力されるパラレルアウトモードでも、どちらでも動作
することができる。The input shift register 7A can operate in either a serial-in mode in which input data is serially input or a parallel-in mode in which parallel input is performed by a switching signal applied to the switching input terminal SEL1.
Similarly, the output shift register 7B operates in either a serial out mode in which output data is serially output or a parallel out mode in which parallel output is performed by a switching signal applied to the switching input terminal SEL2. You can
第２図は、第１図における入力シフトレジスタ7Aと出力
シフトレジスタ7Bの詳細を示すブロック図である。第２
図において、Ｍはセレクタ、F/FはＤタイプフリツプフ
ロツプ、である。FIG. 2 is a block diagram showing details of the input shift register 7A and the output shift register 7B in FIG. Second
In the figure, M is a selector and F / F is a D-type flip-flop.
入力シフトレジスタ7Aにおいては、切替入力端子SEL1に
入力される切替信号により、セレクタＭがシリアルイン
モード或いはパラレルインモードに切り替わり、その結
果、7Aはシリアルロードのシフトレジスタとなり、或い
はパラレルロードのシフトレジスタとなる。出力レジス
タ7Bにおいても、同様に、切替入力端子SEL2に入力され
る切替信号により、セレクタＭがシリアルアウトモード
或いはパラレルアウトモードに切り替わり、その結果、
7Bはシリアルアウトのシフトレジスタとなり、或いはパ
ラレルアウトのシフトレジスタとなる。In the input shift register 7A, the selector M is switched to the serial-in mode or the parallel-in mode by the switching signal input to the switching input terminal SEL1, and as a result, 7A becomes the serial-load shift register or the parallel-load shift register. Becomes Similarly in the output register 7B, the selector M is switched to the serial out mode or the parallel out mode by the switching signal input to the switching input terminal SEL2, and as a result,
7B can be a serial-out shift register or a parallel-out shift register.
第３図は、本願の第２の発明に係る実施例としてのネッ
トワーク、つまり第１図、第２図を参照して説明した如
きシフトレジスタ形交換処理装置を多段接続することに
より構成したネットワークを示す説明図である。FIG. 3 shows a network as an embodiment according to the second invention of the present application, that is, a network constituted by connecting shift register type exchange processing devices as described with reference to FIGS. 1 and 2 in multiple stages. It is an explanatory view shown.
第３図において、1Aは第１図、第２図を参照して説明し
た如き、データ入力モードをシリアル／パラレルの何れ
のモードにも切り替え可能な、そしてデータ出力モード
もシリアル／パラレルの何れのモードにも切り替え可能
なシフトレジスタ形交換処理装置であり、２は入力デー
タハイエウエイ、３は出力データハイウエイ、４は１次
リンク、５は２次リンクである。In FIG. 3, 1A is capable of switching the data input mode to either serial / parallel mode as described with reference to FIGS. 1 and 2, and the data output mode is either serial / parallel. A shift register type exchange processing device that can be switched to a mode, 2 is an input data highway, 3 is an output data highway, 4 is a primary link, and 5 is a secondary link.
入力データハイウエイ（２−１），（２−２）…（２−
ｎ）上を転送されてくるデータを、１次のシフトレジス
タ形交換処理装置（1A-11），（1A-12）…（1A-1n）で
交換する。そのため１次の各シフトレジスタ形交換処理
装置は、シリアルイン、パラレルアウトモードにしてお
き、１次のシフトレジスタ形交換処理装置（1A-11），
（1A-12）…（1A-1n）で交換されたデータは、空間的に
展開された形、つまり従来の構成で言えば、デマルチプ
レクサされた形になっている。Input data highway (2-1), (2-2) ... (2-
n) The data transferred over is exchanged by the primary shift register type exchange processors (1A-11), (1A-12) ... (1A-1n). Therefore, each primary shift register type exchange processing device is set to the serial in / parallel out mode, and the primary shift register type exchange processing device (1A-11),
The data exchanged in (1A-12) ... (1A-1n) is in a spatially expanded form, that is, in the conventional configuration, in a demultiplexed form.
この交換されたデータつまり並列データは、固定的な１
次リンク（4-11）〜（4-nn）により２次のシフトレジス
タ形交換処理装置（1A-21）〜（1A-2n）に転送される。
２次の各シフトレジスタ形交換処理装置は、パラレルイ
ン、パラレルアウトモードで構成されており、恰も１
次,2次リンク間の交換のみを行なうスイッチ（ハイウエ
イ間の交換のみを行なうハイウエイスイッチ）の如くに
動作する。２次シフトレジスタ形交換処理装置（1A-2
1）〜（1A-2n）の各出力は並列に展開されており、やは
り固定的な２次リンク（5-11）〜（5-nn）により、３次
シフトレジスタ形交換処理装置（1A-31）〜（1A-3n）に
転送される。３次のシフトレジスタ形交換処理装置（1A
-31）〜（1A〜3n）は、パラレル入力／シリアル出力モ
ードになっており、やはりここでも時分割交換が行なわ
れる。This exchanged data, or parallel data, is a fixed 1
It is transferred to the secondary shift register type exchange processing devices (1A-21) to (1A-2n) by the next links (4-11) to (4-nn).
Each secondary shift register type exchange processing device is configured in parallel-in and parallel-out modes, with a
It operates like a switch that only exchanges between secondary and secondary links (a highway switch that only exchanges between highways). Secondary shift register type exchange processor (1A-2
The outputs of 1) to (1A-2n) are expanded in parallel, and by the fixed secondary links (5-11) to (5-nn), the tertiary shift register type exchange processor (1A- 31) to (1A-3n). Third-order shift register type exchange processor (1A
-31) to (1A to 3n) are in parallel input / serial output mode, and time-division exchange is also performed here.
このような構造のネットワーク構成をとると、シリアル
／パラレル切替え可能な入出力シフトレジスタを備えた
シフトレジスタ形交換処理装置の一品種のみでネットワ
ークを構成することができる。つまりマルチプレクサ、
デマルチプレクサとしてのLSI等が不要となるわけで、
回路構成を単純化できる。さらに、かかるネットワーク
構成においては、１次シフトレジスタ形交換処理装置の
入力リンク速度及び最終次シフトレジスタ形交換処理装
置の出力リンク速度と比べ、シフトレジスタ形交換処理
装置間のリンク速度が1/nに低速化できる（但しｎは、
シフトレジスタ形交換処理装置の多重度つまりパラレル
リンクのハイウエイ数に当る数である）。With the network configuration having such a structure, the network can be configured with only one type of shift register type exchange processing device including an input / output shift register capable of serial / parallel switching. That is, a multiplexer,
Since the LSI etc. as a demultiplexer is unnecessary,
The circuit configuration can be simplified. Further, in such a network configuration, the link speed between the shift register type exchange processors is 1 / n compared with the input link speed of the primary shift register type exchange processor and the output link speed of the final shift register type exchange processor. Can be slowed down (however, n is
This is the number equivalent to the highway number of the parallel link, that is, the multiplicity of the shift register type exchange processing device).
そのため、シフトレジスタ形交換処理装置のシリアルイ
ン／シリアルアウトを光インタフエース（OEIC）で構成
し、つまりシリアルイン（入力ハイウエイ）とシリアル
アウト（出力ハイウエイ）を光伝送により高速化し、シ
フトレジスタ形交換処理装置間の中間のリンクは低速化
されているので、光伝送に比較すればコスト低廉な電気
的伝送によるパラレルリンクで構成するという方式によ
ってネットワークを構成することが可能であり、その効
果は顕著である。Therefore, the serial-in / serial-out of the shift register type exchange processing device is configured by an optical interface (OEIC), that is, the serial in (input highway) and serial out (output highway) are speeded up by optical transmission, and the shift register type exchange is performed. Since the intermediate link between the processing devices is slowed down, it is possible to configure the network by the method of configuring the parallel link by electrical transmission, which is cheaper than optical transmission, and the effect is remarkable. Is.
以上説明したように、本発明によれば、シフトレジスタ
形交換処理装置において、その入出力シフトレジスタを
シリアル入力／パラレル入力、シリアル出力／パラレル
出力の何れの入出力モードにも切り替え可能な構成にし
ているので、３段構成のネットワークなら、１次のシフ
トレジスタ形交換処理装置をシリアル入力／パラレル出
力、２次のシフトレジスタ形交換処理装置をパラレル入
力／パラレル出力、３次のシフトレジスタ形交換処理装
置をパラレル入力／シリアル出力の各モードで構成する
と、シフトレジスタ形交換処理装置間に普通必要なデマ
ルチプレクサ、マルチプレクサ等が不要となり、大幅な
ハード量の削減が図れ、経済的であるという利点があ
る。As described above, according to the present invention, in the shift register type exchange processing device, the input / output shift register is configured to be switchable to any of the input / output modes of serial input / parallel input and serial output / parallel output. Therefore, in the case of a three-stage network, the primary shift register type exchange processing device is serial input / parallel output, the secondary shift register type exchange processing device is parallel input / parallel output, and the tertiary shift register type exchange device. When the processing device is configured in each of parallel input / serial output mode, the demultiplexer, multiplexer, etc., which are normally required between shift register type exchange processing devices, are not required, and the amount of hardware can be significantly reduced, which is economical. There is.
また、この効果は、５段構成やマトリクス構成でネット
ワークを構成しても同様であることは勿論である。Further, it goes without saying that this effect is the same even if the network is configured with a five-stage configuration or a matrix configuration.
第１図は第１の発明に係る実施例としてのシフトレジス
タ形交換処理装置を示すブロック図、第２図は第１図に
おける入力シフトレジスタ、出力シフトレジスタの詳細
を示すブロック図、第３図は第２の発明に係る実施例と
してのネットワークを示す構成図、第４図は従来のシフ
トレジスタ形時間スイッチを示す構成図、第５図は従来
のネットワークを示す構成図、である。 符号の説明 1,1A……シフトレジスタ形交換処理装置、２……入力デ
ータハイウエイ、３……出力データハイウエイ、４……
１次リンク、５……２次リンク、６……（ｎ×ｎ）空間
マトリクススイッチ、7,7A,7B……入出力シフトレジス
タ。1 is a block diagram showing a shift register type exchange processing apparatus as an embodiment according to the first invention, FIG. 2 is a block diagram showing details of an input shift register and an output shift register in FIG. 1, and FIG. Is a block diagram showing a network as an embodiment according to the second invention, FIG. 4 is a block diagram showing a conventional shift register type time switch, and FIG. 5 is a block diagram showing a conventional network. Explanation of code 1,1A …… Shift register type exchange processor, 2 …… Input data highway, 3 …… Output data highway, 4 ……
Primary link, 5 ... Secondary link, 6 ... (n × n) space matrix switch, 7, 7A, 7B ... I / O shift register.
Claims (2)
モード間で切り替え可能にする手段と、パラレルアウト
／シリアルアウトの両動作モード間で切り替え可能にす
る手段と、を具備して成るシフトレジスタとしての入力
レジスタと、 パラレルロード／シリアルロードの両動作モード間で切
り替え可能にする手段と、パラレルアウト／シリアルア
ウトの両動作モード間で切り替え可能にする手段と、を
具備して成るシフトレジスタとしての出力レジスタと、 叉点を閉じることにより、前記入力シフトレジスタより
取り込んだ入力データを交換して前記出力シフトレジス
タへ向けて出力する空間スイッチと、 から成ることを特徴とするシフトレジスタ形交換処理装
置。1. A shift register comprising means for switching between parallel load / serial load operation modes and means for switching between parallel out / serial out operation modes. Output as a shift register comprising an input register, means for switching between parallel load / serial load operation modes, and means for switching between parallel out / serial out operation modes A shift register type exchange processing device comprising: a register; and a space switch that closes a cross point to exchange input data taken from the input shift register and output the data to the output shift register.
モード間で切り替え可能にする手段と、パラレルアウト
／シリアルアウトの両動作モード間で切り替え可能にす
る手段と、を具備して成るシフトレジスタとしての入力
レジスタと、 パラレルロード／シリアルロードの両動作モード間で切
り替え可能にする手段と、パラレルアウト／シリアルア
ウトの両動作モード間で切り替え可能にする手段と、を
具備して成るシフトレジスタとしての出力レジスタと、 叉点を閉じることにより、前記入力シフトレジスタより
取り込んだ入力データを交換して前記出力レジスタへ向
けて出力する空間スイッチと、 から成るシフトレジスタ形交換処理装置をリンクにより
多段接続することにより構成したネットワークにおい
て、 その１次のシフトレジスタ形交換処理装置をシリアルロ
ード／パラレルアウトの動作モードにとり、最終時のシ
フトレジスタ形交換処理装置をパラレルロード／シリア
ルアウトの動作モードにとり、その中間に位置する各段
のシフトレジスタ形交換処理装置をパラレルロード／パ
ラレルアウトの動作モードにとって構成したことを特徴
とするネットワーク。2. A shift register comprising means for switching between parallel load / serial load operation modes and means for switching between parallel out / serial out operation modes. Output as a shift register comprising an input register, means for switching between parallel load / serial load operation modes, and means for switching between parallel out / serial out operation modes A shift register type exchange processing device comprising a register and a space switch that closes the cross point to exchange the input data fetched from the input shift register and output to the output register is connected in multiple stages by links. In the network configured by The shift register type exchange processing device is set to the serial load / parallel out operation mode, the final shift register type exchange processing device is set to the parallel load / serial out operation mode, and the shift register type exchange processing device of each stage located in the middle A network characterized by being configured for parallel load / parallel out operation modes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172725A JPH0752977B2 (en) | 1986-07-24 | 1986-07-24 | Shift register exchange processing device and network constructed by the same |
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| JP61172725A JPH0752977B2 (en) | 1986-07-24 | 1986-07-24 | Shift register exchange processing device and network constructed by the same |
Publications (2)
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1986
- 1986-07-24 JP JP61172725A patent/JPH0752977B2/en not_active Expired - Fee Related
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