JPS6330098A - Shift register type time switch and network constituted by same switch - Google Patents
Shift register type time switch and network constituted by same switchInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信網における重要なコンポーネ
ントとしての時間スイッチおよびそれを多段接続するこ
とにより構成したネットワークに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a time switch as an important component in a digital communication network, and a network constructed by connecting the time switch in multiple stages.
第４図は従来のシフトレジスタ形時間スイッチの構成を
示す説明図である。同図において、２は入力データハイ
ウェイ、３は出力データハイウェイ、６は空間スイッチ
、（７−１）は入力シフトレジスタ、（７−２）は出力
シフトレジスタ、である。FIG. 4 is an explanatory diagram showing the configuration of a conventional shift register type time switch. In the figure, 2 is an input data highway, 3 is an output data highway, 6 is a space switch, (7-1) is an input shift register, and (7-2) is an output shift register.
第４図において、入力データハイウェイ２を伝送されて
きたデータは、入力シフトレジスタ（７−１）にラッチ
される。次に、空間スイッチ６の叉点を閉じることによ
り、入力データはその時間順序を交換した形で、出力シ
フトレジスタ（７−２）に転送される。この場合、入力
データ（ａｂｃｄｅｆｇｈ）が出力データ（ｂｃａｄｈ
ｇｅｆ）に時分割交換される場合の叉点の閉じかたの態
様が空間スインチロにおいて示されている。出力シフト
レジスタ（７−２）からのデータは出力データハイウェ
イ３上に転送され、以上により、時分割交換が行われた
ことになる。In FIG. 4, data transmitted through the input data highway 2 is latched into an input shift register (7-1). Next, by closing the junction of the spatial switch 6, the input data is transferred to the output shift register (7-2) with its time order exchanged. In this case, the input data (abcdefgh) is the output data (bcadh
The manner in which the fork points are closed when time-division exchange is performed with gef) is shown in the space window. The data from the output shift register (7-2) is transferred onto the output data highway 3, and as a result of the above, time division exchange has been performed.
第５図は、第４図に示した従来のシフトレジスタ形時間
スイッチを多段接続することにより構成した従来のネッ
トワークを示す説明図である。FIG. 5 is an explanatory diagram showing a conventional network constructed by connecting the conventional shift register type time switches shown in FIG. 4 in multiple stages.
第５図において、１はシフトレジスタ形時間スイッチで
ある。つまり、１次のシフトレジスタ形時間スイッチは
、（１−１１）、 （１−１２）。In FIG. 5, 1 is a shift register type time switch. In other words, the first-order shift register type time switch is (1-11), (1-12).
・・・（１−１ｎ）のｎ個から成り、２次のそれは、（
１−２１）、 （１−２２）、・・・（１−２ｎ）のｎ
個から成り、３次のそれは、（１−３１）、 （１−
３２）、・・・（１−３ｎ）のｎ個から成っている。...It consists of n pieces of (1-1n), and the second-order one is (
1-21), (1-22), ... (1-2n) n
It consists of (1-31), (1-
32), ... (1-3n).
２は人力データハイウェイで、この場合、（２−１）、
（２−２）、・・・（２−ｎ）のｎ組から成り、３は出
力データハイウェイで、同様に（３−１）、（３−２）
、・・・（３−ｎ）のｎ組から成っている。４は１次リ
ンクで、図では、（４−１１）。2 is the human data highway, in this case, (2-1),
It consists of n sets of (2-2), ... (2-n), 3 is the output data highway, and similarly (3-1), (3-2).
, . . . (3-n). 4 is the primary link, which is (4-11) in the figure.
（４−１２）、・・・（４−１ｎ）、 （４−２１）
。(4-12), ... (4-1n), (4-21)
.
（４−２２）・・・（４２ｎ）、 （４−ｎｌ）、
（４−ｎ−２）・・・（４−ｎｎ）の如く、多数示さ
れている。５は２次リンクで、同様に（５−１１）。(4-22)...(42n), (4-nl),
(4-n-2)...(4-nn) are shown in large numbers. 5 is a secondary link, similarly (5-11).
（５−１２）・・・（’５−Ｉｎ）、 （５−２１）
’、 （５−２２）・・・（５−２ｎ）、 （５−
ｎｌ）−、（５−ｎ２）・・・（５−ｎｎ）の如く示さ
れている。(5-12)...('5-In), (5-21)
', (5-22)...(5-2n), (5-
nl)-, (5-n2)...(5-nn).
８はデマルチプレクサで、（８−１１）、 （８−１
２）、・・・（８−１’ｎ）、’（８−＝２１）、
（８−２２）、・・・（８−’２ｎ）の如く、多数個が
示されている。９はマルチプレクサで、同様に（９−１
１）、 （９−１２）、・・・（９−１ｎ）’、
（９−２１）、 （９−２２）、−（９−２ｎ）の如
く、多数個が示されている。8 is a demultiplexer, (8-11), (8-1
2),...(8-1'n),'(8-=21),
A large number of them are shown, such as (8-22), . . . (8-'2n). 9 is a multiplexer, and similarly (9-1
1), (9-12), ... (9-1n)',
A large number of them are shown, such as (9-21), (9-22), and -(9-2n).
さて第５図において、各時間スイッチ１の出力、は、デ
マルチプレクサ８により並列データに変換され、次いで
１次リンク４により固定的にマルチプレクサ９に接続さ
れる。Now in FIG. 5, the output of each time switch 1 is converted into parallel data by a demultiplexer 8 and then fixedly connected to a multiplexer 9 by a primary link 4. In FIG.
タイムスロットでみると、例えば１次の時間スイッチ（
１−１１）の出力タイムスロノト番号には、２次の時間
スイッチ（１−２Ｋ）に接続される。２次時間スイッチ
では、１次時間スイッチ間のデータ交換を行なう。２次
時間スイッチで時分割交換されたデータは、１次のリン
ク４と同様に、２次のデマルチプレクサ８．２次リンク
５．２次のマルチプレクサ９により、３次の時間スイッ
チに接続される。In terms of time slots, for example, the primary time switch (
The output time slot number 1-11) is connected to the secondary time switch (1-2K). The secondary time switch performs data exchange between the primary time switches. The data time-divisionally exchanged by the secondary time switch is connected to the tertiary time switch by a secondary demultiplexer 8, a secondary link 5, and a secondary multiplexer 9, similar to the primary link 4. .
かかるネットワーク構成は、３段クロス構成と呼ばれ、
一般的なネットワーク構成である（詳しくは、例えば秋
山稔著「近代通信交換工学」電気書院等を参照されたい
）。Such a network configuration is called a three-stage cross configuration,
This is a general network configuration (for details, see, for example, "Modern Communication and Exchange Engineering" by Minoru Akiyama, Denki Shoin, etc.).
３次の時間スイッチで交換されたデータは、出力ハイウ
ェイ３に送出される。The data exchanged at the tertiary time switch is sent to the output highway 3.
以上説明した如き、従来のネットワーク構成では、時間
スイッチ間にマルチプレクサ、デマルチプレクサを接続
することが必要であり、その結果、構成が複雑であると
いう欠点があった。As explained above, in the conventional network configuration, it is necessary to connect a multiplexer and a demultiplexer between time switches, and as a result, there is a drawback that the configuration is complicated.
そこで本発明では、ネットワークの回路構成を簡単化す
ること、そのことに役立つシフトレジスタ形時間スイッ
チを作り出すこと、を解決すべき問題点としている。従
って本発明は、以上のことを可能にするシフトレジ反夕
形時間スイッチおよびそれにより構成したネットワーク
、つまりデマルチプレクサ、マルチプレクサを必要とす
る゛時間スイッチ間リンクを不要ならしめるような構成
をとるシフトレジスタ形時間スイッチとそれにより構成
されたネットワークを提供することを目的とする。Therefore, in the present invention, the problem to be solved is to simplify the circuit configuration of the network and to create a shift register type time switch useful for this purpose. Therefore, the present invention provides a shift register reciprocal time switch that makes the above possible, and a network configured using the same, that is, a shift register that has a configuration that eliminates the need for a demultiplexer and a link between time switches that requires a multiplexer. The purpose of this paper is to provide a time switch and a network constructed using it.
そこで本発明は、入力側をシリアルデータ入力としたり
、パラレルデータ人力としたりできるように、また出力
側をシリアルデータ出力としたり、パラレルデータ出力
としたりできるように、切り替えが可能な、シフトレジ
スタ形時間スイッチを作成し、これを用いてネットワー
クを構成することを最も主要な特徴とする。Therefore, the present invention has developed a shift register type that can be switched so that the input side can be serial data input or parallel data input manually, and the output side can be serial data output or parallel data output. The main feature is to create a time switch and use it to configure a network.
その結果、かかるシフトレジスタ形時間スイッチから成
る基本空間スイッチを用いてネットワークを構成する際
に、マルチプレクサ、デマルチプレクサが不要となり、
僅か１種類のシフトレジスタ形時間スイッチを用いるだ
けでネットワークを構成できるため、拡張性に優れ、経
済的であるなどの利点が得られ、これらの点で従来技術
とは異なる。As a result, multiplexers and demultiplexers are no longer required when configuring a network using basic space switches consisting of such shift register type time switches.
Since the network can be constructed using only one type of shift register type time switch, advantages such as excellent expandability and economy can be obtained, and these points are different from the conventional technology.
次に図を参照して本発明の詳細な説明する。 The present invention will now be described in detail with reference to the drawings.
第１図は、本願の第１の発明に係る実施例としてのシフ
トレジスタ形時間スイッチを示す構成図である。同図に
おいて、７Ａは入力シフトレジスタ、６はｎｘｎの叉点
マトリクスをもつ空間スイッチ、７Ｂは出力シフトレジ
スタ、５ＥＬＬ、５ＥＬ２は切替入力端子、である。FIG. 1 is a configuration diagram showing a shift register type time switch as an embodiment according to the first invention of the present application. In the figure, 7A is an input shift register, 6 is a space switch having an nxn crosspoint matrix, 7B is an output shift register, and 5ELL and 5EL2 are switching input terminals.
入力シフトレジスタ７Ａは、切替入力端子５ＥＬ１に印
加される切替信号により、人力データがシリアルに入力
されるシリアルインモードでも、或いはパラレルに入力
されるパラレルインモードでも、どちらでも動作可能で
ある。出力シフトレジスタ７Ｂも、同様に、切替入力端
子５ＥＬ２に印加される切替信号により、出力データが
シリアルに出力されるシリアルアウトモードでも、或い
はパラレルに出力されるパラレルアウトモードでも、ど
ちらでも動作することができる。The input shift register 7A can operate in either a serial-in mode in which human data is input serially or in a parallel-in mode in which it is input in parallel, depending on a switching signal applied to the switching input terminal 5EL1. Similarly, the output shift register 7B can operate in either a serial out mode in which output data is output serially or a parallel out mode in which output data is output in parallel, depending on the switching signal applied to the switching input terminal 5EL2. Can be done.
第２図は、第１図における入力シフトレジスタ７Ａと出
力シフトレジスタ７Ｂの詳細を示すブロック図である。FIG. 2 is a block diagram showing details of the input shift register 7A and output shift register 7B in FIG. 1.
第２図において、Ｍはセレクタ、Ｆ／ＦはＤタイプフリ
ップフロップ、である。In FIG. 2, M is a selector and F/F is a D type flip-flop.
入力シフトレジスタ７Ａにおいては、切替入力端子ＳＥ
Ｌ １に入力される切替信号により、セレクタＭがシリ
アルインモード或いはパラレルインモードに切り替わり
、その結果、７Ａはシリアルロードのシフトレジスタと
なり、或いはパラレルロードのシフトレジスタとなる。In the input shift register 7A, the switching input terminal SE
The selector M is switched to serial-in mode or parallel-in mode by the switching signal input to L1, and as a result, 7A becomes a serial load shift register or a parallel load shift register.
出力レジスタ７Ｂにおいても、同様に、切替入力端子５
ＥＬ２に入力される切替信号により、セレクタＭがシリ
アルアウトモード或いはパラレルアウトモードに切り替
わり、その結果、７Ｂはシリアルアウトのシフトレジス
タとなり、或いはパラレルアウトのシフトレジスタとな
る。Similarly, in the output register 7B, the switching input terminal 5
The selector M is switched to serial out mode or parallel out mode by the switching signal inputted to EL2, and as a result, 7B becomes a serial out shift register or a parallel out shift register.
第３図は、本願の第２の発明に係る実施例としてのネッ
トワーク、つまり第１図、第２図を参照して説明した如
きシフトレジスフ形時間スイッチを多段接続することに
より構成したネットワークを示す説明図である。FIG. 3 is an explanation showing a network as an embodiment according to the second invention of the present application, that is, a network configured by connecting shift register type time switches in multiple stages as described with reference to FIGS. 1 and 2. It is a diagram.
第３図において、ＩＡは第１図、第２図を参照して説明
した如き、データ入力モードをシリアル／パラレルの何
れのモードにも切り替え可能な、そしてデータ出力モー
ドもシリアル／パラレルの何れのモードにも切り替え可
能なシフトレジスタ形時間スイッチであり、２は入力デ
ータハイウェイ、３は出力データハイウェイ、４は１次
リンク、５は２次リンクである。In FIG. 3, the IA can switch the data input mode to either serial or parallel mode, as explained with reference to FIGS. 1 and 2, and the data output mode can also be switched to either serial or parallel mode. It is a shift register type time switch which can also be switched to a mode, and 2 is an input data highway, 3 is an output data highway, 4 is a primary link, and 5 is a secondary link.
入力データハイウェイ （２−１）、、（２−２）・・
・（２−ｎ）上を転送されてくるデータを、１次の時間
スイッチ（ＬＡ−１１）、 （ＬＡ−１２）・・・（
ＬＡ−１ｎ）で交換する。そのため１次の各時間スイッ
チは、シリアルイン、パラレルアウトモードにしておき
、１次の時間スイッチ（Ｉ Ａ−１１）、 （ＬＡ−
１２）＝（ＩＡ−１ｎ）で交換されたデータは、空間的
に展開された形、つまり従来の構成で言えば、デマルチ
プレクスされた形になっている。Input data highway (2-1), (2-2)...
・The data transferred on (2-n) is transferred to the primary time switch (LA-11), (LA-12)...(
LA-1n). Therefore, each primary time switch is set to serial in, parallel out mode, and the primary time switches (I A-11) and (LA-
The data exchanged at 12) = (IA-1n) is in a spatially expanded form, that is, in conventional configurations, in a demultiplexed form.
この交換されたデータつまり並列データは、固定的な１
次リンク（４−１１）〜（４−ｎｎ）により２次の時間
スイッチ（ＬＡ−２１）〜（ＬＡ＝２ｎ）に転送される
。２次の各時間スイッチは、パラレルイン、パラレルア
ウトモードで構成されており、恰も１次、２次リンク間
の交換のみを行なうスイッチ（ハイウェイ間の交換のみ
を行なうハイウェイスイッチ）の如くに動作する。２次
時間スイッチ（ＩＡ−２１） 〜（ＩＡ−２ｎ）の各出
力は並列に展開されており、やはり固定的な２次リンク
（５−１１）〜（５−ｎ ｎ）により、３次時間スイ
ッチ（ＩＡ−３１） 〜（ＩＡ−３ｎ）に転送される。This exchanged data, that is, parallel data, is a fixed 1
It is transferred to the secondary time switches (LA-21) to (LA=2n) by the next links (4-11) to (4-nn). Each secondary time switch is configured with parallel in and parallel out modes, and operates just like a switch that only exchanges between the primary and secondary links (a highway switch that only exchanges between highways). . The outputs of the secondary time switches (IA-21) to (IA-2n) are developed in parallel, and the fixed secondary links (5-11) to (5-n n) allow the third-order time Transferred to switches (IA-31) to (IA-3n).
３次の時間スイッチ（ＩＡ−３１）〜（ＬＡ−３ｎ）は
、パラレル人力／シリアル出力モードになっており、や
はりここでも時分割交換が行なわれる。The tertiary time switches (IA-31) to (LA-3n) are in parallel manual/serial output mode, and time-sharing exchange is also performed here.
このような構造のネットワーク構成をとると、シリアル
／パラレル切替え可能な入出力シフトレジスタを備えた
時間スイッチの一品種のみでネットワークを構成するこ
とができる。つまりマルチプレクサ、デマルチプレクサ
としてのＬＳＩ等が不要となるわけで、回路構成を単純
化できる。さらに、かかるネットワーク構成においては
、１次スイッチの入力リンク速度及び最終次スイッチの
出力リンク速度と比べ、スイッチ間のリンク速度が１／
ｎに低速化できる（但しｎは、時間スイッチの多重度つ
まりパラレルリンクのハイウェイ数に当る数である）。With such a network configuration, the network can be configured using only one type of time switch equipped with an input/output shift register capable of serial/parallel switching. In other words, LSIs and the like as multiplexers and demultiplexers are not required, and the circuit configuration can be simplified. Furthermore, in such a network configuration, the link speed between switches is 1/2 compared to the input link speed of the primary switch and the output link speed of the final switch.
The speed can be reduced to n (however, n is a number corresponding to the multiplicity of time switches, that is, the number of highways of parallel links).
そのため、スイッチのシリアルイン／シリアルアウトを
光インタフェース（ＯＥＩＣ）で構成し、つまりシリア
ルイン（入力ハイウェイ）とシリアルアウト（出力ハイ
ウェイ）を光伝送により高速化し、スイッチ間の中間の
リンクは低速化されているので、光伝送に比較すればコ
スト低度な電気的伝送によるパラレルリンクで構成する
という方式によってネットワークを構成することが可能
であり、その効果は顕著である。Therefore, the serial in/serial out of the switch is configured with an optical interface (OEIC), in other words, the serial in (input highway) and serial out (output highway) are made faster by optical transmission, and the intermediate link between switches is made slower. Therefore, it is possible to construct a network using parallel links based on electrical transmission, which is less expensive than optical transmission, and its effects are remarkable.
以上説明したように、本発明によれば、シフトレジスタ
形の時間スイッチにおいて、その入出力シフトレジスタ
をシリアル人力／パラレル入力、シリアル出力／パラレ
ル出力の何れの入出力モードにも切り替え可能な構成に
しているので、３段構成のネットワークなら、１次の時
間スイッチをシリアル人力／パラレル出力、２次の時間
スイッチをパラレル人力／パラレル出力、３次の時間ス
イッチをパラレル人力／シリアル出力の各モードで構成
すると、時間スイッチ間に普通必要なデマルチプレクサ
、マルチプレクサ等が不要となり、。As explained above, according to the present invention, in a shift register type time switch, the input/output shift register is configured to be switchable to any of the input/output modes of serial manual input/parallel input and serial output/parallel output. Therefore, in a three-stage network, the first time switch can be set to serial manual power/parallel output, the second time switch to parallel manual power/parallel output, and the third time switch to parallel manual power/serial output. When configured, there is no need for demultiplexers, multiplexers, etc. that are normally required between time switches.
大幅なハード量の削減が図れ、経済的であるという利点
がある。It has the advantage of being economical, with a significant reduction in the amount of hardware.
また、この効果は、５段構成やマトリクス構成でネット
ワークを構成しても同様であることは勿論である。Moreover, it goes without saying that this effect is the same even if the network is configured with a five-stage configuration or a matrix configuration.
第１図は第１の発明に係る実施例としてのシフトレジス
タ形時間スイッチを示すブロック図、第２図は第１図に
おける人力シフトレジスタ、出力シフトレジスタの詳細
を示すブロック図、第３図は第２の発明に係る実施例と
してのネットワークを示す構成図、第４図は従来のシフ
トレジスタ形時間スイッチを示す構成図、第５図は従来
のネットワークを示す構成図、である。
符号の説明
１、ＩＡ・・・シフトレジスタ形時間スイッチ、２・・
・入力データハイウェイ、３・・・出力データハイウェ
イ、４・・・１次リンク、５・・・２次リンク、６・・
・（ｎＸｎ）空間マトリクススイッチ、７．７Ａ、７Ｂ
・・・入出力シフトレジスタ。
代理人 弁理士 並 木 昭 夫
代理人 弁理士 松 崎 清
こ１ｒｌｊミ’、−、’ｌ（ロ）
？
シリアルイン
間セしワタ
巴カシフトしりスタFIG. 1 is a block diagram showing a shift register type time switch as an embodiment of the first invention, FIG. 2 is a block diagram showing details of the manual shift register and output shift register in FIG. 1, and FIG. 3 is a block diagram showing details of the manual shift register and output shift register in FIG. FIG. 4 is a block diagram showing a conventional shift register type time switch; FIG. 5 is a block diagram showing a conventional network. Explanation of symbols 1, IA...shift register type time switch, 2...
- Input data highway, 3... Output data highway, 4... Primary link, 5... Secondary link, 6...
・(nXn) Space matrix switch, 7.7A, 7B
...Input/output shift register. Agent Patent Attorney Akio Namiki Agent Patent Attorney Kiyoko Matsuzaki1rljmi', -,'l (ro)? Serial in-between setting and tomoe shift
Claims (1)
点を閉じることにより、前記入力シフトレジスタより取
り込んだ入力データを交換して出力データとして前記出
力シフトレジスタへ向けて出力する空間スイッチと、か
ら成るシフトレジスタ形時間スイッチにおいて、 前記入力シフトレジスタの動作モードをパラレルロード
／シリアルロードの両動作モード間で切り替え可能にす
る手段と、前記出力シフトレジスタの動作モードをパラ
レルアウト／シリアルアウトの両動作モード間で切り替
え可能にする手段と、を具備して成ることを特徴とする
シフトレジスタ形時間スイッチ。 ２）動作モードがパラレルロード／シリアルロードの両
動作モード間で切り替え可能な構成をとる入力シフトレ
ジスタと、動作モードがパラレルアウト／シリアルアウ
トの両動作モード間で切り替え可能な構成をとる出力シ
フトレジスタと、叉点を閉じることにより、前記入力シ
フトレジスタより取り込んだ入力データを交換して出力
データとして前記出力シフトレジスタへ向けて出力する
空間スイッチと、から成るシフトレジスタ形時間スイッ
チをリンクにより多段接続することにより構成したネッ
トワークにおいて、 その１次の時間スイッチをシリアルロード／パラレルア
ウトの動作モードにとり、最終次の時間スイッチをパラ
レルロード／シリアルアウトの動作モードにとり、その
中間に位置する各段の時間スイッチをパラレルロード／
パラレルアウトの動作モードにとって構成したことを特
徴とするネットワーク。[Claims] 1) By closing the intersection between the input shift register and the output shift register, input data taken in from the input shift register is exchanged and outputted as output data to the output shift register. A shift register type time switch comprising: a space switch; means for switching the operation mode of the input shift register between parallel load/serial load operation modes; A shift register type time switch comprising: means for switching between serial out operation modes. 2) An input shift register that can be switched between parallel load/serial load operation modes, and an output shift register that can be switched between parallel output and serial output operation modes. and a space switch that exchanges the input data taken in from the input shift register and outputs it as output data to the output shift register by closing the junction, and a shift register type time switch is connected in multiple stages by links. In a network configured by Load switch in parallel/
A network configured for a parallel out mode of operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172725A JPH0752977B2 (en) | 1986-07-24 | 1986-07-24 | Shift register exchange processing device and network constructed by the same |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP61172725A JPH0752977B2 (en) | 1986-07-24 | 1986-07-24 | Shift register exchange processing device and network constructed by the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6330098A true JPS6330098A (en) | 1988-02-08 |
| JPH0752977B2 JPH0752977B2 (en) | 1995-06-05 |
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ID=15947171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172725A Expired - Fee Related JPH0752977B2 (en) | 1986-07-24 | 1986-07-24 | Shift register exchange processing device and network constructed by the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752977B2 (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752977B2 (en) | 1995-06-05 |
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