JPH0752843B2 - PLL circuit - Google Patents
PLL circuitInfo
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- JPH0752843B2 JPH0752843B2 JP58185629A JP18562983A JPH0752843B2 JP H0752843 B2 JPH0752843 B2 JP H0752843B2 JP 58185629 A JP58185629 A JP 58185629A JP 18562983 A JP18562983 A JP 18562983A JP H0752843 B2 JPH0752843 B2 JP H0752843B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えばテレビジヨン文字多重放送等の文字画
像情報システムにおいて、水平同期信号に同期した表示
クロツク信号を得るのに用いて好適なPLL回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit suitable for obtaining a display clock signal synchronized with a horizontal synchronizing signal in a character image information system such as a television character multiplex broadcasting. .
背景技術とその問題点 通常、テレビジヨン文字多重放送等では通常映像と文字
情報とを混在して表示するスーパーモードや横スクロー
ルモードがあり、テレビジヨン信号の水平同期信号と文
字情報の表示位相を合せる必要がある。そのためには、
テレビジヨン信号の水平同期信号と表示位置信号の作成
やパターンデータ等の作成に使用される表示クロツク信
号との位相同期をとる必要がある。BACKGROUND ART AND PROBLEMS Generally, there are a super mode and a horizontal scrolling mode in which a normal video and character information are mixedly displayed in a television multiplex broadcasting system, and the display phase of the horizontal synchronization signal and the character information of the television signal is changed. Need to fit. for that purpose,
It is necessary to establish phase synchronization between the horizontal synchronizing signal of the television signal and the display clock signal used for creating the display position signal and pattern data.
そこで従来、テレビジヨン信号の水平同期信号と表示ク
ロツク信号との位相同期を取るため、例えば第１図に示
すようなPLL（フエーズ・ロツク・ループ）回路が構成
され、テレビジヨン信号の水平同期信号HDを比較信号と
して、これに同期した表示クロツク信号CLKが形成され
るようになされている。Therefore, in order to achieve phase synchronization between the horizontal synchronizing signal of the television signal and the display clock signal, a PLL (phase lock loop) circuit as shown in FIG. as a comparison signal H D, are made as synchronized display clock signal CLK is formed thereto.
第１図において、（１）は比較信号としての水平同期信
号HDが供給される端子を示し、ここに供給される水平同
期信号HDは位相比較器（２）に供給される。この位相比
較器（２）はエツジ検出のデジタル位相比較器である。
また、（３）は電圧制御型発振器を示し、これよりの発
振信号は分周カウンタ（４）にて364分周された後上述
した位相比較器（２）に供給される。そして、この位相
比較器（２）よりの比較誤差信号がローパスフイルタ
（５）を介して発振器（３）に制御電圧として供給され
る。従つて、発振器（３）より得られる発振信号は水平
同期信号HDと位相同期した5.727MHzの信号となり、これ
が表示クロツク信号CLKとして出力端子（６）に得られ
る。In Figure 1, (1) indicates the terminal to be supplied with the horizontal synchronizing signal H D as a comparison signal, the horizontal synchronizing signal H D supplied here is supplied to a phase comparator (2). This phase comparator (2) is an edge detection digital phase comparator.
Further, (3) shows a voltage controlled oscillator, and an oscillation signal from this is frequency-divided by a frequency division counter (4) and then supplied to the above-mentioned phase comparator (2). Then, the comparison error signal from the phase comparator (2) is supplied as a control voltage to the oscillator (3) through the low pass filter (5). Slave connexion, oscillator (3) oscillating signal obtained from becomes a signal of 5.727MHz synchronized horizontal synchronizing signal H D phase, which is obtained at the output terminal (6) as a display clock signal CLK.
この第１図例に示すPLL回路の場合、例えば分周カウン
タ（４）が電源投入時の初期状態で異なる値となり、分
周カウンタ（４）の出力信号は、第２図ＢあるいはＣに
示すように水平同期信号HD（第２図Ａに図示）に対して
種々の位相関係をとる。因みに第２図Ｄに示すものは、
水平同期信号HDと位相同期した場合を示し、水平同期信
号HDの立下りと分周カウンタ（４）の出力信号の立下り
とが一致する。そしてこの場合、水平同期信号HDと表示
クロツク信号CLKとは位相同期関係となる。In the case of the PLL circuit shown in FIG. 1, for example, the frequency division counter (4) has different values in the initial state when the power is turned on, and the output signal of the frequency division counter (4) is as shown in FIG. 2B or C. take various phase relationship with the horizontal synchronizing signal H D (shown in FIG. 2 a) as. By the way, as shown in FIG. 2D,
Shows a case where the horizontal synchronizing signal H D and phase synchronization, and the falling of the falling output signal of the dividing counter (4) of the horizontal synchronizing signal H D match. Then, in this case, a phase synchronous relationship to the horizontal synchronizing signal H D and the display clock signal CLK.
水平同期信号HDと分周カウンタ（４）の出力信号との位
相が異なる場合には、位相比較器（２）よりの比較誤差
信号がローパスフイルタ（５）を介して発振器（３）に
制御電圧として供給され、水平同期信号HDと分周カウン
タ（４）の出力信号との位相が同期するように（水平同
期信号HDと表示クロツク信号CLKとの位相が同期するよ
うに）、その発振周波数が制御される。しかしながら、
発振器（３）の発振信号の周波数の制御量には限度があ
る。つまり、制御電圧を可変しても発振器（３）の発振
信号の変動周波数には限度があり、従つて、水平同期信
号HDと分周カウンタ（４）の出力信号との位相を一度に
一致する程可変することができない。これは、発振器
（３）が比較信号である水平同期信号HDの364倍もの高
い周波数の発振信号を得るものであることによる。When the phase of the horizontal synchronizing signal H D and the output signal of the dividing counter (4) are different, the control compares the error signal from the phase comparator (2) to the oscillator (3) via a low-pass filter (5) It is supplied as a voltage, (such that the phase of the display clock signal CLK and the horizontal synchronizing signal H D are synchronized) horizontal synchronizing signal H D and dividing counter (4) so that the phase is synchronized with the output signal of the The oscillation frequency is controlled. However,
There is a limit to the control amount of the frequency of the oscillation signal of the oscillator (3). In other words, there is a limit to the variation frequency of the oscillation signal of the oscillator even by varying the control voltage (3), matching accordance connexion, the phase of the output signal of the horizontal synchronizing signal H D and dividing counter (4) at a time The more you do it, the more you cannot change it. This is because the oscillator (3) is to obtain an oscillation signal of a higher frequency is also 364 times the horizontal synchronizing signal H D is a comparison signal.
結局、この第１図に示すPLL回路によれば、水平同期信
号HDと分周カウンタ（４）の出力信号とが同期するた
め、即ち水平同期信号HDと表示クロツク信号CLKとが位
相同期するためには、電源投入時等の分周カウンタ
（４）の初期値によつてはかなりの時間が必要となる。
また当然に、その位相同期までの時間は、例えば電源投
入時の状態で区々となる。After all, according to the PLL circuit shown in FIG. 1, for synchronizing the output signal of the horizontal synchronizing signal H D and dividing counter (4), i.e. the horizontal synchronizing signal H D and the display clock signal CLK and a phase synchronization To do so, a considerable time is required depending on the initial value of the frequency division counter (4) when the power is turned on.
Naturally, the time until the phase synchronization becomes different, for example, when the power is turned on.
発明の目的 本発明は斯る点に鑑みてなされたもので、電源投入時等
の初期状態によらず即座に位相同期状態となるようにし
たPLL回路を提案せんとするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and it is an object of the present invention to propose a PLL circuit that is immediately brought into a phase-locked state regardless of an initial state when power is turned on.
発明の概要 本発明によるPLL回路は上記目的を達成するため、出力
信号が得られる電圧制御型発振器と、上記出力信号が所
定の分周比で分周される分周カウンタと、この分周カウ
ンタの出力信号と比較信号との位相比較を行なう位相比
較器とを有し、この位相比較器からの比較誤差信号がロ
ーパスフイルタを介して上記電圧制御型発振器に制御電
圧として供給され、上記出力信号が上記比較信号に位相
同期するようになされたPLL回路において、上記分周カ
ウンタのカウント動作の開始を制御する制御手段が設け
られ、上記分周カウンタのカウント動作が上記比較信号
に同期して開始するようにしたことを特徴とするもので
ある。SUMMARY OF THE INVENTION In order to achieve the above object, a PLL circuit according to the present invention has a voltage-controlled oscillator that obtains an output signal, a frequency dividing counter that divides the output signal by a predetermined frequency dividing ratio, and the frequency dividing counter. And a phase comparator for performing a phase comparison between the output signal and the comparison signal, the comparison error signal from the phase comparator is supplied as a control voltage to the voltage controlled oscillator via a low pass filter, and the output signal In the PLL circuit adapted to be phase-synchronized with the comparison signal, control means for controlling the start of the counting operation of the frequency division counter is provided, and the counting operation of the frequency division counter is started in synchronization with the comparison signal. It is characterized by doing so.
このように構成することにより、電源投入時等におい
て、初期状態によらず、即座に位相同期状態とすること
ができる。With this configuration, when the power is turned on, the phase-locked state can be immediately set regardless of the initial state.
実施例 以下、第３図を参照しながら本発明によるPLL回路が水
平同期信号HDに同期した表示クロツク信号CLKを形成す
るのに用いられた例につき説明しよう。この第３図にお
いて第１図と対応する部分には同一符号を付し、その詳
細説明は省略する。Examples Hereinafter, trying explained examples were used to PLL circuit according to the present invention with reference to FIG. 3 forms a display clock signal CLK synchronized with the horizontal synchronizing signal H D. In FIG. 3, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted.
この第３図において、（４′）は上述した第１図におけ
る分周カウンタ（４）と同様に、０〜363迄カウントす
るカウンタよりなり、364分周の分周器として働く分周
カウンタである。ただし、この分周カウンタ（４′）は
クリア入力端子▲▼を有し、この端子▲▼
に低レベル“0"の信号が供給されている間はカウント動
作をせず、クリア状態（カウント値＝０）を維持するよ
うになされている。In FIG. 3, (4 ') is a frequency dividing counter which is a counter for counting from 0 to 363 and which functions as a frequency divider of 364, like the frequency dividing counter (4) in FIG. is there. However, this frequency division counter (4 ') has a clear input terminal ▲ ▼, and this terminal ▲ ▼
While the low level "0" signal is being supplied to, the count operation is not performed and the clear state (count value = 0) is maintained.
また、この第３図において（７）はＪ−Ｋフリツプフロ
ツプを示し、そのＪ端子は正の直流電圧＋Ｂが供給され
る電源端子（８）に接続され、そのＫ端子は接地され
る。そして、その出力端子Ｑに得られる信号SQは分周カ
ウンタ（４′）のクリア端子▲▼に供給される。Further, in FIG. 3, (7) shows a JK flip-flop, the J terminal of which is connected to the power supply terminal (8) to which the positive DC voltage + B is supplied, and the K terminal of which is grounded. Then, the signal S Q obtained at the output terminal Q is supplied to the clear terminal (4) of the frequency division counter (4 ').
また、端子（１）に比較信号として供給される水平同期
信号HD（第４図Ａに図示）は、反転されてフリツプフロ
ツプ（７）のクロツク端子CKに供給され、このフリツプ
フロツプ（７）は水平同期信号HDの立下りで動作するよ
うになされている。Further, (shown in FIG. 4 A) the horizontal synchronizing signal H D supplied as a comparison signal to the terminal (1) is supplied is inverted clock terminal CK of the flip-flops (7), the flip-flops (7) is horizontal It is designed to operate at the falling edge of the synchronization signal HD.
また、電源端子（８）は時定数回路を構成する抵抗器
（９）及びコンデンサ（10）の直列回路を介して接地さ
れ、この抵抗器（９）及びコンデンサ（10）の接続中点
Ｐに得られる信号が反転されてフリツプフロツプ（７）
のクリア端子CLRに供給される。In addition, the power supply terminal (8) is grounded through a series circuit of a resistor (9) and a capacitor (10) that form a time constant circuit, and the connection midpoint P of the resistor (9) and the capacitor (10) is connected to the ground. The resulting signal is inverted and flip-flopped (7)
It is supplied to the clear terminal CLR.
その他は第１図例と同様に構成される。Others are the same as those in the example of FIG.
本例は以上のように構成され、電源投入時には、電源端
子（８）に正の直流電圧＋Ｂが供給されるので、接続点
Ｐに得られる信号は、抵抗器（９）及びコンデンサ（1
0）で決まる所定期間、即ち、電圧制御型発振器（３）
の発振動作が安定するのに要する時間、例えば20msecだ
け低レベル“0"となる。従つて、この期間、フリツプフ
ロツプ（７）の出力端子Ｑには低レベル“0"の信号が得
られ、これが分周カウンタ（４′）のクリア端子▲
▼に供給される。そのため、この分周カウンタ
（４′）はこの期間カウント動作をせず、クリア状態を
保持する。This example is configured as described above, and when the power is turned on, the positive DC voltage + B is supplied to the power supply terminal (8), so that the signal obtained at the connection point P is the resistor (9) and the capacitor (1
0) for a predetermined period, that is, voltage-controlled oscillator (3)
The low level becomes "0" only for the time required for the oscillation operation to stabilize, for example, 20 msec. Therefore, during this period, a low level "0" signal is obtained at the output terminal Q of the flip-flop (7), which is the clear terminal ▲ of the frequency division counter (4 ').
▼ is supplied. Therefore, the frequency division counter (4 ') does not perform the counting operation during this period and holds the clear state.
この期間の経過後、即ち、フリツプフロツプ（７）のク
リア状態が解除された後、水平同期信号HD（第４図Ａに
図示）の立下り時点t1で、このフリツプフロツプ（７）
の出力端子Ｑに得られる信号SQは低レベル“0"から高レ
ベル“1"となる。従つて、分周カウンタ（４′）はこの
時点t1、即ち水平同期信号HDの立下りの時点でクリア状
態が解除され、カウント動作が開始される。After this period, i.e., flip-flops after the clear state (7) is released, the falling time t 1 of the horizontal synchronizing signal H D (shown in FIG. 4 A), the flip-flops (7)
The signal S Q obtained at the output terminal Q of the signal changes from low level "0" to high level "1". Accordance connexion, the dividing counter (4 ') this time t 1, i.e., the clear state is canceled at the time of the fall of the horizontal synchronizing signal H D, the count operation is started.
このように本例によれば、電源投入時の初期状態におい
て、分周カウンタ（４′）のカウント動作は、水平同期
信号HDの立下り時点t1で開始されるようになされている
ので、分周カウンタ（４′）の出力信号（第４図Ｃに図
示）は、この電源投入時において水平同期信号HDと略位
相同期したものとなる。従つて、本例によれば、発振器
（３）の発振信号の変動周波数が小さくとも、水平同期
信号HDと分周カウンタ（４′）の出力信号との位相、即
ち水平同期信号HDと発振器（３）の発振信号、つまり表
示クロツク信号CLKとの位相が即座に同期状態となる。
結局、本例によれば、出力端子（６）には第１図例のも
のに比べ、早く安定した表示クロツク信号CLKを得るこ
とができる。According to the present embodiment, in the initial state at power-on, the counting operation of the frequency division counter (4 '), because it is adapted to be started at the falling time t 1 of the horizontal synchronizing signal H D (shown in Figure 4 C) output signal of the dividing counter (4 ') is such as to a horizontal synchronizing signal H D substantially phase locked in time this power-on. Accordance connexion, according to this embodiment, even a small variation frequency of the oscillation signal of the oscillator (3), the horizontal synchronizing signal H D and the output signal with the phase of the frequency division counter (4 '), i.e. the horizontal synchronizing signal H D The oscillation signal of the oscillator (3), that is, the phase with the display clock signal CLK is immediately brought into a synchronized state.
After all, according to this example, the display clock signal CLK can be obtained at the output terminal (6) faster and more stably than that in the example of FIG.
尚、上述実施例においては、フリツプフロツプ（７）の
クリア端子CLRには電源投入時に所定期間低レベル“0"
の信号が反転されて供給されるものであるが、画面切換
時等のように水平同期信号HDと表示クロツク信号CLKと
の位相同期関係がくずれる時に、同様の信号を供給する
ようにすれば、これらの時にも出力端子（６）には水平
同期信号HDに同期した安定した表示クロツク信号CLKを
即座に得ることができる。また、上述実施例において
は、水平同期信号HDを比較信号として位相比較器に供給
したものであるが、ある信号を例えば分周カウンタに供
給し、この分周カウンタの出力信号を比較信号として位
相比較器に供給するようにしたものにおいても、上述実
施例のように構成すれば同様の作用効果を得ることがで
きる。In the above embodiment, the clear terminal CLR of the flip-flop (7) has a low level "0" for a predetermined period when the power is turned on.
But in which signals are supplied are reversed, when the collapsed phase locked relationship between the display clock signal CLK and the horizontal synchronizing signal H D as such screen switching, if to supply the same signal these are the output terminals (6) even when the it is possible to obtain immediately a stable display clock signal CLK synchronized with the horizontal synchronizing signal H D. Further, in the above embodiment, in which was fed to the phase comparator as the comparison signal a horizontal sync signal H D, supplies a certain signal, for example the dividing counter, as a comparison signal to the output signal of the divider counter Even in the case of supplying to the phase comparator, if it is configured as in the above-described embodiment, the same operational effect can be obtained.
発明の効果 以上述べた実施例からも明らかなように本発明によるPL
L回路によれば、分周カウンタのカウント動作の開始を
制御する制御手段が設けられ、分周カウンタのカウント
動作が上記比較信号に同期して開始するようにしたもの
であり、比較信号と電圧制御型発振器より得られる出力
信号とを電源投入時等の初期状態によらず即座に位相同
期状態とすることができる。Effects of the Invention As is clear from the above-described embodiments, the PL according to the present invention
According to the L circuit, the control means for controlling the start of the counting operation of the frequency division counter is provided, and the counting operation of the frequency division counter is started in synchronization with the comparison signal. The output signal obtained from the controlled oscillator can be immediately brought into the phase locked state regardless of the initial state when the power is turned on.
第１図はPLL回路の従来例を示す構成図、第２図はその
説明に供する線図、第３図は本発明によるPLL回路の一
実施例を示す構成図、第４図はその説明に供する線図で
ある。 （１）は比較信号が供給される端子、（２）は位相比較
器、（３）は電圧制御型発振器、（４′）は分周カウン
タ、（６）は出力端子、（７）はＪ−Ｋフリツプフロツ
プである。FIG. 1 is a block diagram showing a conventional example of a PLL circuit, FIG. 2 is a diagram used for explaining the same, FIG. 3 is a block diagram showing an embodiment of a PLL circuit according to the present invention, and FIG. FIG. (1) is a terminal to which a comparison signal is supplied, (2) is a phase comparator, (3) is a voltage controlled oscillator, (4 ') is a frequency dividing counter, (6) is an output terminal, and (7) is J. -K flip flop.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 悟 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 谷口 郁夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭53−3765（ＪＰ，Ａ) 特公 昭58−18020（ＪＰ，Ｂ２) ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Satoru Maeda 6-735 Kitashinagawa, Shinagawa-ku, Tokyo Sony Corporation (72) Ikuo Taniguchi 6-7-5 Kitashinagawa, Shinagawa-ku, Tokyo In Sony Corporation (56) References JP-A-53-3765 (JP, A) JP-B-58-18020 (JP, B2)
Claims (1)
電圧制御型発振器と、上記電圧制御型発振器の出力信号
を分周する分周カウンタと、上記分周カウンタの出力信
号と水平同期信号との位相を比較する位相比較器と、上
記位相比較器の出力信号に基づいて上記制御電圧を生成
してそれを上記電圧制御型発振器に供給するローパスフ
ィルタとを有し、上記電圧制御型発振器の出力信号をク
ロック信号として出力するPLL回路において、 抵抗器とコンデンサとを有し電源が投入されてから上記
電圧制御型発振器の発振動作が安定するのに要する所定
時間後に第１のレベルから第２のレベルに変化する第１
のリセット信号を出力する時定数回路と、 上記水平同期信号と上記第１のリセット信号が入力さ
れ、上記第１のリセット信号が上記第１のレベルから第
２のレベルに変化した直後の上記水平同期信号のエッジ
に応答して第１のレベルから第２のレベルに変化する第
２のリセット信号を出力するフリップフロップとを有
し、上記分周カウンタは上記第２のリセット信号が上記
第１のレベルから第２のレベルに変化した時点から計数
を開始するように構成されていることを特徴とするPLL
回路。1. A voltage controlled oscillator for outputting a signal having a frequency according to a control voltage, a frequency dividing counter for dividing the output signal of the voltage controlled oscillator, an output signal of the frequency dividing counter and a horizontal synchronizing signal. And a low-pass filter that generates the control voltage based on the output signal of the phase comparator and supplies it to the voltage-controlled oscillator, and the voltage-controlled oscillator. In a PLL circuit that outputs the output signal of as a clock signal, the first level is changed to the first level after a predetermined time required for the oscillation operation of the voltage controlled oscillator to be stabilized after the power is turned on, which has a resistor and a capacitor. First to change to a level of 2
A time constant circuit for outputting the reset signal, the horizontal synchronizing signal and the first reset signal are input, and the horizontal signal is output immediately after the first reset signal changes from the first level to the second level. A flip-flop that outputs a second reset signal that changes from a first level to a second level in response to an edge of the synchronization signal, wherein the frequency division counter has the second reset signal as the first reset signal. PLL configured to start counting from the time when the level changes from the second level to the second level
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185629A JPH0752843B2 (en) | 1983-10-04 | 1983-10-04 | PLL circuit |
Applications Claiming Priority (1)
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ID=16174120
Family Applications (1)
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Country Status (1)
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-
1983
- 1983-10-04 JP JP58185629A patent/JPH0752843B2/en not_active Expired - Lifetime
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