JPH0750876Y2 - Inverter device - Google Patents
Inverter deviceInfo
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- JPH0750876Y2 JPH0750876Y2 JP1988132071U JP13207188U JPH0750876Y2 JP H0750876 Y2 JPH0750876 Y2 JP H0750876Y2 JP 1988132071 U JP1988132071 U JP 1988132071U JP 13207188 U JP13207188 U JP 13207188U JP H0750876 Y2 JPH0750876 Y2 JP H0750876Y2
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- drive circuit
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、螢光ランプの点灯駆動やモータの駆動など
で好適に実施されるインバータ装置に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to an inverter device that is preferably implemented by driving a fluorescent lamp or driving a motor.
従来より、電源に対して直列接続した一対のスイッチン
グ素子を備え、この一対のスイッチング素子を交互に導
通させるようにした２石式のインバータ回路として、第
４図に示すようなハーフ・ブリッジインバータ回路が用
いられている。このインバータ回路は、螢光ランプ１の
点灯制御のために用いられるもので、直流電源２に直列
に接続した一対のスイッチング素子Q1,Q2を備えてい
る。このスイッチング素子Q1,Q2には、コンデンサC1,C2
からなる直列回路が並列に接続されており、前記一対の
スイッチング素子Q1,Q2を接続する接続点３と、コンデ
ンサC1,C2を接続する接続点４との間に、インダクタン
ス素子L1とコンデンサC3とが直列に接続され、このコン
デンサC3に並列に螢光ランプ１が接続されている。Conventionally, a half-bridge inverter circuit as shown in FIG. 4 is provided as a two-stone inverter circuit that includes a pair of switching elements connected in series to a power source and alternately connects the pair of switching elements. Is used. This inverter circuit is used for controlling the lighting of the fluorescent lamp 1, and includes a pair of switching elements Q1 and Q2 connected in series to the DC power supply 2. The switching elements Q1 and Q2 have capacitors C1 and C2.
Is connected in parallel, and the inductance element L1 and the capacitor C3 are connected between the connection point 3 connecting the pair of switching elements Q1 and Q2 and the connection point 4 connecting the capacitors C1 and C2. Are connected in series, and the fluorescent lamp 1 is connected in parallel to this capacitor C3.
一対のスイッチング素子Q1,Q2は、これらに対応して設
けた一対の駆動回路A1,A2によってそれぞれ導通／遮断
制御され、この駆動回路A1,A2にはそれぞれ発振回路を
含む制御回路B1から制御信号、つまりスイッチング信号
が与えられている。この場合、駆動回路A1は、スイッチ
ング素子Q1およびスイッチング素子Q2の接続点の電位を
基準電位としてスイッチング素子Q1をオン駆動する。ま
た、駆動回路A2は、グラウンド端子の電位を基準電位と
してスイッチング素子Q2をオン駆動する。The pair of switching elements Q1 and Q2 are respectively controlled to be conducted / interrupted by a pair of drive circuits A1 and A2 provided corresponding to these, and these drive circuits A1 and A2 each include a control signal from a control circuit B1 including an oscillation circuit. , That is, a switching signal is given. In this case, the drive circuit A1 turns on the switching element Q1 with the potential at the connection point of the switching element Q1 and the switching element Q2 as the reference potential. Further, the drive circuit A2 turns on the switching element Q2 using the potential of the ground terminal as a reference potential.
第５図は前記駆動回路A1,A2の具体的な回路構成例を示
す電気回路図である。前記一対のスイッチング素子Q1,Q
2は、この例ではMOS型電界効果トランジスタ（以下「FE
T」という）で構成されており、以下においては「FETQ
1,Q2」ともいう。この一対のFETQ1,Q2の各ドレインとソ
ースとの間には、それぞれダイオードD1,D2が接続され
ている。FIG. 5 is an electric circuit diagram showing a specific circuit configuration example of the drive circuits A1 and A2. The pair of switching elements Q1, Q
2 is a MOS field effect transistor (hereinafter referred to as “FE
"T"), and in the following, "FETQ
Also known as "1, Q2". Diodes D1 and D2 are connected between the drain and the source of the pair of FETs Q1 and Q2, respectively.
制御回路B1は、その出力端子Ｐから駆動回路A1に制御信
号を入力する。この制御信号はライン５から抵抗R1を介
して発光ダイオードD3に与えられる。この発光ダイオー
ドD3からの光は、この発光ダイオードD3とともにフォト
カプラ６を構成しているフォトトランジスタQ3で受光さ
れる。このフォトトランジスタQ3からの信号は、NPNト
ランジスタQ4のベースに入力される。このNPNトランジ
スタQ4は、そのエミッタが、インダクタンス素子L1およ
びコンデンサC3が接続されたライン７に接続されてお
り、そのコレクタには電解コンデンサなどで構成した直
流電源８からの電圧が抵抗R2を介して与えられている。
このNPNトランジスタQ4のコレクタには、前記直流電源
８とライン７との間に直列に接続されたNPNトランジス
タQ5およびPNPトランジスタQ6の各ベースが共通に接続
されている。前記NPNトランジスタQ5およびPNPトランジ
スタQ6の各エミッタが接続される接続点９に現れる電位
は、抵抗R3を介してFETQ1のゲートに与えられている。The control circuit B1 inputs a control signal from its output terminal P to the drive circuit A1. This control signal is given to the light emitting diode D3 from the line 5 through the resistor R1. The light from the light emitting diode D3 is received by the phototransistor Q3 which constitutes the photocoupler 6 together with the light emitting diode D3. The signal from the phototransistor Q3 is input to the base of the NPN transistor Q4. This NPN transistor Q4 has its emitter connected to the line 7 to which the inductance element L1 and the capacitor C3 are connected, and its collector receives the voltage from the DC power source 8 composed of an electrolytic capacitor or the like via the resistor R2. Has been given.
The bases of an NPN transistor Q5 and a PNP transistor Q6 connected in series between the DC power source 8 and the line 7 are commonly connected to the collector of the NPN transistor Q4. The potential appearing at the connection point 9 to which the emitters of the NPN transistor Q5 and the PNP transistor Q6 are connected is given to the gate of the FET Q1 via the resistor R3.
駆動回路A2は駆動回路A1と同様に構成されており、制御
回路B1の出力端子Ｑからの制御信号が与えられるフォト
カプラ10と、このフォトカプラ10からの信号が与えられ
るNPNトランジスタQ7と、このNPNトランジスタQ7のコレ
クタ電圧が各ベースに共通に与えられ、電解コンデンサ
などで構成した直流電源11に直列接続したNPNトランジ
スタQ8およびPNPトランジスタQ9を備え、このトランジ
スタQ8,Q9を接続する接続点12の電位が抵抗R4を介してF
ETQ2のゲートに与えられる。The drive circuit A2 is configured similarly to the drive circuit A1, and includes a photocoupler 10 to which a control signal from the output terminal Q of the control circuit B1 is applied, an NPN transistor Q7 to which a signal from the photocoupler 10 is applied, The collector voltage of the NPN transistor Q7 is given to each base in common, and a DC power supply 11 composed of an electrolytic capacitor and the like is provided with an NPN transistor Q8 and a PNP transistor Q9 connected in series, and a connection point 12 connecting these transistors Q8 and Q9 is provided. The potential is F through resistor R4
Given to the gate of ETQ2.
第６図は、第５図に示された電気回路の各部に導出され
る信号の波形図である。第６図（１），（２）はそれぞ
れ制御回路B1の出力端子P,Qに導出される制御信号の波
形を示し、第６図（３），（４）はそれぞれFETQ1,Q2の
ゲート電圧e1,e2（第５図参照）を示し、第６図（５）
は直流電源２の負極から見たFETQ1のゲート電圧e3（第
５図参照）の変化を示している。ただし、この第６図に
はフォトカプラ6,10その他のスイッチング素子などによ
る遅延は含まれていない。また第６図（３），（４）に
おいてE1,E2はそれぞれ前記直流電源8,11の電源電圧を
示しており、第６図（５）においてE0は直流電源２の電
源電圧を示している。FIG. 6 is a waveform diagram of a signal derived to each part of the electric circuit shown in FIG. 6 (1) and 6 (2) show the waveforms of the control signals derived to the output terminals P and Q of the control circuit B1, respectively, and FIGS. 6 (3) and 6 (4) show the gate voltages of the FETs Q1 and Q2, respectively. Fig. 6 (5) showing e1 and e2 (see Fig. 5)
Shows the change of the gate voltage e3 (see FIG. 5) of the FET Q1 viewed from the negative electrode of the DC power supply 2. However, FIG. 6 does not include the delay due to the photocouplers 6 and 10 and other switching elements. Further, in FIGS. 6 (3) and 6 (4), E1 and E2 represent the power supply voltages of the DC power supplies 8 and 11, respectively, and in FIG. 6 (5), E0 represents the power supply voltage of the DC power supply 2. .
制御回路B1は、第６図（１），（２）に示すように、交
互にＨレベルとなる制御信号を出力端子P,Qに導出す
る。たとえば出力端子ＰにＨレベルの信号が導出される
と、発光ダイオードD3が導通し、これによってフォトト
ランジスタQ3が導通して、NPNトランジスタQ4が遮断さ
れる。したがってNPNトランジスタQ5が導通し、PNPトラ
ンジスタQ6は遮断される。これによってNPNトランジス
タQ5のエミッタ電位はＨレベルとなる。このようにし
て、制御回路B1がその出力端子ＰにＨレベルの制御信号
を導出するときには、FETQ1のゲートにはＨレベルの信
号が入力され、このFETQ1は導通する。また出力端子Ｐ
に導出される制御信号がＬレベルのときには、FETQ1の
ゲートにはＬレベルの信号が入力され、このときFETQ1
は遮断される。As shown in FIGS. 6A and 6B, the control circuit B1 outputs control signals to the output terminals P and Q, which are alternately at the H level. For example, when an H-level signal is output to the output terminal P, the light emitting diode D3 is turned on, which turns on the phototransistor Q3 and turns off the NPN transistor Q4. Therefore, the NPN transistor Q5 is turned on and the PNP transistor Q6 is turned off. As a result, the emitter potential of the NPN transistor Q5 becomes H level. In this way, when the control circuit B1 derives the H level control signal to the output terminal P thereof, the H level signal is input to the gate of the FET Q1 and the FET Q1 becomes conductive. Also, output terminal P
When the control signal derived at is low level, the low level signal is input to the gate of FETQ1.
Is cut off.
FETQ2の動作は、制御回路B1がその出力端子Ｑに導出す
る制御信号に対応して、前記FETQ1の出力端子Ｐに導出
される制御信号に対応する動作と同様になる。このよう
にして、第６図（３），（４）に示す、FETQ1,Q2の各ゲ
ート電圧e1,e2の波形が得られ、この一対のFETQ1,Q2は
交互にオン駆動されることになる。The operation of the FET Q2 is the same as the operation corresponding to the control signal derived from the output terminal P of the FET Q1 in response to the control signal derived from the output terminal Q of the control circuit B1. In this way, the waveforms of the gate voltages e1 and e2 of the FETs Q1 and Q2 shown in FIGS. 6C and 6D are obtained, and the pair of FETs Q1 and Q2 are alternately turned on. .
FETQ1のゲート電圧を、直流電源２の負極側から見る
と、このゲート電圧e3は、振幅E0の矩形波に第６図
（３）に示すゲート電圧e1の波形が重畳された波形を有
している。本例のように螢光ランプを点灯させる場合に
は、始動時に高電圧が必要であり、このため一般に直流
電源２の電源電圧E0は140〜500Vに選ばれており、した
がって直流電源２の電源電圧E0は、直流電源８の電源電
圧E1に対して非常に高く、FETQ1を駆動する駆動回路A1
における信号は、全て振幅E0の矩形波に重畳された波形
となる。When the gate voltage of FETQ1 is viewed from the negative side of the DC power supply 2, this gate voltage e3 has a waveform in which the waveform of the gate voltage e1 shown in FIG. 6 (3) is superimposed on a rectangular wave of amplitude E0. There is. When the fluorescent lamp is turned on as in this example, a high voltage is required at the time of starting. Therefore, the power supply voltage E0 of the DC power supply 2 is generally selected to be 140 to 500V, and therefore the power supply of the DC power supply 2 is selected. The voltage E0 is much higher than the power supply voltage E1 of the DC power supply 8, and the drive circuit A1 that drives the FET Q1.
The signals in are all waveforms superimposed on a rectangular wave of amplitude E0.
第４図および第５図を再び参照して、このインバータ回
路の動作を説明する。制御回路B1からの制御信号によっ
てスイッチング素子Q2が導通すると、電流は、直流電源
２→コンデンサC1→コンデンサC3および螢光ランプ１→
インダクタンス素子L1→スイッチング素子Q2→直流電源
２のループと、コンデンサC2→コンデンサC3および螢光
ランプ１→インダクタンス素子L1→スイッチング素子Q2
→コンデンサC2のループに流れる。The operation of the inverter circuit will be described with reference to FIGS. 4 and 5 again. When the switching element Q2 is turned on by the control signal from the control circuit B1, the current flows from the DC power supply 2 → capacitor C1 → capacitor C3 and the fluorescent lamp 1 →
Inductance element L1 → switching element Q2 → loop of DC power supply 2 and capacitor C2 → capacitor C3 and fluorescent lamp 1 → inductance element L1 → switching element Q2
→ It flows into the loop of capacitor C2.
次にスイッチング素子Q2が遮断されると、インダクタン
ス素子L1に生じる逆起電力によって、インダクタンス素
子L1→ダイオードD1（第５図参照）→コンデンサC1→コ
ンデンサC3および螢光ランプ１→インダクタンス素子L1
のループと、インダクタンス素子L1→ダイオードD1→直
流電源２→コンデンサC2→コンデンサC3および螢光ラン
プ１→インダクタンス素子L1のループに電流が流れる。Next, when the switching element Q2 is cut off, the counter electromotive force generated in the inductance element L1 causes inductance element L1 → diode D1 (see FIG. 5) → capacitor C1 → capacitor C3 and fluorescent lamp 1 → inductance element L1.
And a loop of the inductance element L1 → diode D1 → DC power supply 2 → capacitor C2 → capacitor C3 and fluorescent lamp 1 → inductance element L1.
この後スイッチング素子Q1が導通すると、直流電源２→
スイッチング素子Q1→インダクタンス素子L1→コンデン
サC2および螢光ランプ１→コンデンサC2→直流電源２の
ループと、コンデンサC1→スイッチング素子Q1→インダ
クタンス素子L1→コンデンサC3および螢光ランプ１→コ
ンデンサC1のループとに電流が流れ、さらにスイッチン
グ素子Q1が遮断されると、インダクタンス素子L1の逆起
電力によって、インダクタンス素子L1→コンデンサC3お
よび螢光ランプ１→コンデンサC1→直流電源２→ダイオ
ードD2（第５図参照）→インダクタンス素子L1のループ
と、インダクタンス素子L1→コンデンサC3および螢光ラ
ンプ１→コンデンサC2→ダイオードD2→インダクタンス
素子L1のループとに電流が流れる。After that, when the switching element Q1 becomes conductive, the DC power supply 2 →
Switching element Q1 → Inductance element L1 → Capacitor C2 and fluorescent lamp 1 → Capacitor C2 → DC power supply 2 loop and capacitor C1 → Switching element Q1 → Inductance element L1 → Capacitor C3 and fluorescent lamp 1 → Capacitor C1 loop When a current flows through the switching element Q1 and the switching element Q1 is shut off, the counter electromotive force of the inductance element L1 causes inductance element L1 → capacitor C3 and fluorescent lamp 1 → capacitor C1 → DC power supply 2 → diode D2 (see Fig. 5). ) → Current flows through the loop of the inductance element L1 and the loop of the inductance element L1 → the capacitor C3 and the fluorescent lamp 1 → the capacitor C2 → the diode D2 → the inductance element L1.
このような動作が繰り返されることによって、螢光ラン
プ１の両端子間の電圧が、インダクタンス素子L1とコン
デンサC3とによって構成されている共振回路により昇圧
され、そのようにして螢光ランプ１が点灯する。制御回
路B1は、螢光ランプ１の状態に応じてその制御信号を変
化させ、そのようにして前記共振回路の発振状態を変化
させて螢光ランプ１を安定に点灯させる。By repeating such an operation, the voltage between both terminals of the fluorescent lamp 1 is boosted by the resonance circuit constituted by the inductance element L1 and the capacitor C3, and the fluorescent lamp 1 is thus lit. To do. The control circuit B1 changes its control signal in accordance with the state of the fluorescent lamp 1, and thus changes the oscillation state of the resonance circuit so that the fluorescent lamp 1 is lit stably.
上述のようなインバータ回路は、小型化の要求から、高
密度に構成するために、両面に配線パターンを形成した
配線基板を用い、この配線基板にさらにスルーホールを
形成して、回路部品を配線基板の両面に実装するように
して、ひとつのハイブリッドIC回路として構成されるこ
とがある。第７図は上述したインバータ回路を配線基板
15の両面に構成した例を示す説明図であり、第７図
（１）には配線基板15の一方表面側から見た図が示され
ており、第７図（２）には他方表面側から見た図が示さ
れている。この例では配線基板15の一方表面に、駆動回
路A1と、制御回路B1の発振回路B1aを含む一部を構成
し、他方表面には、駆動回路A2と制御回路B1の残余の部
分を構成するようにしている。このように配線基板15の
両面に回路部品を実装するために、配線基板15にはスル
ーホール16などが形成されている。T1〜T13は端子であ
る。この例では、配線基板15において、駆動回路A1の形
成部位の丁度裏側に、駆動回路A2を形成するようにして
いる。Due to the demand for miniaturization, the above-mentioned inverter circuit uses a wiring board having wiring patterns formed on both sides in order to form a high-density structure, and through holes are further formed in this wiring board to connect circuit components. It may be configured as one hybrid IC circuit by mounting it on both sides of the board. FIG. 7 shows the above-mentioned inverter circuit as a wiring board.
It is explanatory drawing which shows the example comprised on both surfaces of 15, and the figure seen from the one surface side of the wiring substrate 15 is shown by FIG. 7 (1), and the other surface side is shown by FIG. 7 (2). The view seen from is shown. In this example, the drive circuit A1 and a part including the oscillation circuit B1a of the control circuit B1 are formed on one surface of the wiring board 15, and the remaining parts of the drive circuit A2 and the control circuit B1 are formed on the other surface. I am trying. Through holes 16 and the like are formed in the wiring board 15 in order to mount circuit components on both surfaces of the wiring board 15 in this manner. T 1 to T 13 are terminals. In this example, on the wiring board 15, the drive circuit A2 is formed just on the back side of the portion where the drive circuit A1 is formed.
このようにして、インバータ回路を配線基板15の両面に
形成すれば、この配線基板を含むインバータ装置を小型
に構成することができるが、上述の例では、駆動回路A1
の形成部位の丁度裏側の配線基板15上に駆動回路A2を実
装するようにしているので、配線基板15（厚さ0.6〜1.2
mm）を挟んで、駆動回路A1,A2の配線パターンが三次元
的に形成されていることになり、このため等価的に第５
図図示のコンデンサCx，CYなどが接続されていることに
なる。以下において前記コンデンサCxの及ぼす影響につ
いて説明する。By thus forming the inverter circuits on both sides of the wiring board 15, the inverter device including this wiring board can be configured in a small size. However, in the above-described example, the drive circuit A1 is used.
Since the drive circuit A2 is mounted on the wiring board 15 just on the back side of the formation portion of the wiring board 15, the wiring board 15 (thickness 0.6 to 1.2
mm), the wiring patterns of the drive circuits A1 and A2 are three-dimensionally formed.
The capacitors C x and C Y shown in the figure are connected. The effect of the capacitor C x will be described below.
スイッチング素子Q2（FETQ2）が導通している場合に、
コンデンサCxは、直流電源11→コンデンサCx→スイッチ
ング素子Q2→直流電源11のループに流れる電流によって
ほぼ直流電源11の電源電圧E2まで充電される。次にスイ
ッチング素子Q2が遮断されると、インダクタンス素子L1
およびコンデンサC3で構成した共振回路による共振電流
によってダイオードD1が導通するので、スイッチング素
子Q2のドレイン−ソース間の電圧は直流電源２の電源電
圧E0まで上がる。このためコンデンサCxは直流電源２か
ら螢光ランプ1,コンデンサC3,およびインダクタンス素
子L1を含む負荷回路を介して充電され、直流電源11の電
位を一瞬上げる。またスイッチング素子Q1が導通状態か
ら遮断される場合においても同様にスイッチング素子Q2
のドレイン−ソース間に接続したダイオードD2が前記共
振回路による共振電流により導通するので、スイッチン
グ素子Q2のドレイン−ソース間の電圧がE0から０に下が
り、そのためコンデンサCxは前記負荷回路を介して放電
し、直流電源11の電位を一瞬下げることになる。このノ
イズによって、スイッチング素子Q2が遮断し、ダイオー
ドD1が導通しているときに、スイッチング素子Q1が再度
導通して、スイッチング素子Q1,Q2が同時に導通し、こ
のスイッチング素子Q1,Q2の破壊するという問題が生じ
る。前記コンデンサCYに関しても同様の問題が生じる。When the switching element Q2 (FETQ2) is conducting,
The capacitor C x is almost charged up to the power supply voltage E2 of the DC power supply 11 by the current flowing in the loop of the DC power supply 11 → capacitor C x → switching element Q2 → DC power supply 11. Next, when switching element Q2 is cut off, inductance element L1
Since the diode D1 is turned on by the resonance current generated by the resonance circuit formed by the capacitor C3 and the drain-source voltage of the switching element Q2, the power supply voltage E0 of the DC power supply 2 rises. Therefore, the capacitor C x is charged from the DC power supply 2 through the fluorescent lamp 1, the capacitor C3, and the load circuit including the inductance element L1 to raise the potential of the DC power supply 11 for a moment. Similarly, when switching element Q1 is cut off from conduction, switching element Q2
Since the diode D2 connected between the drain and the source of the switching element conducts due to the resonance current due to the resonance circuit, the voltage between the drain and the source of the switching element Q2 decreases from E0 to 0, so that the capacitor C x passes through the load circuit. It will be discharged and the potential of the DC power supply 11 will be lowered for a moment. Due to this noise, when the switching element Q2 is cut off and the diode D1 is conducting, the switching element Q1 is conducting again, the switching elements Q1 and Q2 are conducting at the same time, and the switching elements Q1 and Q2 are destroyed. The problem arises. A similar problem occurs with the capacitor C Y.
また配線基板15において駆動回路A1の形成部位の丁度裏
側に、制御回路B1の回路部品や配線パターンを形成など
した場合には、駆動回路A1における第６図（５）に示す
大きな電圧変化のために、制御回路B1の配線パターンに
ノイズが入り込み、この制御回路B1に誤動作が生じるこ
とになる。特に制御回路B1の高インピーダンス部分で
は、それが顕著である。具体的には、制御回路B1のスイ
ッチング素子の過電流防止回路において比較される基準
電源に前述のノイズが重畳され、インバータ回路が動作
しないという例がある。このように配線基板15におい
て、駆動回路A1の形成部位の丁度裏側に駆動回路A2また
は制御回路B1を実装した場合に、誤動作またはスイッチ
ング素子の破壊などの問題が生じることが確かめられて
いる。Further, when a circuit component or a wiring pattern of the control circuit B1 is formed on the wiring board 15 just behind the formation portion of the drive circuit A1, a large voltage change in the drive circuit A1 shown in FIG. In addition, noise is introduced into the wiring pattern of the control circuit B1, and the control circuit B1 malfunctions. This is especially noticeable in the high impedance part of the control circuit B1. Specifically, there is an example in which the above-mentioned noise is superimposed on the reference power supply compared in the overcurrent prevention circuit of the switching element of the control circuit B1 and the inverter circuit does not operate. As described above, it has been confirmed that when the drive circuit A2 or the control circuit B1 is mounted on the wiring board 15 just behind the formation portion of the drive circuit A1, a problem such as malfunction or destruction of the switching element occurs.
この考案の目的は、安定に動作させることができるイン
バータ装置を提供することである。An object of the present invention is to provide an inverter device that can be stably operated.
この考案のインバータ装置は、電源端子とグラウンド端
子との間に、直列接続されて交互にオン駆動される電源
端子側スイッチング素子およびグラウンド端子側スイッ
チング素子を有し、電源端子側スイッチング素子および
グラウンド端子側スイッチング素子の接続点の電位を基
準電位として電源端子側スイッチング素子をオン駆動す
る電源端子側オン駆動回路を有し、グラウンド端子の電
位を基準電位としてグラウンド端子側スイッチング素子
をオン駆動するグラウンド端子側オン駆動回路を有し、
グラウンド端子の電位を基準電位として電源端子側オン
駆動回路およびグラウンド端子側オン駆動回路へそれぞ
れスイッチング信号を供給する制御回路を有し、電源端
子側オン駆動回路とグラウンド端子側オン駆動回路と制
御回路とを両面配線基板上に分散配置構成したインバー
タ装置において、電源端子側オン駆動回路とグラウンド
端子側オン駆動回路および制御回路とが重ならないよう
に電源端子側オン駆動回路とグラウンド端子側オン駆動
回路と制御回路を両面配線基板上に配置したことを特徴
とする。An inverter device of the present invention has a power supply terminal side switching element and a ground terminal side switching element that are connected in series and are alternately turned on between a power supply terminal and a ground terminal. A ground terminal that has a power supply terminal side ON drive circuit that turns on the power supply terminal side switching element using the potential at the connection point of the side switching element as a reference potential, and that turns on the ground terminal side switching element using the ground terminal potential as a reference potential. Has a side-on drive circuit,
It has a control circuit that supplies switching signals to the power supply terminal side ON drive circuit and the ground terminal side ON drive circuit using the ground terminal potential as a reference potential. The power supply terminal side ON drive circuit, the ground terminal side ON drive circuit, and the control circuit In an inverter device in which and are distributedly arranged on a double-sided wiring board, a power supply terminal side ON drive circuit and a ground terminal side ON drive circuit are arranged so that the power supply terminal side ON drive circuit does not overlap with the ground terminal side ON drive circuit and the control circuit. The control circuit is arranged on the double-sided wiring board.
この考案の構成によれば、電源端子側オン駆動回路とグ
ラウンド端子側オン駆動回路および制御回路とが重なら
ないように電源端子側オン駆動回路とグラウンド端子側
オン駆動回路と制御回路を両面配線基板上に配置したの
で、電源端子側オン駆動回路を構成する部品および配線
パターンと、グラウンド端子側オン駆動回路および制御
回路を構成する部品および配線パターンとの間に生じる
浮遊容量を抑えることができる。According to the configuration of this invention, the power supply terminal side ON drive circuit, the ground terminal side ON drive circuit, and the control circuit are provided on the double-sided wiring board so that the power supply terminal side ON drive circuit, the ground terminal side ON drive circuit, and the control circuit do not overlap. Since it is arranged on the upper side, it is possible to suppress the stray capacitance generated between the component and the wiring pattern forming the power supply terminal side ON drive circuit and the component and the wiring pattern forming the ground terminal side ON drive circuit and the control circuit.
第１図はこの考案の一実施例のインバータ装置の基本的
な構成を簡略化して示す説明図である。この実施例の説
明においては、前述の第４図および第７図を再び参照
し、また第１図において前述の第７図に対応する部分に
は同一の参照符号を付して示す。第１図（１）は配線基
板（特許請求の範囲における両面配線基板）15の一方表
面側から見た図であり、第１図（２）は配線基板15の他
方表面側から見た図である。この実施例のインバータ装
置では、配線基板15上で、インバータ装置が備える一対
のスイッチング素子Q1,Q2のうち直流電源２の正極に接
続したスイッチング素子Q1（特許請求の範囲における電
源端子側スイッチング素子）を駆動する駆動回路A1（特
許請求の範囲における電源端子側オン駆動回路）が形成
された部位に対して、その丁度裏側の配線基板15上の部
位（参照符号１で示す）には、スイッチング素子Q2
（特許請求の範囲におけるグラウンド端子側スイッチン
グ素子）を駆動するための駆動回路A2（特許請求の範囲
におけるグラウンド端子側オン駆動回路），および前記
一対の駆動回路A1,A2を制御する制御回路B1を形成しな
いようにしている。すなわち駆動回路A2および参照符号
B11で示す制御回路B1の一部（発振回路を含む）は、配
線基板15の前記一方表面側、すなわち駆動回路A1と同じ
表面側に形成されており、参照符号B12で示す制御回路B
1の残余の部分が前記他方表面側の、前記参照符号１
で示す部位を避けた位置に配置、つまりオン駆動回路A1
とオン駆動回路A2および制御回路B1とが配線基板15を介
して重なることがないようにオン駆動回路A1とオン駆動
回路A2と制御回路B1を配線基板15上に配置されている。FIG. 1 is an explanatory view showing a simplified basic configuration of an inverter device according to an embodiment of the present invention. In the description of this embodiment, reference will be made again to FIGS. 4 and 7 described above, and in FIG. 1, portions corresponding to those in FIG. 7 described above will be designated by the same reference numerals. 1 (1) is a view seen from one surface side of the wiring board (double-sided wiring board in claims), and FIG. 1 (2) is a view seen from the other surface side of the wiring board 15. is there. In the inverter device of this embodiment, the switching device Q1 connected to the positive electrode of the DC power supply 2 among the pair of switching devices Q1 and Q2 included in the inverter device on the wiring board 15 (power supply terminal side switching device in the claims). A drive circuit A1 for driving the drive circuit (on-drive circuit on the power supply terminal side in the scope of the claims) is formed, and a switching element is provided on a portion (shown by reference numeral 1) on the wiring substrate 15 just on the back side thereof. Q2
A drive circuit A2 for driving (a ground terminal side switching element in the claims) (a ground terminal side ON drive circuit in the claims), and a control circuit B1 for controlling the pair of drive circuits A1 and A2. I try not to form. Ie drive circuit A2 and reference code
A part of the control circuit B1 indicated by B11 (including the oscillation circuit) is formed on the one surface side of the wiring board 15, that is, the same surface side as the drive circuit A1, and the control circuit B1 indicated by reference numeral B12.
The remaining portion of 1 is the reference numeral 1 on the other surface side.
Placed in a position avoiding the part shown by, that is, ON drive circuit A1
The ON drive circuit A1, the ON drive circuit A2, and the control circuit B1 are arranged on the wiring board 15 so that the ON drive circuit A2 and the control circuit B1 do not overlap via the wiring board 15.
このような構成によれば、駆動回路A1を構成する回路部
品および配線パターンと、駆動回路A2ならびに制御回路
B1を構成する回路部品および配線パターンとの間の浮遊
容量を抑えることができる。したがって駆動回路A1にお
いてほぼ直流電源２の電源電圧E0の振幅で変動する信号
によるノイズが、駆動回路A2や制御回路B1に入り込むこ
とが防がれるので、スイッチング素子Q1,Q2の破壊が防
がれ、また駆動回路A2が誤動作したりなどすることもな
く、このインバータ装置を安定に動作させることができ
るようになる。According to such a configuration, the circuit components and the wiring pattern forming the drive circuit A1, the drive circuit A2, and the control circuit
It is possible to suppress the stray capacitance between the circuit component and the wiring pattern that form B1. Therefore, in the drive circuit A1, noise due to a signal that fluctuates with the amplitude of the power supply voltage E0 of the DC power supply 2 can be prevented from entering the drive circuit A2 and the control circuit B1, and the switching elements Q1 and Q2 can be prevented from being destroyed. Moreover, the inverter device can be stably operated without causing the drive circuit A2 to malfunction.
前述の実施例では、配線基板15において駆動回路A1が形
成される部位の丁度裏側の部位（第１図において参照符
号１で示す部位）には、いずれの回路も形成されない
ようにしたが、駆動回路A1をこの参照符号１で示す部
位にも形成するようにして、この駆動回路A1を配線基板
15の両面にわたって構成するようにすれば、配線基板15
の小型化が図られ、したがってインバータ装置の小型化
が実現される。In the above-described embodiment, no circuit is formed in the portion of the wiring board 15 just behind the portion where the drive circuit A1 is formed (the portion indicated by reference numeral 1 in FIG. 1). The drive circuit A1 is formed on the wiring board by forming the circuit A1 also in the portion indicated by reference numeral 1.
Wiring board 15
The size of the inverter device can be reduced, and thus the size of the inverter device can be reduced.
さらにまた、駆動回路A1の信号の大きな振幅による影響
は、特に高インピーダンス部分で大きいので、たとえば
駆動回路A2や制御回路B1などで、比較的インピーダンス
の低い部分を前記参照符号１で示す部位で構成するよ
うにすることもできる。すなわち配線基板15において駆
動回路A1の裏側に対応する位置に一部重なるようにし
て、駆動回路A2や制御回路B1の一部などの、駆動回路A1
からのノイズの影響を受けにくい部分を形成するように
してもよい。Furthermore, since the influence of the large amplitude of the signal of the drive circuit A1 is particularly large in the high impedance portion, for example, in the drive circuit A2 and the control circuit B1, the portion having a relatively low impedance is formed by the portion indicated by the reference numeral 1. You can also choose to do so. That is, a part of the drive circuit A2 or the control circuit B1 such as a part of the drive circuit A2 is overlapped with a position corresponding to the back side of the drive circuit A1 on the wiring board 15,
It is also possible to form a portion that is less likely to be affected by noise from.
また第２図に示すフルブリッジ・インバータ回路に対し
てもこの考案は好適に実施することができる。この第２
図において前述の第４図および第５図に示された各部に
対応する部分には同一の参照符号が付されている。この
第２図には、モータ21を負荷とした例が示されており、
前述の第４図に示されたハーフ・ブリッジインバータ回
路におけるコンデンサC1,C2に代えてスイッチング素子
としてのFET23,24がそれぞれ設けられている。このFET2
3,24の各ドレイン−ソース間にはそれぞれダイオードD1
3,D14が接続されている。FET23,24は、それぞれ駆動回
路A1と同様な駆動回路A3,駆動回路A2と同様な駆動回路A
4によって導通／遮断制御される。前記駆動回路A1〜A4
には、制御回路B2の出力端子P,Q,R,Sからそれぞれ制御
信号が与えられている。Further, the present invention can be suitably implemented for the full bridge inverter circuit shown in FIG. This second
In the figure, portions corresponding to the respective portions shown in FIGS. 4 and 5 described above are designated by the same reference numerals. FIG. 2 shows an example in which the motor 21 is used as a load,
FETs 23 and 24 as switching elements are provided in place of the capacitors C1 and C2 in the half bridge inverter circuit shown in FIG. This FET2
Diode D1 between drain and source of 3,24
3, D14 is connected. The FETs 23 and 24 are a drive circuit A3 similar to the drive circuit A1 and a drive circuit A similar to the drive circuit A2, respectively.
Conduction / interruption control by 4. The drive circuits A1 to A4
A control signal is applied to each of the output terminals P, Q, R, and S of the control circuit B2.
第３図は第２図に示されたインバータ回路の各部に導出
される信号の波形図である。第３図（１）は制御回路B2
がその出力端子Q,Rに共通に導出する制御信号の波形を
示しており、第３図（２）は出力端子P,Sに共通に導出
される制御信号を示しており、また第３図（３）〜
（６）にはFETQ1,Q2,23,24のそれぞれのゲート電圧波形
が示されている。FIG. 3 is a waveform diagram of a signal derived to each part of the inverter circuit shown in FIG. 3 (1) shows the control circuit B2
Shows the waveform of the control signal commonly derived to the output terminals Q and R, and FIG. 3 (2) shows the control signal commonly derived to the output terminals P and S, and FIG. (3) ~
(6) shows the gate voltage waveforms of the FETs Q1, Q2, 23, and 24, respectively.
この第３図から明らかなように、このインバータ回路で
は、FETQ1とFET24とが、またFETQ2とFET23とがそれぞれ
同時に導通し、これによってモータ21が接続されている
ライン25には方向が交互に変化する電流が流れ、これに
よってモータ21が駆動される。As is apparent from FIG. 3, in this inverter circuit, the FET Q1 and the FET 24 and the FET Q2 and the FET 23 simultaneously conduct, respectively, whereby the direction of the line 25 to which the motor 21 is connected alternates. Current flows to drive the motor 21.
第３図（３），（５）に示す波形から、このインバータ
回路では、各一対のFETQ1,Q2;23,24のうち、直流電源２
の正極に接続されたFETQ1,23のゲート電圧には、直流電
源２の電源電圧E0の振幅で変化する矩形波が重畳されて
いる。したがってこのインバータ回路では、配線基板に
実装する場合に、この配線基板において前記FETQ1,23を
駆動する駆動回路A1,A3の形成部位の丁度裏側には、駆
動回路A2,A3および制御回路B2などを形成しないように
すればよい。これによって、このインバータ回路を安定
に動作させることができる。From the waveforms shown in (3) and (5) of FIG. 3, in this inverter circuit, among the pair of FETs Q1, Q2;
A rectangular wave varying with the amplitude of the power supply voltage E0 of the DC power supply 2 is superimposed on the gate voltage of the FETs Q1 and 23 connected to the positive electrode of the. Therefore, in this inverter circuit, when mounted on a wiring board, the driving circuits A2, A3, the control circuit B2, etc. are provided on the wiring board just behind the formation parts of the driving circuits A1, A3 for driving the FETs Q1, 23. It suffices not to form them. As a result, this inverter circuit can be operated stably.
この考案のインバータ装置によれば、電源端子側オン駆
動回路と制御回路およびグラウンド端子側オン駆動回路
間に生じる浮遊容量を小さく抑えることができるので、
電源端子側オン駆動回路の電圧変動に伴うノイズ成分の
制御回路およびグラウンド端子側オン駆動回路への伝達
を抑制することができる。したがって、上記ノイズ成分
による制御回路およびグラウンド端子側オン駆動回路の
誤動作を防止することができる。この結果、電源端子側
スイッチング素子およびグラウンド端子側スイッチング
素子の同時オンによる電源端子側スイッチング素子およ
びグラウンド端子側スイッチング素子の破壊が生じるこ
ともなく、このインバータ装置を安定に動作させること
ができる。According to the inverter device of the present invention, it is possible to suppress the stray capacitance generated between the power terminal side ON drive circuit, the control circuit, and the ground terminal side ON drive circuit to be small.
It is possible to suppress the transmission of noise components accompanying the voltage fluctuation of the power supply terminal side ON drive circuit to the control circuit and the ground terminal side ON drive circuit. Therefore, malfunction of the control circuit and the ground terminal side ON drive circuit due to the noise component can be prevented. As a result, the power supply terminal side switching element and the ground terminal side switching element are not destroyed by the simultaneous turning on of the power supply terminal side switching element and the ground terminal side switching element, and the inverter device can be stably operated.
第１図はこの考案の一実施例のインバータ装置の基本的
な構成を簡略化して示す説明図、第２図はこの考案の他
の実施例のインバータ装置の電気的構成を示すブロック
図、第３図は第２図に示された各部に導出される信号の
波形図、第４図はハーフブリッジ・インバータ回路の基
本的な構成を示すブロック図、第５図は第４図に示され
たハーフブリッジ・インバータ回路の一部の具体的な回
路構成例を示す電気回路図、第６図は第５図に示された
各部に導出される信号の波形図、第７図は第４図に示さ
れたハーフブリッジ・インバータ回路を配線基板15に実
装して構成したインバータ装置の基本的な構成を簡略化
して示す説明図である。 ２……直流電源、23,24,Q1,Q2……スイッチング素子（F
ET）、A1〜A4……駆動回路、B1,B2……制御回路FIG. 1 is an explanatory view showing a simplified basic configuration of an inverter device according to an embodiment of the present invention, and FIG. 2 is a block diagram showing an electrical configuration of an inverter device according to another embodiment of the present invention. FIG. 3 is a waveform diagram of a signal derived to each part shown in FIG. 2, FIG. 4 is a block diagram showing a basic configuration of a half-bridge inverter circuit, and FIG. 5 is shown in FIG. An electric circuit diagram showing a specific example of the circuit configuration of a part of the half-bridge inverter circuit, FIG. 6 is a waveform diagram of a signal derived to each part shown in FIG. 5, and FIG. 7 is shown in FIG. FIG. 6 is an explanatory view showing a simplified basic configuration of an inverter device configured by mounting the illustrated half-bridge inverter circuit on a wiring board 15. 2 ... DC power supply, 23, 24, Q1, Q2 ... Switching element (F
ET), A1 to A4 ... Driving circuit, B1, B2 ... Control circuit
Claims (1)
接続されて交互にオン駆動される電源端子側スイッチン
グ素子およびグラウンド端子側スイッチング素子を有
し、前記電源端子側スイッチング素子およびグラウンド
端子側スイッチング素子の接続点の電位を基準電位とし
て前記電源端子側スイッチング素子をオン駆動する電源
端子側オン駆動回路を有し、前記グラウンド端子の電位
を基準電位として前記グラウンド端子側スイッチング素
子をオン駆動するグラウンド端子側オン駆動回路を有
し、前記グラウンド端子の電位を基準電位として前記電
源端子側オン駆動回路および前記グラウンド端子側オン
駆動回路へそれぞれスイッチング信号を供給する制御回
路を有し、前記電源端子側オン駆動回路と前記グラウン
ド端子側オン駆動回路と前記制御回路とを両面配線基板
上に分散配置構成したインバータ装置において、 前記電源端子側オン駆動回路と前記グラウンド端子側オ
ン駆動回路および前記制御回路とが重ならないように前
記電源端子側オン駆動回路と前記グラウンド端子側オン
駆動回路と前記制御回路を前記両面配線基板上に配置し
たことを特徴とするインバータ装置。1. A power supply terminal side switching element and a ground terminal side switching element that are connected in series and are alternately turned on between a power supply terminal and a ground terminal, and the power source terminal side switching element and the ground terminal side. It has a power supply terminal side ON drive circuit for ON-driving the power supply terminal side switching element with the potential of the connection point of the switching element as a reference potential, and ON-drives the ground terminal side switching element with the potential of the ground terminal as a reference potential. A ground terminal side on-driving circuit, and a power supply terminal side on-driving circuit using the potential of the ground terminal as a reference potential and a control circuit for supplying a switching signal to the ground terminal-side on-driving circuit, respectively. Side ON drive circuit and the ground terminal side ON drive circuit In an inverter device in which the control circuit and the control circuit are distributedly arranged on a double-sided wiring board, the power supply terminal side ON drive circuit is configured so that the power supply terminal side ON drive circuit does not overlap with the ground terminal side ON drive circuit and the control circuit. An inverter device in which the ground terminal side ON drive circuit and the control circuit are arranged on the double-sided wiring board.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988132071U JPH0750876Y2 (en) | 1988-10-07 | 1988-10-07 | Inverter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988132071U JPH0750876Y2 (en) | 1988-10-07 | 1988-10-07 | Inverter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0253286U JPH0253286U (en) | 1990-04-17 |
| JPH0750876Y2 true JPH0750876Y2 (en) | 1995-11-15 |
Family
ID=31388704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988132071U Expired - Lifetime JPH0750876Y2 (en) | 1988-10-07 | 1988-10-07 | Inverter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750876Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101100881B1 (en) * | 2004-11-04 | 2012-01-02 | 삼성전자주식회사 | Driving device of light source for display device and display device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318855U (en) * | 1986-07-21 | 1988-02-08 |
-
1988
- 1988-10-07 JP JP1988132071U patent/JPH0750876Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0253286U (en) | 1990-04-17 |
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