JPH07507888A - 命令高速解読パイプラインプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 命令高速解読バイブラインプロセッサ 技術の分野 本発明は一般的には、コンピュータのスルーブツトの改善に係り、さらに詳しく いえば、命令解読の計画において、中央処理装置における命令の解読を加速する ことに関する。

発明の背景 今日のコンピュータの設計において、バイブライン構造が用いられ続けてきた。

この構造は組み立てラインに類似している。これは命令の順序の実行を仕事の順 序に分割する（すなわち、命令のフエツチング、命令の解読、実行、結果の記憶 ）。これらの全てのタスクについて、資源の専用ステーションが提供される。

命令がバイブラインを流れるにしたがって、それらのタスクがそのステーション で、順次実行されるであろう。各々の命令は後続の命令に従われており、そのス テーションがあきさえすれば、直ちにそこが占有される。異なった命令の開始ま での遅れ時間、およびバイブライン構造におけるその終了は、コンパクトにされ ており、その結果、コンピュータのスルーブツトが増加させられている。

バイブラインコンピュータにおける能率的でないステーションは、ボトルネック となる。ボトルネックステーションは命令の速度を記述しているものであるから コンピュータのスルーブツトを記述している。もしボトルネックステーションが 加速されれば、バイブラインコンピュータのスルーブツトは増加するであろう。

バイブラインコンピュータにおける共通のボトルネックは、均一でない長さをも つオブラート（オプションコードまたは命令コード）の命令の解読である。

コンピュータの命令は通常は、オブラートをもっており、そのオブラートからの 命令に対応する処理を指令する信号が発生させられる。コンピュータにおけるオ ブラートのサイズは、通常そのデータバスの幅、換言すればそのハードウェア（ 数学論理ユニット、バス、デコーダその他）に依存している。もし、オブラート がｎビットの長さをもっていれば、それは２のｎ乗の異なったビットの組み合わ せに解読されることができ、そしてコンピュータは２のｎ乗セットの異なったタ イプの命令をもつことになるであろう。典型的に最も多くの今日のコンピュータ デザインにおいては、ｎは８の倍数である（すなわち、１バイト）。

しかしながら、コンピュータの命令のセットがそのデータバスを拡張することな しに、拡張させるべきであるような機会がある。そのようなことは、コンピュー タを高級化してより多くの命令を取り扱おうとするが、そのときそのハードウェ アについて実質的な変化を行わなかった場合である。そのような場合がおこると １またはそれ以上のバイトが、通常オブラートに付加される。

従来技術のコンピュータにおいては、マルチバイトのオブラートの解読は、命令 が解読されるときに、一時に１つずつ各バイトが検査されることによって行われ る。各々のバイトの検査はｌサイクルが必要であった。この従来技術のアプロー チにおける欠点は、マルチバイトのオブラートの解読が、マルチサイクルが必要 であって、それがバイブラインにおけるボトルネックを形成し、スルーブツトを 減少させることである。

発明の要約 今日のコンピュータにおける命令の長さは、特にＣｌ５Ｃ（コンプレックス命令 セットコンピユーテイング）コンピュータにおいては、少なくともコンピュータ のデータバスの幅、またはそれ以上である。これらのコンピュータにおける命令 は、しばしばセグメントでフェッチされる。これらの命令の実行は、全てのセグ メントがフェッチされ、そしてアセンブルされてから開始される。

本発明によれば、命令のセグメントがフェッチされ、そして組み立てられるとき の時間を利用することに関する。この期間において、部分的な命令の解読が行わ れる。部分的な解読により得られた情報が、それからその命令の引き続く処理を 加速するために用いられる。

本発明はＣＰＵであって、命令をフェッチするための第１の手段、第１の手段に よってフェッチされた命令を解読するための第２の手段、および前記第２の手段 によって解読された命令を実行するための第３の手段を含んでいるものに向けら れている。そのコンピュータは第１の手段による命令のフエツチングと同時にそ の命令におけるビットのサブセットと、前記命令の処理を加速するための情報を 検査し、第４の手段で与える。

図面の簡単な説明 図１は本発明が具体化されているコンピュータシステムのブロック図である。

図２は命令がフェッチされたときに、どのようにして試験されるかを示す概略図 である。

図３は命令の解読の前に１つのオブコードのセグメントを検査するための好まし い実施形態における論理を示す流れ図である。

図４は好適な実施形態における拡張キューの実施例を示すブロック図である。

図５は好適な実施形態におけるブリフェッチキューの構成を図解したブロック図 である。

好適な実施例の説明 図１は本発明が具体化されているコンピュータシステム１００の略図的なブロッ ク図を示している。コンピュータシステム１００は、メモリ１１で、その中に命 令とデータが蓄積されているものを含んでいる。

コンピュータシステムは同様に、命令とデータをメモリ１１からフェッチするマ イクロプロセッサ（ＣＰＵ）１２を含んでいる。命令とデータは２バイトの幅の バス１３を介してフェッチされる。それらはそれからＣＰＵ１２によって処理さ れる。処理の結果、発生した全てのデータは蓄積され、もし必要ならばバス１３ を介してメモリ１１に戻される。

メモリとバスの設計は、通常利用される一般的な技術であるから、バス１３の説 明とメモリ１１の説明の両方は不必要であると思われる。

コンピュータシステム１００の各々の命令は１つのオブコードをもっている。命 令のうち、いくつかのものはさらに付加的なオブコードと、オペランドまたは命 令のオペランドのアドレスを規定するところの１または２以上の固定フィールド をもっている。コンピュータシステム１００の命令のオブコードは、１バイト。

２バイトまたは３バイトの長さである。しかしながら、もしオブコードが２倍以 上の長さであれば第１のバイトは１つの“拡張コード”である。１つの拡張コー ドはバイトであって、それは“ＥＤ″、”ＤＤ”　”ＦＤ”または“ＣＢ”の１ ６進の値をもっている。これはＣＰＵ　１２に対応するオブコードが１バイト長 以上に拡張したことを知らしめる。（一方４つの特定の１６進の命令は、拡張コ ード上に指定され、それは１６進値以外のものを使用することもできる。）命令 のオブコードが拡張コードをもつときに、オブコードは少な（とも２バイトとな る。

同様にして、もし１つのオブコードが３バイトの長さであれば、各々の最初の２ バイトは拡張コードである。２つの拡張コードは、１６の異なった方法（なぜな らば、各々の拡張コードは４つの異なった値をもつからであり）１６通りの組み 合わせが可能であって、引き続く次の６つの組み合わせが好適な実施形態におい て利用される：ＥＤ−ＣＢ、ＤＤ−ＣＢ、ＦＤ−ＣＢ、ＥＤ−ＥＤ、ＥＤ−ＤＤ およびＥＤ−ＦＤである。

この６つの組み合わせのみを利用する理由は、他の組み合わせ、すなわち、それ は本発明においての利用を制限するものではないが、それらは現在は不必要であ るが、それらはさらに将来起こりつるであろう命令のセットの拡張のために準備 されているものである。

オプコードは同様にして、さらにｍバイトに拡張されることができる。オブコー ドのｍ−１バイトの各々は拡張コードである。

命令は、命令ブリフェッチユニット１４の制御のもとでＣＰＵ１２によってフェ ッチされる。命令フェッチユニット１４（それはプリフェッチキューを十分に包 含するものであり、それは以後図２を参照して説明されるであろう。）の命令は １バイトまたは２バイトのセグメントでフェッチされる。

命令の各々のバイトがＣＰＵ１２に到達したときに、それは内部命令フェッチバ ス１７を介して命令プリフェッチユニット１４によって受信される。各々の命令 のバイトは、プリフェッチキューの期間中で、組み立てられる。

１つの命令の実行は、それがブリフェッチキューから再生させられ、そのオブコ ードが命令デコーダ１５に送られた時間から開始する。命令デコーダ１５は１バ イトの幅をもっている。それは１バイトのオブコードをＩ　ＣＰＵサイクルにお いて解読する。本発明によらなければ、２バイトのオブコードをデコーダするこ とは、命令デコーダ１５に２ＣＰＵサイクルかかり、そして３バイトのオブコー ドの解読には３ＣＰＵサイクルが必要になるであろう。

命令デコーダ１５は、１つの実行論理１６へ制御信号を発生するためには、１つ の命令のオブコードを解読する。オペランドがもし命令中に存在すれば、オペラ ンドは直接に実行論理１６に命令デコーダ１５をバイパスして送られるであろう 。実行論理１６は、論理と演算制御であって、命令デコーダ１５からの信号に応 答するオブコードによって規定される。

デコーダと命令論理の設計は、よく知られたものであるから、命令デコーダ１５ と実行論理１６の説明は不必要だと思われる。

図２を参照して、命令がフェッチされたときにどのようにして試験されるかを図 解したブロック図が示されている。

命令のバイトがメモリ１１からＣＰＵ１２に到達すると、それらは１つの８ビツ トの幅のブリフェッチキュー２０１であって、それは円形の循環バッファの中に つくられたものに蓄積される。前記ブリフェッチキュー２０１は、８個の入口の 深さをもっている。１つのブリフェッチキューカウンタ２０７が、ブリフェッチ キュー２０１の第１のおいている入口を識別する。

ブリフェッチキューカウンタ２０７からの出力は、ブリフェッチキュー２０１に 命令バイトの記憶を制御するキュー人力イネイブル論理５０４に印加される。

２つの２バイトの命令がフェッチされたときに、第１のバイトは命令フェッチバ ス１７の上位バイトで、第２のバイトはその下位バイトにくる。１バイトの命令 がフェッチされたときには、それは命令フェッチバス１７の上位バイトの位置に 到達するであろう。前記キュー人力イネイブル論理１７は、各々の到達したバイ トをブリフェッチキュー２０１の第１のおいている入口に印加して記憶する。１ バイトの命令が蓄積されているときに、ブリフェッチキューカウンタ２０７は更 新される。

１つのＱ−サイズカウンタ２０２がブリフェッチキュー２０１の中に蓄積されて いるバイト数を記録するために用いられる。１バイトの命令がブリフェッチキュ ー２０１に蓄積されたとき、前記Ｑ−サイズカウンタ２０２は、１だけカウント アツプされる。これとは反対に、１つの命令がブリフェッチキュー２０１から命 令デコーダ１５によって処理されるために再生されたときにＱ−サイズカウンタ ２０２が、その命令のバイトの数によって減算される。

命令フェッチバス１７は同様に、エスケープデコーダ２０３に接続されている。

前記エスケープデコーダ２０３は、上位の１バイト幅のデコーダ２０３ａと下位 の１バイト幅のデコーダ２０３ｂで構成されている。

このデコーダ２０３ａは、上位の命令フェッチバス１７に接続され、下位のデコ ーダ２０３ｂは、下位の命令フェッチバス１７に接続されている。各々の命令バ イトがＣＰＵ１２によってフェッチされると、各命令は同時にいずれかの高い次 数のデコーダ２０３ａまたは低い次数のデコーダ２０３ｂによって受信される。

各々のデコーダ２０３ａ、２０３ｂは命令の入力したバイトが拡張コードかどう か検査するように動作する。

高い、または低い拡張デコーダ２０３　ａ、２０３　ｂは４ビツトを出力する。

拡張デコーダ２０３が１つの拡張コードに当たったときに、４つの出力ビットの うちの１つが、拡張コードの値に依存する４つのうちの１つの出力ビットを指定 するだろう。例えば、入ってきた命令バイトが、“ＥＤ″に等しければ、第１の 出力ビットがセットされ、もし入ってきたバイトが“ＤＤ”に等しければ第２の 出力ビットがセットされ、もし入ってきたバイトが“ＦＤ”に等しければ第３の 出力ビットがセットされ、そしてもし入ってきたバイトが“ＣＢ“ならば４番目 のビットがセットされるであろう。

前記拡張デコーダ２０３の４ビツトの出力は、４ビツトの幅の拡張キュー２０４ に蓄積され、この拡張キュー２０４は、サーキュラ−バッファとして設けられて いる。前記拡張キュー２０３は、８の入力の深さをもっており、それはブリフェ ッチキュー２０１の入力と同じである。各々のブリフェッチキュー２０１の入力 は、拡張キュー２０３に対応する計数部を有する。

バイトがブリフェッチキュー２０１に蓄積されたり、再生されたときに、拡張キ ュー２０３の対応する入口が加算されたり、または減算されたりする。ブリフェ ッチキューカウンタ２０７は、第１のブリフェッチキュー２０１におけるあき入 口を指示し、同様にして拡張キュー２０４の対応する入口を指示する。

ブリフェッチキュー２０１は、引き続く命令の最初のバイトであって、デコード され実行されるべきものを含んでおり、その人口を指し示すために３ビツトのデ コーダキューカウンタ２０８が設けられている。前記デコーダキューカウンタ２ ０８は、対応する拡張キュー２０４の中の計数部の入口を指し示す。

拡張キュー２０４が、拡張デコーダ２０３ａ、２０３ｂからの人力を受けるので あるから、拡張キュー２０４の各々の入口は、命令バイトのブリフェッチキュー ２０１中の対応する人口の命令バイトが拡張であるかどうかという情報を含んで いる。拡張キューは４ビットＱｌ−Ｅｓｃ出力、および４ビットＱ２−Ｅｓｃ出 力に出力する。次の引き続く命令の最初の命令（デコーダキューカウンタ２０８ によって指し示されているように）が１つの拡張コードであるときに、エスケー プコードの値に依存するＱｌ−Ｅｓｃ出力中の１ビツトはセットされる。次に引 き続（命令中の第２のバイトが拡張コードであるときは、つまりエスケープコー ドにしたがうＱ２−Ｅｓｃ出力中の１ビツトがセットされるだろう。

拡張キュー２０４から出力する前記Ｑｌ−Ｅｓｃ出力および前記Ｑ２−Ｅｓｃ出 力は、拡張コード／シーケンス分析器２０６に結合されている。前記拡張コード ／シーケンス分析器２０６は、前記Ｑｌ−Ｅｓｃおよび前記Ｑ２−Ｅｓｃ信号を その３つの出力の１つを：すなわちＱｌｏｕｔ−Ｅｎ、Ｑ２ｏｕｔ−Ｅｎおよび Ｑ３ｏｕｔ−Ｅｎのうちの１つをセットするために用いる。これらの３つの信号 は、次に引き続（命令中の最初の３バイトのうちの１つを命令デコーダ１５に入 力することを可能にする。もし次の引き続（命令が１バイトのオブコードをもっ ていたならば、Ｑｌｏｕｔ−Ｅｎがセットされて、次の引き続く命令の第１バイ トを命令デコーダ１５に入力することを可能にする。

もし次の引き続く命令デコーダが２バイトのオプコードをもっていたならば、Ｑ ２ｏｕｔ−Ｅｎは第２番目のバイトを命令デコーダ１５に入力することを可能に するためにセットされる。

そしてもし次の引き続く命令が３バイトのオブコードであれば、命令デコーダ１ ５に第３番目の３バイトを入力可能にするようにＱ３ｏｕｔ−Ｅｎはセットされ る。

１つのＥｓｃ−Ｉｎｆｏ信号は、拡張コード／シーケンス分析器２０６から命令 デコーダ１５へ出力する出力信号である。この信号は１つの拡張コードまたは１ つのオブコードを分析することによって得られた他の情報として命令デコーダに 与える。

命令デコーダ１５に適当なバイトを送り出すこと、そして拡張コードを飛び越す ことによって、次の命令が、オブコードが２以上のバイトをもっているときでも １サイクルでデコードできる。その結果として対応する命令の処理が加速される 。

さて、拡張コード／シーケンス分析器２０６の動作は、図３と次の表を参照して 説明されるであろう。

表１の第１行を参照すると“拡張なしくＮｏ　Ｅｓｃａｐｅ）″条件は命令が１ バイトのオブコードであることがらＱｌ−Ｅｓｃコードのビットのうちのいずれ もセットされないことを意味している。Ｑ２−ＥｓＣは無関係（Ｄｏｎ’　ｔ　 ｃａｒｅ）である。

表１の第２行において、前記“拡張コード“の条件は（１）Ｑｌ−ＥｓｃのＥＤ ビットがセットされ、そしてＱ２−Ｅｓｃのビットのどれもセットされていない か；　（２）Ｑｌ−Ｅｓｃ中のＤＤビットまたはＦＤビットがセットされている が；しかしＱ２−Ｅｓｃ中のＣＢビットがセットされていないか；または（３） Ｑｌ−Ｅｓｃ中のＣＢビットがセットされているかどうかを意味する。この条件 は、次の引き続く命令のオブコードが、たった１つの拡張コードをもつことを意 味している。

表１の第３行において、前記“拡張シーケンス（Ｅｓｃａｐｅ　５ｅｑｕｅｎｃ ｅ）″条件が（１）Ｑｌ−Ｅｓｃ中のＥＤビットがセットされ、モしてＱ２−Ｅ ｓｃ中の４つのビットのいずれかがセットされているか；または（２）Ｑｌ−Ｅ ｓｃコードのＤＤビットまたはＦＤビットがセットされている；そして、Ｑ２− Ｅｓｃ中のＣＢビットがセットされているかを意味する。この条件は、オプコー ドは有効な３バイトのオブコードであることを意味する。

次に、第３図を参照する。３０１のブロックにおいて拡張コード／シーケンス分 析器２０６が、Ｑｌｏｕｔ−Ｅｎを“１″に、Ｑ２ｏｕｔ−ｅｎをＯ１′に、そ してＱ３ｏｕｔ−ｅｎを”０″に初期化する。この方法では、ブリフェッチキュ ー２０１は空であり、そして、１バイトのオブコードをもった命令がＣＰＵＩ２ に入力するときに、その命令は、直接に命令デコーダ１５に渡され、そして第１ のバイトが解読される。

決定ブロック３０２において、Ｑ−サイズカウンタ２０２の値が、ブリフェッチ キュー２０１が空であるかどうかを決定するためにチェックされる。もしＱ−サ イズカウンタ２０２の値がＯで、プリフェッチキュー２０１が空で、そして拡張 コード／シーケンス分析器２０６はブロック３０２のループでフェッチされるべ き１バイトの命令を待つためにブロック３０２上でループする。

命令の１バイトがＣＰＵ１２によってフェッチされ、プリフェッチキュー２０１ に蓄積されたときに、前記Ｑ−サイズカウンタ２０２は加算される。前記拡張コ ード／シーケンス分析器２０６は、ブロック３０２から決定ブロック３０３への “Ｙｅｓ″の経路にしたがう。

決定ブロック３０３で表１の“Ｎｏ　Ｅｓｃａｐｅ”の条件が満足しているかど うかを決定させる。もし、“Ｎｏ　Ｅｓｃａｐｅ″の条件が満足されていれば、 次の命令は１バイトの幅であり、そして拡張コード／シーケンス分析器２０６は ブロック３０４に入を。

ブロック３０４において拡張コード／シーケンス分折詰２０６は、実行論理１６ が次の引き続く命令を受け入れる準備ができるまで待つ。実行論理１６が準備で きるときには、命令の実行が始まる。Ｑｌｏｕｔ−ｅｎが初期化されないので、 ブリフェッチキュー２０１史の第１のバイトは、命令デコーダ１５にゲートされ るであろう。

オブコードが命令デコーダ１５によって解読されたのちには、命令の長さがわか るだろう。ブロック３１２において、前記Ｑ−サイズカウンタ２０２は、全ての 命令の長さと等しいバイトの数だけ（全てのオブコー　ドと定数と、もしあるな らば、フィールド）の命令の数だけ減少させられる。前記デコーダキューカウン タ２０８は、それが引き続く命令のスタートを指し示すように強制され、それが 次の引き続く命令となる。

前記拡張コード／シーケンス分析器２０６は、ブロック３０３からのブロック３ ０５に入り、”Ｎｏ　ＥＳＣａｐｅ”条件に合わないときに入る。前記手段で次 の引き続く命令の第１バイトが拡張コードである。

なぜならば、オブコードは少なくとも２バイトをもっているので、前記拡張コー ド／シーケンス分析器２０６は、ブロック３０５において、Ｑ−サイズカウンタ ２０２が、２またはより以上高（加算されるまで待っている。

前記Ｑ−サイズカウンタ２０２が、２またはそれ以上であるときに、前記拡張コ ード／シーケンス分析器２０６は、決定ブロック３０６に入る。決定ブロック３ ０６において、拡張コード／シーケンス分析器２０６は、拡張コードの３つの条 件のうちどれか１つが満たされるかどうかをチェックする。もし、これらの３つ の条件の１つが満たされたならば、次のシーケンシャル命令は、２バイトコード である。前記拡張コード／シーケンス分析器２０６は、ブロック３０７に入る。

ブロック３０７において、前記拡張コード／シーケンス分析器２０６が、Ｑ２ｏ ｕｔ−ｅｎとをセットしＱｌｏｕｔ−ｅｎをリセットする。実行論理１６が次の 引き続く命令を受け入れる準備ができているときには、実行が開始される。Ｑ２ ｏｕｔ−ｅｎがセットされるので、ブリフェッチキュー２０１からの第２のバイ トが命令デコーダ１５にゲートされる。命令が命令デコーダ１５に送られたあと に、ブロック３１２が入力されるだろう。ブロック３１２において、前記Ｑ−サ イズカウンタ２０２は、全命令（オブコード、定数、フィールドがもしあればそ れを含む）の長さに等しい数だけを減少する。デコーダキューカウンタ２０８は また次の命令のスタート点を指示するように調整される。

もし“拡張コード”のテーブル１に示されているどの１つの条件も満たさないと きは、前記拡張コード／シーケンス分析器２０６は、決定ブロック３０８に入る 。ブロック３０８において、それは“拡張シーケンス”の表１に示されている２ つの条件をチェックする。

もし、これらの２つの条件が満たされなければ、２０６はコンピュータ１００が 不法なオプコードの取り扱いの処理を実行するためにＥｓｃ−ｉｎｆ線を介して ブロック３０９へ行く。

“拡張シーケンス”の２つのうちの１つの条件が満たされていれば、引き続（命 令のオブコードは３バイトであるはずである。拡張コード／シーケンス分析器２ ０６は、それからブロック３１０に入る。ブロック３１０において、拡張コード ／シーケンス分析器２０６は、Ｑ−サイズカウンタ２０２が３に等しいか、また はそれ以上（すなわち、それがブリフェッチキュー２０１が少なくとも３バイト をもつまで）待つ。

Ｑ−サイズカウンタ２０２の値が３に等しいか、またはそれ以上のとき、前記拡 張コード／シーケンス分析器２０６は、ブロック３１１に入る。ブロック３１１ において、拡張コード／シーケンス分析器２０６が、Ｑ３ｏｕｔ−ｅｎをセット し、Ｑｌｏｕｔ−ｅｎをリセットする。

エクゼキューシコン論理１６が次のシーケンシャル命令を待ち受けているときに 、実行が始められる。Ｑ３ｏｕｔ−ｅｎがセットされた以後、引き続く命令から の第３のバイトが命令デコーダ１５にゲートされて入力される。オブコードを解 読すると、前記命令デコーダ１５は、デコーダ命令の長さがわかるであろう。

ブロック３１２において、Ｑ−サイズカウンタ２０２は、全ての命令の長さく全 命令は全てのオブコードと定数と、もしあるならばフィールド）に等しいバイト 数だけ減算される。前記デコーダキューカウンタ２０８は、それが次の命令のス タート位置を指示するように調整される。

要するに、要約すれば、命令が解読されるときには、多数のバイトのオブコード の命令の拡張コードがバイパスされて、関係するオブコードバイトだけが解読さ れる。このような命令を解読することは、マルチバイトのオブコードであっても 、たった１つのＣＰＵクロックサイクルかかるだけで、命令の処理が加速される わけである。

ブリフェッチキュー２０１と拡張キュー２０４の各々の構成には、いくつかの方 法がある。１つの方法はバッファのまわりにラップを用いることである。他の方 法はシフトレジスタを用いることである。

図４は、好適な実施形態における拡張キュー２０４の構成を図示した略図的な図 である。

この好適な実施形態の拡張キュー２０４は、８つの入口の深さをもった４ビツト の幅のキューである。それは行あたり４つのセルをもった８行のマトリックスで 構成される。セルの各行は、高次の拡張デコーダ２０３ａまたは下位の拡張デコ ーダ２０３ｂのどちらか４つの出力ビットを記憶するために使われる。

各々のセル４０１は、Ｄタイプのフリップ−フロップ４０２で構成し、その入力 がマルチプレクサ４０３の出力に接続されている。各々のマルチプレクサ４０３ は、２つの入力をもっている。１つの入力は高次の拡張デコーダ２０３ａからの １ビツトに接続されており、他の人力は下位の拡張デコーダ２０３ｂに対応する ものに接続されている。たとえば、マルチプレクサ４０３ａは、１つの入力で下 位のデコーダ２０３ｂの出力ＥＤビットに接続されており、他の入力は高次のデ コーダ２０３ａの出力ＥＤビットに接続されている。

前記各々のマルチプレクサ４０３の選択された入力４０４は、キュー人力イネイ ブル論理５０４によって制御される。前記キュー人力イネイブル論理５０４は、 ブリフェッチキューカウンタ２０７の出力を受けるために接続されていて、それ がブリフェッチキュー２０１と拡張キュー２０４の両方の各々の第１のあきエン トリーを指示する。前記キュー人力イネイブル論理５０４は、ブリフェッチキュ ーカウンタ２０７を解読することによって、マトリックス中のセルの行を選択す るように動作する。このマトリックスは第１の拡張キ二一２０４のあきエントリ ーで構成する。この行は、高次の拡張デコーダ２０３　ａ　＊下位のエスケープ デコーダ２０３ｂのいずれかの出力を記憶するために選択される。

拡張キュー２０４の出力は、拡張キュー出力イネイブル論理２０９によって、制 御されるであろう。拡張キュー出力イネイブル論理２０９は、デコーダキューカ ウンタ２０８に接続されて、デコーダキューカウンタ２０８は、次に続く命令の 最初の部分に相当する拡張キュー２０４とブリフェッチキュー２０１との両方の 入口を指し示す。

拡張キュー出力イネイブル論理２０９は、１６個の出力信号４０６　（１，ａ） 、４０６　（１，ｂ）、・・−４０６（８，ａ）、４０６　（８，ｂ）の中の２ つの信号が作用するためにデコーダキューカウンタ２０８の値を分析する。１６ 個の信号は、お互いに８つのペアをつくるように組織される。例えば、４０６（ ８゜ａ）と４０６　（８，ｂ）の信号は、２つのトリスティトゲイト経由で接続 され、４０７ａ、４０７ｂの信号は、図２に示されている拡張キュー２０４のセ ルの行の出力に接続されている。

ある時刻に、前記拡張キュー出力イネイブル論理２０９が、前記デコーダキュー カウンタ２０８の値に依存しているが、対応するキューエントリーをゲートする ために８組の信号のうちの上側の信号４０６（１゜ａ）を活性化するだろう。こ の入口からの出力は、Ｑｌ−Ｅｓｃ信号である。同じ時点に、前記拡張キュー出 力イネイブル論理は、次の入力をゲートするための出力信号の次の組の中の下側 の信号の１つ、４０６（ｉ＋１．ａ）を活性化する。この次の入口からの出力は Ｑ２−Ｅｓｃ信号になる。

図５は、ブリフェッチキュー２０１の構造を図解している。

前記ブリフェッチキュー２０１は、拡張キュー２０４と同様な方法で構成されて いる。拡張キュー２０４と同様に、ブリフェッチキュー２０１は、マトリックス で構成されているが、マトリックスは８行と８列のセルをもっている。

各々のセル５０１は、Ｄタイプフリップ−フロップ５０２で構成し、その入力が マルチプレクサ５０３に接続されている。各々のマルチプレクサ５０３は、２つ の入力をもっている。１つの入力は命令フェッチバス１７の高次のバイトからの １ビツトの出力に接続されており、他の入力は対応する命令フェッチバス１７の 下位の１ビツトの出力に接続されている。

各々のマルチプレクサ５０３の選択された人力は、キュー人力イネイブル論理５ ０４によって制御されて、その論理は、ブリフェッチキューカウンタ２０７に接 続されている。前記キュー人力イネイブル論理５０４は、ブリフェッチキューカ ウンタ２０７を解読することによって、ブリフェッチキュー２０１の最初のあき 入口を形成するマトリックス中のセルの列を選択するように動作する。この列は 、命令フェッチバス１７中の高次、または下位の出力を記憶するために選ばれる 。

ブリフェッチキュー２０１の出力は、拡張コード／シーケンス分析器２０６によ って制御される。拡張コード／シーケンス分析器２０６は、３ビツトのデコーダ キューカウンタ５０５からの出力を受け入れ、そのカウンタ５０５は、拡張キュ ー２０４および次の引き続（命令の最初の部分に相当するブリフェッチキュー２ ０１の入力部を指示する。それは同様に、拡張キュー２０４からのＱｌ−ｅｓｃ およびＱ２−ｅｓｃ出力信号を受ける。これらからの信号により、拡張コード／ シーケンス分析器２０６は、その３つの出力信号Ｑｌｏｕｔ−ｅｎ、Ｑ２ｏｕｔ −ｅｎ、Ｑ３ｏｕｔ−ｅｎの１つの信号を活性化し、命令デコーダ１５の次の引 き続く命令の最初の部分（先頭部）から適切なバイトを選択するように動作する 。

本発明は、バス１３の幅をもち、キューの深さをもつような特定の具体例と特定 の構成について説明を行った。しかしながら、それらの構成および過程（ｔ１本 発明の範囲内で種々の変形や修正が可能であり、本発明の範囲は添付された請求 の範囲によってのみ限定されるものである。

ＩＧ　ｌ 酬 Ｆ／Ｇ、３゜

Claims (31)

【特許請求の範囲】
1. １．中央処理装置（ＣＰＵ）であって：命令をフェッチするための第１の手段、 前記第１の手段によってフェッチされた命令をデコードするための第２の手段、 前記第２の手段によってデコードされた命令を実行するための第３の手段、およ び 第４の手段であって、１つの命令を前記第１の手段でフェッチングすると同時に それを試験するものであって、その命令の中の第１のサブセットが少なくとも前 記命令の処理を加速するような信号を発生するものを含んでいる命令高速解読パ イプラインプロセッサ。
2. ２．請求項１記載のＣＰＵであって、 前記第１の手段は命令を記憶するための第１のキュウイング手段と前記第４の手 段は前記第２のキュウイング手段を前記少なくとも１つの信号を蓄積するための ものを含む命令高速解読パイプラインプロセッサ。
3. ３．請求項２記載のＣＰＵにおいて前記第１のキュウイング手段と前記第２のキ ュウイング手段は同じ数のエントリーを持っている命令高速解読パイプラインプ ロセッサ。
4. ４．請求項３記載のＣＰＵにおいて前記第４の手段はデコーダを含む命令高速解 読パイプラインプロセッサ。
5. ５．請求項３記載のＣＰＵにおいて前記第１の手段，前記第２の手段および前記 第３の手段はパイプライン構造で組織されている命令高速解読パイプラインプロ セッサ。
6. ６．請求項１記載のＣＰＵであって、前記第４の手段はさらに少なくとも前記第 ２の手段によってデコードされるべき前記命令中の第２のサブセットを選択する ための少なくとも１つの信号に応答する手段をさらに含んでいる命令高速解読パ イプラインプロセッサ。
7. ７．請求項６記載のＣＰＵにおいて、前記第１の手段は第１のキュウイング手段 であって、命令を記憶し、そして第４の手段は前記第２のキュウイング手段であ って、少なくとも１つの信号を蓄積する手段を含む命令高速解読パイプラインプ ロセッサ。
8. ８．請求項７記載のＣＰＵにおいて、前記第１のキュウイング手段と前記第２の キュウイング手段は同じ数の入口を持つ命令高速解読パイプラインプロセッサ。
9. ９．請求項８記載のＣＰＵにおいて、前記第４の手段はデコーダを含む命令高速 解読パイプラインプロセッサ。
10. １０．請求項８記載のＣＰＵにおいて、前記第１の手段において、前記第２の手 段と前記第３の手段は、パイプライン構造をしている命令高速解読パイプライン プロセッサ。
11. １１．請求項６記載のＣＰＵにおいて、前記第２の手段は、ｍビットのデコーデ ィングが可能であり、前記ＣＰＵはｎビットのオプコードを含み、ｍはｎよりも 小さく、そしてここにおいて前記第４の手段は前記第１のビットの差を前記ｎビ ットのオプコード中の第１のサプセットを前記第２の手段によってデコードされ る前記オプコード中のｍビットをアイデンティファイする命令高速解読パイプラ インプロセッサ。
12. １２．請求項１１記載のＣＰＵにおいて、前記第１の手段は第１のキュウイング 手段であって、前記命令を蓄積し、前記第２のキュウイング手段であって、少な くとも１つの信号を蓄積するものを含む命令高速解読パイプラインプロセッサ。
13. １３．請求項１２記載のＣＰＵであって、前記第１のキュウイング手段と前記第 ２のキュウイング手段は同じ数の入口を持つ命令高速解読パイプラインプロセッ サ。
14. １４．請求項１３記載のＣＰＵにおいて、前記第４の手段はデコーダを含む命令 高速解読パイプラインプロセッサ。
15. １５．請求項１３記載のＣＰＵにおいて、前記第１の手段、前記第２の手段およ び前記第３の手段はパイプライン構造に組織されている命令高速解読パイプライ ンプロセッサ。
16. １６．異なった長さのオプコードを持つ命令を処理するためのＣＰＵであって： セグメント中の命令をフェッチするものであって、前記セグメントを命令に組み 立てることができる手段も含む第１の手段と、 前記第１の手段によって組み立てられた命令を解読する第２の手段と、 前記第２の手段によって解読された命令を実行する第３の手段と、および 前記第１の手段は第４の手段を検査するための第４の手段を含み、それは前記第 ２の手段でデコーダする前に、少なくとも第１の前記命令の第１のサブセットを 検査し、そして少なくとも前記命令の解読を加速する信号を前記第２の手段によ って発生させる手段を含む前記第１の手段と、 命令高速解読パイプラインプロセッサ。
17. １７．請求項１６記載のＣＰＵにおいて、前記命令の各々は第２のビットのサブ セットであって、前記第３の手段のための情報を含み、そしてここにおいて前記 第４の手段は前記少なくとも前記サブセットのビットを特定化するための信号を 含む命令高速解読パイプラインプロセッサ。
18. １８．請求項１７記載のＣＰＵにおいて、前記第１のビットのサブセットは前記 オプコードを拡張するためのエスケープコードを形成する命令高速解読パイプラ インプロセッサ。
19. １９．請求項１７記載のＣＰＵにおいて、前記第１の手段は第１のキュウイング 手段であって、フェッチされた命令を記憶し、そして前記第４の手段は前記第１ の信号を蓄積するための第２のキュウイング手段を含む命令高速解読パイプライ ンプロセッサ。
20. ２０．請求項１９記載のＣＰＵにおいて、前記第１のキュウイング手段と前記第 ２のキュウイング手段は同じ数の入口を持つ命令高速解読パイプラインプロセッ サ。
21. ２１．請求項２０記載のＣＰＵにおいて、前記第４の手段はデコーダを含む命令 高速解読パイプラインプロセッサ。
22. ２２．請求項２０記載のＣＰＵにおいて、前記第１の手段は前記第２の手段およ び前記第３の手段は、パイプライン構造で組織されている命令高速解読パイプラ インプロセッサ。
23. ２３．パイプライン方式のＣＰＵ装置におけるスループットを改善する方法であ り、前記ＣＰＵはメモリから命令をフェッチするための手段、フェッチされた命 令を解読するためのデコーダおよび前記デコーダの結果に応答して命令を実行す る手段であって：対応する命令の同時フェッチに関連して命令中のオプコードの 第１のサプセットを試験し、前記第１のサプセットのビットに基づく信号を発生 し、および 前記命令は前記１つの信号は前記命令の処理を加速する パイプラインプロセッサの命令高速解読方法。
24. ２４．請求項２３記載の方法において、前記加速ステップは１つのサブセットを 選択して、前記デコーダに基づいて前記第１のサプセットを分析する手段を含む パイプラインプロセッサの命令高速解読方法。
25. ２５．請求項２４記載の方法において、前記試験手段は前記第１のサプセットの ビットが予め定められた値に対応するかどうかを検査するステップを含むパイプ ラインプロセッサの命令高速解読方法。
26. ２６．請求項２５記載の方法において、前記アイデンティファイステップは前記 第１のサプセットのビットをデコードするステップを含むパイプラインプロセッ サの命令高速解読方法。
27. ２７．命令をフェッチするための第１の手段を含み、前記第２の手段は前記第１ の手段にフェッチされた命令をデコードし、前記第３の手段は前記第２の手段に よってデコードされた命令を実行する、ここにおいて各々の命令はコントロール ビットであって、前記第３の手段を制限するための情報を含むサプセットを持ち 、前記命令は命令の加速する手段を持つ、以下を含む中央処理装置（ＣＰＵ）に おいて： 前記検査手段は、第１の手段による新しい命令のフェッチングと同時に新しいイ ンストラクションのサプセットのエスケープビットをフェッチし、 そして少なくとも前記エスケープビットのサプセットに従う信号を発生し、およ び 前記第１の信号で前記新しい命令に従う手段を持つ命令高速解読パイプラインプ ロセッサ。
28. ２８．請求項２７記載のＣＰＵにおいて、前記サプセットは前記命令オプコード を拡張するためのエスケープコードを持つ命令高速解読パイプラインプロセッサ 。
29. ２９．請求項２７記載のＣＰＵにおいて、前記第１のキュウイング手段は、命令 を蓄積し、そして前記キュウイング手段は前記１つの信号を蓄積する命令高速解 読パイプラインプロセッサ。
30. ３０．請求項２９記載のＣＰＵにおいて、前記第１のキュウイング手段と前記第 ２のキュウイング手段は同じ数のエントリー数を持つ命令高速解読パイプライン プロセツサ。
31. ３１．請求項３０記載のＣＰＵにおいて、前記検査手段はデコーダを含んでいる 命令高速解読パイプラインプロセッサ。