JPH07506435A

JPH07506435A - リニア可変差動変圧器内部で使用されるモノリシック集積回路

Info

Publication number: JPH07506435A
Application number: JP5519602A
Authority: JP
Inventors: デヴィトー，ローレンス・エム; ブローカウ，エイ・ポール
Original assignee: アナログ・ディバイセス・インコーポレーテッド
Priority date: 1992-05-05
Filing date: 1993-05-05
Publication date: 1995-07-13
Also published as: CA2134965A1; WO1993022622A1; EP0670990B1; EP0670990A1; US5327030A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】リニア可変差動変圧器内部で使用されるモノリンツク集積回路（関連出願）本願は、現在米国特許第４．９０４．９２１号である１９８７年１１月１３日出願の米国特許出願第０７／１２０．１１８号の分割である、現在米国特許第５゜０８７．８９４号である１９９０年２月２３日出願の米国特許出願第０７／４８３．６５７号の分割である、１９９２年２月１０日出願の係属中の米国特許出願第０７／８３４．１５０号の一部継続出願である。

（技術分野）本発明は、線形可変差動変圧器の位置のトランスジューサに対するインターフェース回路に関し、特に線形可変差動変圧器の一次側巻線を駆動し、カリその二次側巻線出力を復号してコア位置の非常に正確なアナログ電圧表示を生じるためのモノリンツク集積回路に関する。このインターフェース回路は、生として線形可変差動変圧器に用いられることを意図するもこのような用途に限定されるものではない。

（背景技術）線形可変差動変圧器（ＬＶＤＴ）は、１つの可動磁気コアと１つの一次（１１１１巻線と２つの二次側巻線とを含む広く使用される線形位置トランスジューサである。

コアと巻線間には接触がないため、トランスジューサの寿命を制約する摩擦および機械的疲労がない。このことは、高い信頼性の用途および不良な環境においては特に重要である。−例として、航空機の制御面は振動を生じ、これが機械的接触タイプのトランスジューサを急速に破壊する。磁気コアの位置は、２つの二次側巻線の各々に生じる電圧を決定する。コアが二次側巻線の略々中央に置かれると、各二次側巻線には等しい電圧が誘起される。コアが中央位置即ちゼロ点がら移動されるに伴い、一方の二次側巻線に誘起される電圧は増加するが、能力の二次側巻線における電圧は減少する。この２つの二次側巻線は、通常は直列に対向して接続され、その結果生じる電圧差が測定される。−次側電圧に対する位相は、ゼロ点に対する方向を示す。このような方式においては、−次側の駆動電圧は、出力電圧に直接影響を及ぼすスケールファクタであり、安定化されねばならない。

Ｌ　Ｖ　Ｄ　Ｔに対する別の従来技術の検出方式は、同期全波検出法を使用する。出力電圧はゼロ点においてゼロになるため、同期検出のための基準信号は一次側駆動信号から得なければならない。通常−次側と二次側の信号間には位相のずれが存在するため、補償位相ソフトを基準信号に加えなければならない。必要とされる位相ソフトは、検出法を複雑化させ、もし位相シフトが不正確に補償されるとエラーが生じる。この方式においては、スケールファクタは一次側駆動信号の振幅変化に対しても感応する。

過去においては、ＬＶＤＴに対するインターフェース回路は、印刷回路板に取付けられて種々の調整を必要とし、これにより位置のトランスジューサとしてはＬＶＤＴの使用を不便なものにしていた。ＬＶＤＴ用の駆動および検出回路を、コア位置を表わす電圧を生じるモジュール即ち集積回路に内蔵させることが望ましい。このような集積回路は、非常に正確なものでなければならず、種々の異なるタイプのＬＶＤＴに使用されるように適合できるものでなければならない。更に、この集積回路は、最小限に必要な外部要素、特に可変要素および能動要素を持たねばならず、また使用が容易なものでなければならない。

集積されたＬＶＤＴインターフェースについては、ｒＬＶＤＴ信号の条件付けの簡素化Ｊ　（ｒＭａｃｈｉｎｅ　ＤｅｓｉｇｎＪ　１９８７年５月号、１０３〜１０６頁）においてＮ、Ｃ，Ｇｒａｙにより、またｒＬＶＤＴインターフェース・チップの機能ブロックが提供する多様性Ｊ　（ＥＤＮ、１９８６年５月２９日、１５９〜１６８頁）においてＺ、Ｒａｈｉｍにより記載されている。これらの文献に記載されたインターフェース回路は、同期検出の伝統的な手法を用いている。

外部電圧基準および基準信号の外部：Ａ整が要求される。同期検出が用いられるため、−次側駆動電圧における変動に対する上記の感応性が存在する。更に、− 次側から二次側における位相ソフトの変化、あるいは位相ソフト・ネットワークにおけるエラーがスケールファクタのエラーヲ表わす。

２進符号化された出力を有するしＶＤＴインターフェース回路については、ＤＤｃｎａｒｏの［トランス／ケーサ・コンバータが産業計測を容易化Ｊ（Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｓｉｇｎ、１９８６年９月４日、１１８〜１２４頁）において記載されている。開示されたインターフェース回路は、比率計による閉ループ変換法を用いる。別のディノタルＬＶＤＴイ／ターフエース回路については、ｒＤＤＣＮｅｗｓＪの１９８７年１０月号に記載されている。

−次側電圧の変動に感応せず、温度の変動に比較的感応しないスケールファクタおよびオフセットを持ち、ＬｖＤＴトランスジューサよりも実質的に優れた直線性を持つＬＶＤＴインターフェース回路を提供することが望ましい。更にまた、この回路は、サイズが小さくなければならず、最小限度の外部要素で済み、使用が便利てなければならない。

本発明の目的は、線形可変差動変圧器に対する斬新なモノリノンクインターフェース回路の提供にある。

本発明の別の目的は、コア位置の非常に正確な表示であるアナログ出力電圧を生じるＬＶＤＴインターフェース回路の提供にある。

本発明の更に別の目的は、出力電圧をＬＶＤＴのコア位置に関連付ける、周囲温度の関数として非常に安定したスケールファクタを持つＬＶＤＴインターフェース回路の提供にある。

本発明の更に別の目的は、−次側駆動電圧における変動に実質的に不感応な出力電圧を有するＬ　Ｖ　Ｄ　Ｔインターフェース回路の提供にある。

本発明の他の目的は、１つの受動的構成要素が出力電圧をＬＶＤＴのコア位置に関連付けるスケールファクタを決定するＬＶＤＴインターフェース回路の提供にある。

本発明の池の目的は、従来のＬＶＤＴインターフェース回路よりも実質的に優れた伝達関数を持つＬＶＤＴインターフェース回路の提供にある。

本発明の池の目的は、閉ループに対するコア位置の積分値である出力を選択的に生じ得るＬＶＤＴインターフェース回路の（１倶にある。

本発明の池の目的は、−次側駆動信号が振幅および周波数において容易にプログラム可能なＬＶＤＴインターフェース回路の提供にある。

本発明の池の目的は、コンパクトでありかつ最小限の外部要素で済むモノリノノク集積Ｌ　Ｖ　Ｄ　Ｔインターフェース回路の（に１バにある。

本発明の別の目的は、等しい周波数の１対の信号を処理して振幅の比を決定するためのデコーダの提供にある。

（発明の概要）本発明によれば、上記および他の目的および利点は、等しい周波数の１対の信号を処理してそれらの相対振幅を決定するためのデコーダにおいて達成される。

このデコーダは、典型的にはリニア可変差動変圧器のためのインターフェース回路において使用されるが、このような用途に限定されるものではない。該ＬＶＤＴは一次巻線、１組の二次巻線および可動コアを含む。このデコーダは、ＬＶＤＴの二次巻線に誘導された信号に応答してＬＶＤＴコアの位置を計算する。

本発明の第１の実施例においては、前記デコーダは、１対の信号を整流し濾波して検出されたＡ信号と検出されたＢ信号とを生じる手段と、検出されたＡ信号と検出されたＢ信号とに応答してＢ／（Ａ十Ｂ）（あるいは、この変数が異なって定義されるならば、Ａ／　（Ａ十Ｂ）　、但し、ＡとＢは信号対のそれぞれの振幅を表わす）を表わすデユーティ・サイクルを持つ２進信号を生じる電荷平衡ループと、２進信号に応答してＫ　（Ａ−Ｂ）／　（Ａ＋Ｂ）の値を生じる出力回路手段とを含む（但し、Ｋは一定のスケール・ファクタ）。

第１の実施例における電荷平衡ループは、検出されたＡ信号を２進信号で乗じて第１の乗算器出力を生じる第１の乗算器手段と、検出されたＢ信号を反転２進信号で乗じて第２の乗算器出力を生じる第２の乗算器手段と、前記第１の乗算器出力に応答して一方向に積分し、前記第２の乗算器出力に応答して反対方向に積分する積分器手段と、前記乗算器手段の出力を予め定めた基準信号と比較して２進信号を生じるコンパレータ手段とを含むことが望ましい。

前記出力回路手段は、基準電流を生じる手段と、この基準電流を２進信号で乗じて第３の乗算器出力を生じる第３の乗算器手段と、基準電流を反転２進信号で乗じて第４の乗算器出力を生じる第４の乗算器手段と、第３の乗算器出力と第４の乗算器出力との間の差を得る加算手段と、加算手段の差出力の高周波数成分を濾波する低域通過フィルタ手段と、濾波された差出力を出力電圧へ変換する演算増幅器手段と含むことが望ましい。

本発明の第２の実施例においては、前記デコーダは、１対の信号を整流し濾波して検出されたＡ信号と検出されたＢ信号とを生じる手段と、検出されたＡ信号と検出されたＢ信号とに応答して（Ｂ−Ａ）／２Ｂ　（但し、ＡおよびＢは信号対のそれぞれの振幅を表わす）を表わすデユーティ・サイクルを持つ２進信号を生じる電荷平衡ループと、２進信号に応答してに−Ａ／Ｈの値を生じる出力回路手段とを含む（但し、Ｋは一定のスケール・ファクタ）。

第２の実施例における電荷平衡ループは、検出されたＢ信号を２進信号で乗じて第１の乗算器出力を生じる第１の乗算器手段と、検出されたＢ信号を反転２進信号で乗じて第２の乗算器出力を生じる第２の乗算器手段と、検出されたＡ信号と第１の乗算器出力とに応答して一方向に積分し、かつ第２の乗算器出力に応答して反対方向に積分する積分器手段と、前記積分器手段の出力を予め定めた基準レベルと比較して２進信号を生じるコンパレータ手段とを含むことが望ましい。

（図面の簡単な説明）本発明をその池の目的、利点および能力と共に更によく理解するため、参考のため本文に添付される図面を参照されたい。

第１Ａ図は、本発明によるＬＶＤＴシステムの簡素化されたブロック図、第１Ｂ図は、コア位置の関数としてＬＶＤＴの二次側電圧を示すグラフ、第２図は、本発明によるモノ／リンクＬＶＤＴインターフェース回路に対する相互接続図、第３図は、ＬＶＤＴインターフェース回路のデコーダ部の機能ブロック図、第４Ａ図乃至第４Ｄ図は、ＬＶＤＴインターフェース回路のデコーダ部の詳細図、第５図は、デコーダの出力回路の簡素化された概略図、第６Ａ図乃至第６Ｃ図は、ＬＶＤＴインターフェース回路の一次側駆動部分の詳細図、第７図は、デコーダの別の実施態様の１！！能ブロブロックある。

図８は、本発明による別のＬＶＤＴシステムの簡単なプロ、り図、図９は、本発明による図８のモノリノンクＬＶＤＴインターフェース回路に対するＨ］互接続図、図１０は、図８および図９のシステムにおいて用いられるデコーダの機能ブロック図、図１１は、図１０のデコーダにおける電荷平衡ループの概略図、および図１２Ａ乃至図１２Ｃは、異なる入力条件に対する図１１の回路における積分器電圧およびコンパレータ出力を示すタイミング図である。

（実施例）本発明によるＬＶＤＴシステムのブロック図が、第１Ａ図に示される。線形可変差動変圧器（ＬＶＤＴ）１０は、可動コア１２と、−次側巻線１４と、それぞれＡおよびＢとして示される１対の二次側巻線１６．１８を含む。このＬＶＤＴは、典型的には、第１Ａ図の矢印２０により示される方向の軸心に沿って直線的に運動自在なコア１２を持つソレノイドの形状を有する。−次側巻線１４は、デバイスの軸心を中心とし、二次側巻線１６．１８は一次側巻線１４の反対側端部に置かれている。このようなデバイスは、従来技術において周知であり、市販されている。

ＬＶＤＴＩＯの二次側出力電圧は、コア１２の位置の関数として第１Ｂ図に示されている。−次側巻線１４は、正弦波により駆動され、二次側巻線１６．１８に置ける出力信号はコア１２の変位に比例する。コア１２が正の方向に運動すると、二次側巻線１６における信号はカーブ２２で示されるように減少し、二次側巻線１８における信号はカーブ２４により示されるように増加する。負の方向へのコアの運動の場合は、二次側巻線１６の信号は増加し、二次側巻線１８の信号は減少する。コア１２が中心位置にあると、出力電圧は等しい。典型的には、これら２つの二次側巻線１６．１８は中心位置即ちゼロ位置においては出力信号の和がゼロとなるようにその電圧が相互に反対となるように接続される。

本発明のＬＶＤＴインターフェース回路は、−次側巻線１４に対して正弦波の励起信号を供給する一次側ドライバ２６を含む。以下に述べるように、この励起信号は、種々の異なるＬＶＤＴタイプが回路において使用できるように、周波数および振幅の双方においてプログラム可能である。ＬＶＤＴインターフェース回路は更に、二次側を線１６．１８から二次側電圧を受取り回線３０上に非常に正確なアナログ出力信号を生じるデコーダ２８を含む。以下に述べるように、このデコーダ２８は、位…ソフトを持つ一次側基準は号を必要としない。更に、デコーダ２８は、−次側の駆動振幅とは実質的に独立的な出力値を計算し、これにより精度を改善する。

本発明のＬ　Ｖ　Ｄ　Ｔ回路は、モノノリツク集積回路である。典型的な相互接続図が第２図に示されている。集積回路パッケージ３２は、−次側ドライノＸ２６およびデコーダ２８を含む。−次側巻線１４は、パンケーン３２のピン２および３と接続され、二次側巻線１６の一方の端子はピン１０と接続され、二次側巻線１８の一方の端子はピン１１と接続され、二次側巻線１６．１８の他方の端子は接地されている。二次側巻線１６．１８のいずれか一方の端子は、インターフェース回路と接続することができる。このことは、二次側巻線１６．１８がユーザにより誤って接続され得ないため重要な利点である。ピン４と５間に接続された抵抗３４は一次側駆動信号の振幅を決定し、ピン６と７間に接続されたコンデンサ３６は一次側駆動信号の周波数を決定する。ピン８と９間に接続されたコンデンサ３８と、ピン１２と１３間に接続されたコンデンサ４０とは、二次側信号フィルタの時定数を確立する。ピン１４と１５間に接続されたコンデンサ４２は、以下に述べるように、デコーダにおけるデユーティ・サイクル信号フィルタの時定数を確立する。ピン１５と１６間に接続された抵抗４４は、出力電圧とコア１２の運動間のスケールファクタを確立する。出力信号は、ピン１６．１７間で取られる。典型的には１５ボルトである正および負の供給電圧が、それぞれピン２０および１に対して与えられる。

デコーダ２８のブロック図が第３図に示されている。入力信号ＩＮＰＵＴ　Ａおよび［ＮＰＵＴ　Ｂは、それぞれＬ　Ｖ　Ｄ　Ｔの二次側巻線１６．１８からの正弦波である。このＩＮＰＵＴ　Ａおよび［ＮＰＵＴ　Ｂ信号は、ＬＶＤＴのタイプおよびコアの位置に応じて、相互に１０°　も位相がずれている。位相はまた、二次側巻線１６．１８がどのようにインターフェース回路と接続されるかに従って、１８０°のアンビギュイティを有し得る。ＩＮＰＵＴ　Ａ信号は、電圧／電流コンハーク５０およびコンパレータ５２に対して１ｊ（給される。コンバータ５０およびコンパレータ５２の出力は、乗算器５・ｌへ与えられる。乗算器５４の出力は、低減フィルタ５６を介してデユーティ・サイクル乗算器５８に接続される。同様に、ＩＮＰＵＴ　Ｂ信号は、電圧／ｉ流コンバータ６０およびコンパレータ６２に与えられ、その出力は乗算器６４の入力端に接続されている。

乗算器６１Ｉの出力は、低減フィルタ６６を経てデユーティ・サイクル乗算器６８に接続されている。デユーティ・サイクル２進信号ｄはデユーティ・サイクル乗算器５８の池の入力側に与えられ、デユーティ・サイクル２進信号１−ｄはデユーティ・サイクル乗算器６８の他の入力側に与えられる。乗算器５８．６８の出力は、加算器７０により代数的に加算されて（Ａ＋Ｂ）ｄ−Ｂを生じる。加算器７０の出力は積分器７２に与えられ、積分器の出力はコンパレータ７４へ与えられる。コンパレータ７４の出力はデユーティ・サイクル２進信号ｄおよび１− ｄであり、これは乗算器５８．６８に対して入力として再び接続される。（２進信号ｄは、２進信号１−ｄの論理的補数あるいは逆数である。）デコーダの別の実施態様においては、デユーティ・サイクル乗算器５８．６８はアナログ乗算器により置換され、コンパレータ７４は使用されない。デユーティ・サイクルｄはもはや２進数ではなく、この時アナログ信号である。デコーダのこのような変動は、精度より速度が更に重要である使途を見出すことができよう。

コンパレータ５２．６２の出力は、各信号ＩＮＰＵＴ　ＡおよびＩＮＰＵＴＢのゼロ交差を検出し、各乗算器５４．６４をトグルさせてその時のドメインに変換された正弦波の入力信号について演算し、＋／−１で乗算して乗算器５４．６４の出力側て全波整流を行う。この全波整流された信号はフィルタ５６．６６により低減フィルタされ、入力信号の振幅の平均絶対偏差値を取り出す。

次いで、フィルタ５６．６６の出力は、乗算器５８．６８、加算器７０、積分器７２およびコンパレータ７４からなる電荷平衡ループにおいて処理される。乗算器５８．６８は、制御入力がデユーティ・サイクルｄの２進信号である対をなす差動スイッチである。２進信号ｄが５０％のデユーティ・サイクルの方形波である時、ｄ＝０．５ＤＥＡＲｒ６乗算器５８．６８はその信号入力を０．　５でスケールする。これは、ＩＮＰＵＴ　ＡおよびＩＮＰＵＴ　Ｂ信号が等しいＬＶＤＴの上口点と対応する。２進信号のデユーティ・サイクルが５０％と異なる時、ＡおよびＢチャネルが異なる量だけスケールされる。乗算器５８．６８の出力は加算器７０により差し引かれ、その差は積分器７２により積分される。積分器７２の出力はコンパレータ７４により基準レベルと比較され、このコンパレータの２進出力は再び乗算器５８．６８へ戻されるデユーティ・サイクル制御信号である。

この２進信号は、連続的にゼロから１まで変化するデユーティ・サイクルｄを有する。デユーティ・サイクル乗算器における２進信号の向きを反転することにより信号ｄおよび１−ｄが与えられる。積分器７２に対する入力がゼロへ駆動されるため、コンパレータ７４の出力はデユーティ・サイクルｄ＝Ｂ／　（Ａ十Ｂ）を有する。このように、電荷平衡ループにより与えられる２進信号のデユーティ・サイクルｄがＩＮＰＵＴ　ＡおよびＩＮＰＵＴ　Ｂ信号の相対的な振幅を表わす。

電荷平衡ループの優れた直線性は、デユーティ・サイクル乗算器５８．６８の固有の精度の直接的な結果である。デユーティ・サイクル乗算器５８．６８が上記の如（アナログ乗算器で直換されると、直線性は劣化するが、入力は迅速に変化し得、出力は正確にその振幅の和を正規化したＡとＢとの差、すなわち（Ａ−Ｂ）／（Ａ十Ｂ）に追従する。ループの出力に対する下式における積分器７２の有限利得を保持すれば、但し、Ｇ＝ＤＣ利得、Ｔ−積分器の時定数、およびＳ＝複合周波数その結果、低い積分器７２のＩｌｌ　％が（Ａ＋Ｂ）でスケールするオフセットおよびスケールファクタの誤差を生じ得ることを示す。このことは、もし−次側トライブが定常状聾てなく　（Ａ＋Ｂ）を変化させて積分器７２の利得が小さければ、オフセットおよびスケールファクタのドリフトが生じ得ることを留味する。

並９１１経路もまた、コンピュータ７・１の２進信号出力により駆動される。２進信号は乗算器８０へ与えられ、反転された２進信号は乗算器８２へ与えられる５、デユーティ・サイクル乗算２Ｓ８０．８２にχ１する池の入力は、Ｈ７域ギヤノブ基隻８・ｌから得られる定常電流■１６．である。乗算器８０．８２の出力は、加算器８６により差し引かれる。加算器８６からの出力信号は１．、、（Ａ−Ｂ）／　（Ａ＋Ｂ）として表わされる電流である。加算器８６からの信号電流は、低域フィルタ８８を経て加算器９０へ送られる。加算器９０の出力は、積分器９２を経て出力へ与えられる。出力信号は、電圧／電流コンバータ９４を経て再び加算器９０と接続される。デコーダの出力信号は、Ｒ，ｃ、、、Ｉ、＠、（Ａ−Ｂ）／　（Ａ＋Ｂ）として表わすことができ、ＲＩｆａｌｔは以下に述べるようにスケールファクタを確立するユーザが選択自在な抵抗４４である。帯域ギヤツブ基準８４から加算器８６に接続される前述の出力（ＲＴＯ）オフセット８６は、ＬＶＤＴからのバイポーラ出力のユニポーラ出力への変換を容易にする。これはまた、ゼロの調整にも用いられる。

ＬＶＤＴデコーダ２８の詳細図は、第４Ａ図乃至第４Ｄ図に示されている。第３図のブロック図に示される諸要素は、破線により囲まれている。電圧／電流コンバータ５０（第４Ｃ図および第４Ｄ図）は、ＰＮＰ電流ソースがトランジスタ１１０．１１２を含み、ＮＰＮ電流ソースがトランジスタ１１４．１１６を含み、ＮＰＮ電流ミラーがトランジスタ２１０乃至２２０を含む、トランジスタ１０２．１０４．１０６．１０８を含んでいる。同様に、電圧／電流コンバータ６０（第４Ｃ図および第４Ｄ図）は、ＰＮＰ電流ソースがトランジスタ１３０．１３２を含み、ＮＰＮｑ流ソースがトランジスタ１３４．１３６を含み、ＮＰＮ電流ミラーがトランジスタ２３８〜２４８を含む、トランジスタ１２２．１２４．１２６．１２８を含んている。トランジスタ１４０〜１４８は、コンバータ５０．６０に対して適当なバイアス電流を与える。コンバータ５０のスケールファクタは抵抗１０３により確立され、コンバータ６０のスケールファクタは抵抗１２３によって確立される。ＩＮＰＵＴ　Ａ信号はトランジスタ１０２のベースへ与えられ、ＩＮＰＵＴ　１３１ｉ号はトランジスタ１２６のベースへ与えられる。第４Ａ図および第・ＩＣ図に示される形態は、小さな０１給電圧により入力電圧スイングを最大にするよう選択された。人力はいずれの電源のいくつかの■ｂ、の範囲内となり得、また差の出力電流はＮＰＮソースのＶＭＩ　ＮＵＳからのものである。入力デバイスは、ＡチャネルにχｔしてはＰＮＰトランノスタ１０２．１０６であり、Ｂチャネルに対してはトランジスタ１２２．１２６である。これらのデバイスは、それぞれトランジスタ１１４．１１６．１３・１．１３６により与えられる１０マイクロアンペアのバイアスを持つフォロワとして作動する。人力デバイスはフォロワとして作動するため、補正すべき非直線性はない。この非直線性は、王として初期電圧により生じ、この非直線性は百方部単位で２００部以上である。入力デバイスは、そのエミッタ／ベース接合点がＮＰＮｈランノスタのそれ以上に破壊が難しい故にＰＮＰ　ｌ−ランノスタである。

コンパレータ５２（第４Ｃ図）はトランジスタ１５０〜１６４を含み、コンパレータ６２（第４Ｃ図）はトランジスタ１７０〜１８４を含む。コンパレータ５２においては、入力デバイス１５０．１５２は堅固なためＰＮＰである。Ｉ　Ｎ　ＰＵＴ　Ａ１８号はトランジスタ１５０のベースへ与えられる。トランジスタ１５４〜１６０は、再生ランチを形成する。トランジスタ１５４および１５８は、トランジスタ１５６．１６０が可能であるように集積回路におけるポケットを共有することができ、これによりこれらノードにおけるギヤパンタンスを最小限度に抑える。コンパレータ６２は、ＩＮＰＵＴ　Ｂ信号がトランジスタ１７２のベースに与えられた同様な構造を有する。トランジスタ１５０と１５２のコレクタ間に接続された抵抗１８６と、トランジスタ１７０．１７２のコレクタ間に接続された抵抗１８８はそれぞれヒステリシスを提供し、再生のための正のフィードバック・ループを閉路する。

乗算器５４（第４Ｃ図）においては、差分の対トランジスタ２０２．２０４と差分対トランジスタ２０６．２０８を含む差分の対の乗算器、および差分の対トランジスタ２０６．２０８が、コンパレータ５２の出力の制御下で＋／−乗算を行う。コンバータ５０からのＡ電流は、トラン７スタ２１０．２１２および２１４を介してトランジスタ２０２．２０４へ与えられる。コンバータ５０からの負の即ち反転ＡＮｉＭは、トランジスタ２１６．２１８および２２０を介して乗算器５４のトランジスタ２０６．２０８へ与えられる。同様に、乗算器６４（第４Ｃ図）は、コノパレータ６２の制御下て＋／東算を行う差分の対トランジスタ２３０．２３２および差分の対トラン７スタ２３・１．２３６を含む差分の対乗算器を含む１．コンバータ６０は、Ｂ電流をトランジスタ２３８．２１０．２，１２を経てトランジスタ２３４．２３６へ送る。コンバータ６０からの負の即ち反転Ｂ電流は、トランジスタ２４４．２４６．２４８を経てトランジスタ２３０．２３２へ乗算器５４からの整流された出力信号は、トランジスタ２０４〜２０８からフィルタ５６へ（第４Ｃ図）に、抵抗２５０．２５２を経てカスコード接続されたトランジスタ２５４．２５６に接続される。外部フィルタ・コンデンサ３８は、抵抗２５０．２５２間に接続される。抵抗２５０．２５２は、外部フィルタ・コンデンサ３８の所要値を減少させる。この回路は、ＬＶＤＴの一次側駆動信号Ｉが２．５ＫＨｚである時、領　１マイクロフアランドのコンデンサ３８でよ（作動する。Ｂチャネルに対するフィルタ６６（第４Ｃ図）も同様の構造を有する。乗算器６４からの整流された出力は、トランジスタ２３０〜２３６から抵抗２６０．２６２を経てそれぞれカスコード接続トランジスタ２６４．２６６に接続される。

外部フィルタ・コンデンサ４０は、抵抗２６０．２６２間に接続される。　Ａチャネルのデユーティ・サイクル乗算器５８（第４Ｃ図）は、差分対トランジスタ２７０．２７２および差分対トランジスタ２７４．２７６を含む。フィルタ５６からの出力は、各差分対トランジスタの共通エミッタと接続され、デユーティ・サイクル２進信号ｄおよび１−ｄは差分対トランジスタ２７０〜２７６のベースに接続される。これらトランジスタがオンになる短時間、トランジスタ２７２．２７４が検出されたＡチャネル信号を積分器７２に接続する。これらのトランジスタがオフの時、トランジスタ２７０．２７６はＡチャネル信号を正の電圧供給源ＶＰＬＵＳにダンプ（ｄｕｍｐ）する。Ａチャネル信号が積分器７２に接続される時、Ｂチャネル信号がＶＰＬＵＳヘダンプされ、またその反対となる。Ｂチャネルのデユーティ・サイクル乗算器６８（第４Ｃ図）は、乗算器５８と同様な構造を持ち、差分対トランジスタ２８０．２８２および差分対トランジスタ２８４．２８６を有する。フィルタ６６の出力は、各差分対トランジスタの共通エミッタに接続され、デユーティ・サイクル２進信号ｄおよび１−ｄとなる２８０〜２８６のベースに接続されている。これらトランジスタがオンになる時、２８０．２８６は検出されたＢチャネル信号を積分器７２に接続する。これらのトランジスタがオフの時、トランジスタ２８２．２８４はＢチャネル信号を正の電圧供給源ＶＰＬＵＳにダンプする。

第３図の加算器７０により表わされる減算は、Ｂ信号が積分器７２をランプダウン（ｒａｍｐ　ｄｏｗｎ）させる間Ａ信号が積分器４２（第４Ａ図）をランプアップ（ｒａｍｐ　ｕｐ）させるように乗算器５８．６８の出力を接続するだけで実現される。如何なる場合も、各チャネルは１またはＯが乗ぜられ、Ａチャネルはｌ・ランジスタ２７２．２７４がオンである短時間を乗ぜられ、Ｂチャネル信号は１−この短時間を乗ぜられる。乗算器５８．６８の簡潔さおよびコンパクトであることが、本発明のモノリノソク集積回路におけるグイ面積を節減するため重要である。各信号が除かれるかあるいは加算ノードに接続される短い時間がアナログ乗算を構成する。

乗算器５８．６８の出力は、積分器７２の積分コンデンサ２９０．２９２の両側に直接接続される。オフセット温度の安定性は、寄生的な底板リークを平衡させるため、１００ピコフアラツドの積分コンデンサを２つの対称的な半部として構成することにより保持される。トランジスタ２９４．２９６は積分器コンデンサ２９０．２９２に対する電流ソースである。積分コンデンサ２９０．２９２の両側は、フォロワ・トランジスタ２９８．３００を経、またトランジスタ３０２．３０４を経て、積分器７２のＤＣ利得を増大しかつ式（１）に示された誤差を低減する後置増幅器を形成するトランジスタ３１０．３１２に接続されている。後置増幅器においては、電荷平衡ループの発振周波数を制限するため制限された帯域幅を持たせることが望ましい。この帯域幅は、トランジスタ３０２．３０４のコレクタ間に接続されたコンデンサ３０６．３０８によって制限される。デユーティ・サイクル２進信号の周波数は、種々の入カレヘルに対しては略々一定であるが、より大きな入力信号がより早いランプ速度を生じる時積分器の三角波形の振幅を変化する。トランジスタ３１０．３１２のコレクタは、コンパレータ７４（第４Ａ図）に接続される。

コンパレータ７１１は、高利得および高速度のため２段の再生ラッチを含む。第１段の再生ラッチは、トランジスタ３２０．３２２．３２　ｌｌ、３２６を含む。第２段の再生ラッチは、トランジスタ３３０．３３２．３３・１．３３６を含む。第２段の出力は、デユーティ・サイクル２進信号ｄおよびデユーティ・サイクル２進信号反転１−ｄであり、これらは乗算器５８．６８のトランジスタ２７０〜２７６および２８０〜２８６に接続されることにより、電荷平衡ループを閉路する。

デユーティ・サイクル２進信号はまた、乗算器８０および８２（第４Ｄ図）を駆動し、これらはトランジスタ３４０．３４２を含む単一の差分対トランジスタとして構成される。

出力セクション（第４Ｂ図）の形態は、第５図において簡素化された形態で示されている。要件は、トランジスタ３４０，３４２から切換えられた電流を取り、デユーティ・サイクル２進信号の高周波数成分を濾波し、その結果をユーザが選択し得るスケールファクタを付して出力へ与えることである。外部の出力フィルタ・コンデンサ４２は、トランジスタ３４０，３４２のコレクタ間に接続されている。トランジスタ３４０のコレクタは、抵抗３４４を経て演算増幅器３４６の反転入力側に接続されている。抵抗３４８は、演算増幅器３４６の反転入力と出力間に接続される。増幅器３４６の非反転入力は接地され、出力は抵抗３５０を経てトランジスタ３４２のコレクタおよびコンデンサ４２の反対側に接続される。

トランジスタ３４２のコレクタはまた、演算増幅器３５２の反転入力に接続される。外部のスケールファクタ抵抗４４は、増幅器３５２の反転入力と出力間に接続され、増幅器３５２の非反転入力は接地される。増幅器３５２の出力は、デコーダ２８の電圧出力を構成する。

増幅器３４６および抵抗３４８．３５０は、抵抗３４８．３５０における電流を均衡させる電流ミラーとして機能する。これは、増幅器３４６の出力が両抵抗３４８．３５０に接続される間、増幅器３４６．３５２に対する入力が仮想的な接地電位に維持されると考えることにより判るであろう。このため、抵抗３４８．３５０は与えられる電圧が等しく、その電流が等しい。電流ミラーはコア１２の機械的な運動を表わす低周波数信号のみ持つが、高周波数のデユーティ・サイクル２進信号電流はコンデンサ４２を経てリークのないループに流れる。差分電流は、出力演算増幅器３５２の加算接合沖、において平衡化される。増幅器３５２に対するフィードバンク要素は一般に抵抗４・１であり、これがコアの運動単位ｍの出力電圧スケールファクタをプログラムする。あるいはまた、このフィードバンク”ｔｇは、信号の積分のためのコンデンサでよく、これはＬＶＤＴが閉ループ形態において使用される時の有効な特徴である。

演算増幅器３４６．３５２は共通の非反転入力を有するため、これらは斬新な増幅器形態に合体させることができる。再び第、１８図に戻り、トランジスタ３６０のベースに接続されＧＮＤとラベルされるノードは、第５図に示される両方の演算増幅器ループにより共有される非反転入力であり、これまた共通の信号である。第４Ｂ図においてｘ、ｙＳｚで示されるノードは、第５図のｘ、ｙＳｚで示されるノードに対応している。合体された演算増幅器は、トランジスタ３４７〜４０２を含む。トランジスタ３７０．３７２．３７４．３７６は、増幅器３４６を構成する。トランジスタ３８０．３８２．３８４．３８６．３８８は増幅器３５２を構成する。トランジスタ３６０．３９０．３９２．３９４．３９６を含む第３のループは、人力の３つの全ての枝線に対するバイアスを設定する。出力回路は、トランジスタ３８８．４００．４０２を含む。ユーザが選択し得るスケールファクタを確立する外部抵抗４４　（Ｒ，、、、ｃ）は、出力端子と増幅器のノード２間に接続される。出力回路は、大きな容量負荷を駆動する能力を持つように選定されたものである。出力回路が実際にループ積分器であるため、出力側の容量負荷は、ループの補償を徐々に増加する効果を有し、この回路は発振しない。出力回路の電圧出力に対する１Ｘ流入力の非直線性は、百方当たり約２部分（Ｐａｒｔｓ）である。

第４Ｂ図に示した出力回路は、いくつかの利点を提供する。この回路は、トランジスタ３４０．３４２から与えられた差分電流をノングル・エンドの電圧出力へ変換する。増幅器に対する基準入力（第５図の増幅器３４６．３５２の非反転入力）は、本形管においては接地されるが、このノードは所要の基準電位に接続してもよい。この出力電圧と差分電流入力間のスケールファクタは、出力側とノードＺ開に接続された単一のスケール抵抗により確立される。このため、スケールファクタが単一のユーザが選択し得る抵抗により確立され、差分電流を出力電圧に変換するためにｎ効な３人力の増幅器が提供される。

トランジスタ３４０．３１２のテール即ちエミッタ電流は、直接出力のスケールファクタてあり、ドリフトが小さくなければならない。帯域キャンプの仄準電土は、トランジスタ＝ｌ　１０　（第１Ｄ図）のベースに与えられ、このトラ〉ノスクはトランジスタ３４０．３４２に対するエミッタ電流ソースとして働く。帯域ギヤノブ基準電圧はまた、トランジスタ４１２．４１４（第４Ｄ図）のベースに与えられる。ＲＴＯオフセット９６においては、トランジスタ４１２．４１４のコレクタがそれぞれトランジスタ４１６．４１８を経て、デユーティ・サイクル乗算器のトランジスタ３４０．３４２のコレクタに接続される。トランジスタ４１２．４１４のエミッタは、それぞれ抵抗４２０．４２２に接続されている。

出力オフセントは、抵抗４２０．４２２の一方とＶＭＩＮＵＳ間に接続された抵抗（図示せず）、あるいはそれぞれ抵抗４２０．４２２とＶＭＩＮＵＳ間に接続された等しくない抵抗により外部でプログラムすることができる。

帯域キャップ基準８４の概略図が第６Ｂ図に示され、トランジスタ４３０〜４４３を含む。出力ＢＧＯＵＴは、安定帯域ギャップ電圧に１つのダイオード降下電圧を加えたものである。このダイオード降下電圧は、駆動される電流ソースのベース／エミッタ接合点に対する補償を行い、温度に安定な電流ソースを提供する。

一次側ドライバ２６の詳細図は第６Ａ図および第６Ｂ図に示され、正弦波発振器５００および電力ドライバ５０２を含む。この発振器５００（第６Ａ図）においては、マルチバイブレークがトランジスタ５０４．５０６．５０８．５１０を含み、トランジスタ５１２．５１３が電流ソースとして機能する。周波数は、トランジスタ５０４．５０６のエミッタ間に接続された外部のコンデンサ３６によりプログラムされる。マルチバイブレークは、トランジスタ５２０．５２２．５２４．５２６を含む交差接続された差分フォロワを介して緩衝される三角波形出力を生じる。

この差分フォロワは、トランジスタ５３０．５３２．５３４．５３６および抵抗５４０．５４２．５４４．５４６を含む正弦波整形ネットワークを駆動する。

トランジスタ５２４のエミッタは、トランジスタ５３０のベースに接続され、抵抗５４０を介してトランジスタ５３２のベースに接続されている。トランジスタ５２６のエミッタは、トランジスタ５３６のベースに接続され、また抵抗５４６を介してトランジスタ５３，１のベースに接続されている。トランジスタ５３２のベースは、抵抗５４２を介してトランジスタ５１．］のコレクタに接続され、トランノスタ５３４のベースは抵抗５４４を介してトランジスタ５１４のコレクタに接続されている。トランジスタ５３０．５３２．５３４および５３６のエミッタは、共に電流ソース・トランジスタ５４９のコレクタに接続されている。トランジスタ５３０．５３４のコレクタは一つに接続され、正弦波整形回路の１つの出力を形成し、トランジスタ５３２．５３６のコレクタは一つに接続されて、正弦波整形回路の他の出力を形成する。トランジスタ５１４は、正弦波整形回路に対する電流ソースとして機能する。第６Ａ図の正弦波整形回路の形態は、電流ソース５１４が１つしか必要とされない点で有利である。トランジスタ５１４により与えられる電流の大きさは、波形整形回路の正弦波出力における高調波を抑制するために変更することができる。正弦波整形回路のテール電流は、トランジスタ５４９からの正弦波および帯域ギャップ基準からの１００マイクロアンペアの温度に安定な電流である。

正弦波の振幅および周波数は、温度に対して一定てなければならない。トランジスタ５４９により正弦波整形回路へ供給される電流は、温度に安定である。温度に安定な正弦波出力を生じるためには、正弦波整形回路のスケールファクタおよび正弦波整形回路に与えられる三角波形のピーク・ピーク振幅は、共に絶対温度に比例しなければならない。このような比例性は、ダイオード５３１、抵抗５３７、およびトランジスタ５３３．５３５により確立される。その結果、トランジスタ５１２．５１３．５１４により与えられる電流は、全て絶対温度に比例する。正弦／ｌｉ繁形同形回路ケールファクタは、トランジスタ５１４および抵抗５４２．５４４．５４０．５４６からの電流により確立される。このような構成により、マルチバイブレークの周波数は温度に対し一定であるが、その振幅は絶対温度に比例する。その結果、同形回路の正弦波出力は、振幅および周波数の双方において温度に安定である。

発振器５００からの正弦波出力は、電力ドライバ５０２（第６Ｃ図）におけるトランジスタ５５０のエミッタに接続された差分ｔ４流である。このドライバ回路は２つの機能を行う。この回路は、差分−次側ドライバの共通モードをＶＰＬＵＳとＶｌｌ、■ＮＵＳ間の中間に置く。トランジスタ５５４．５５６および抵抗５５８．５６０．５６２．５６４は、電圧／電流コンバータを構成する。ＬＥＶで示した２つのノードは、信号の一部を分路することにより一次側信号の振幅をプログラムするため用いられる。トランジスタ５６６．５６８は等しい電流を通すため、差分正弦波入力により生じる不均衡状態にも拘わらず、このループはトランジスタ５５４．５５６を等しい電流を有するように強制する。電圧／電流コンバータはゼロ点に駆動されるため、補正すべき非直線性はなく、この回路のこの部分は高：Ａ彼の合計歪みが１００ｄＢ減少する。

電力出力段は、入力相互コンダクタンスとしてドライバを含むループ積分器を形成する。出力負荷は、大きな容量性負荷が駆動できるように、ループ積分器に直接接続されている。もし用途がシリコン回路に対して有害な環境にあるならば、長いケーブルを介してＬＶＤＴを駆動することが必要である。別の要件は、誘導負荷に対する電流リミッタにある。電流リミッタがオンになると、ｄｉ／ｄｔは大からゼロになり、誘導子電圧を消滅させる。ＬＶＤＴのコアが除去されると、 −次側のインダクタンスは略々因数１０だけ減少し、これは最も厳しい過負荷が予期され得る峙である。増幅器の歪みは、２５ミリアンペアを駆動する時は約５０ｄＢ低下し、無負荷の場合は１００ｄＢ低下する。１つの電力増幅器に対する出力スタックはトランジスタ５７０．５７２．５７４を含むが、他の電力増幅器に対する出力スタックはトランジスタ５７６．５７８．５８０を含む。

−次側ドライバに対する熱で停止する回路は、トランジスタ５８２．５８４．５８６．５８８．５９０．５９２を含む。この熱停止回路は、温度の関数として迅速に増加する電流を生じる。トランジスタ５８４のコレクタは、正弦波整形回路に対する電流ソースであるトランジスタ５４９のコレクタに接続される。トランジスタ５８４に流れる電流が温度の上昇のため増加すると、正弦波整形回路のエミッタ電流が低減される。その結果、正弦波整形回路の出力振幅は、実質的な高調波の歪みもなく減少する。熱停止回路は、約１４５℃で正弦波整形回路に流れる電流を低減し始めて、１６５°Ｃでこの電流を徐々にゼロに低減するように設計されている。熱停止回路の作動のため異なる温度範囲を選定できることが理解されよう。

熱停止回路により生じる温度の関数として正弦波出力の振幅における緩やかな低減は、先に述べたＬＶＤＴデコーダに関して特に何月である。このデコーダは、比率（Ａ−Ｂ）／　（Ａ＋Ｂ）を計算するため、−次側駆動信号の変動に対しては比較的敏感ではない。従って、熱停止回路が作動状態になり正弦波の振幅を低減させる時、デコーダは高いｍ度て作動を継続できる。非常に小さな正弦波振幅で、デコーダの誤差が増加する。しかし、この点までは、例え駆動回路の最高温度を越えても、正確な作動が維持される。従って、本文に開示した熱停止回路は、緩やかな即ち徐々の熱による停止を行うが、これは一時的な高温度の場合に有利である。

第４Ａ図乃至第４Ｄ図および第６Ａ図乃至第６Ｃ図の回路を内蔵するモノリノノク集積回路が、ＬＶＤＴの位置のトランスジューサと共に作動するように構成された。この集積回路は、外部の能動要素も外部調整も一切不要である。測定されたスケールファクタ安定度は、。Ｃ当たり百万単位で２０部分（Ｐａｒｔｓ）である。オフセント安定度は、℃当たり百万単位で１０部分（Ｐａｒｔｓ）であり、また非＠線性は領　０２％であり、典型的なＬＶＤＴのそれより遥かに優れている。これらの結果は、トリミングなしで達成された。発振器５００に関しては、正弦波の振幅の測定された温度安定度は００当たり百万単位で１０００部分（Ｐａｒｔｓ）であり、周波数安定度は０Ｃ当たり百万単位で２５０部分（Ｐａｒｔｓ）、また高調波歪みは４５ｄＢ以下である。本文に述べた集積回路は、良好な性能をもたらしながら、ＬＶＤＴ位置トランスジューサを用いてコストおよび？Ｊ［さを劇的に低減した。本回路は、総供給電圧が僅かに１０８ボルトで単一あるいは二重電源で作動する。ゼロ入力電流は１２ミリアンペアである。本Ｓ積回路は、１４ミクロンの３Ω−ｃｍＥＰＩ、５ｉＣｒの薄膜抵抗、／リコン窒化物コンデンサ及び２レベル金属により接合点隔離バイポーラ・プロセスで製作された。

本文に示したＬＶＤＴインターフェース回路は、比率Ｋ　（Ａ−Ｂ）／　（Ａ＋Ｂ）を計算するため、−次側駆動電圧における変動には実質的に敏感でない。さらに、本文に述べた回路は、−次側駆動電圧を位相ノフ１〜すること、およびこれを二次側デコーダ回路に与えることの要件を排除して、これにより電位の誤差の根源を排除した。更にまた、本文に示したデコーダ２８は、ＬＶＤＴの２つの二次側電圧間に生じ得る位相ノットに対して敏感てない。

デコーダの別の実施態様は、第３図のデコーダより簡単であり、信号Ａと８間の位相ノットが予期されない状態において有効である。このような場合の一例としては、ブリッジ回路の出力を復号する場合がある。別の実施態様は、第７図にブロック図で示される。正弦波信号が検出なしに直接処理される。単一のコンパレータ６０２が入力信号ＡおよびＢの極性を検知し、次いて積分の直前に＋／−乗算を行う。ＩＮＰＵＴ　Ａ信号は電圧／電流コンバータ６０４に与えられ、ＩＮＰＵＴ　Ｂ信号は電圧／電流コンバータ６０６に与えられる。コンバータ６０４の出力はデユーティ・サイクル乗算器６０８に与えられ、またコンバータ６０６の出力はデユーティ・サイクル乗算器６１０へ与えられる。乗算器６０８および６１０は、それぞれ電荷平衡ループの出力からデユーティ・サイクル２進信号ｄおよび１−ｄを受取る。乗算器６０８および６１０は加算器６１２において加算され、加算器の出力６１２は乗算器６１４へ与えられる。乗算器６１４の制御入力は、コンパレータ６０２の２進出力である。乗算器６１４の出力は積分器６１６へ与えられ、その出力はコンパレータ６１８により検知される。コンパレータ６１８の出力は、それぞれ乗算器６０８および６１０に接続されるデユーティ・サイクル２進信号ｄおよび１−ｄである。コンパレータ６１８の出力もまた、第３図および第４Ａ図乃至第４Ｄ図に関して本文に述べた如く構成することができる出力回路６１８を経て供給される。上記のように、第７図の回路は、ＩＮＰＵＴＡおよびＩＮＰＵＴ　Ｂ信号が同位相にある時良好に作動する。しかし、これらの信号が位相ノットされる時、出力は前記２つの信号のゼロ交差間の期間中は誤りとなる。

図ＩＡおよび図２に示される如き５ワイヤＬＶＤＴシステムに対して特に有効なインターフェース回路については先に述べた。この回路は、４ワイヤＬＶＤＴ即ち半ブリッジ・タイプの位置トランスジューサに適合し得る。このようなトランスジューサは、１つの可動コアの周囲に２つの巻線を持ちコア位置に比例する出力信号を生じる点において先に述べたものと類似している。本発明による４ワイヤＬＶＤＴシステムのブロック図が図８に示される。ＬＶＤＴ７１０は、可動コア７［２と、−次在線７１４と、１対の二次巻線７１６．７１８とを含んでいる。このＬＶＤＴは、典型的にはソレノイドの形状を持ち、コア７１２が図８における矢印７２０で示される方向へ軸心に沿って直線的に運動可能である。−次巻線７１４は、デバイスにおいて軸方向に芯出しされ、二次巻線７１６．７１８は一次巻線７１４の対向端部に配置されている。−次ドライバフ２６は一次巻線７１４に接続されている。図ＩＡとは異なり、図８の２つの二次巻線７１６．７１８は反対方向に直列に接続されて出力がコア７１２の位置と共に直線的に変化する差信号となるようになっている。図８では、二次巻線７１６．７１８はデコーダ７２８のチャンネルＡに接続され、−次巻線７１４はデコーダ７２８のチャンネルＢに接続される。デコーダ７２８は、入力Ａ　Ｉ　Ｎ、　Ａ　ｃｏＭｐおよびＢ　ＩＮを受取って比Ａ／Ｂを計算する。図８に示された回路は、−次ドライバの振幅に感応せず位相シフトに感応する。

このタイプのＬＶＤＴシステムで遭遇する１つの問題は、コア７１２が中心に置かわる時、出力信号の振幅が図１０のデコーダにおける全波整流器の入力コンパレータをトリガーするには小さ過ぎることである。この問題を避ける１つの方法は、以下に述べるように、デコーダ７２８におけるＡチャンネル・コンパレータ７５２をトリガーするため一次ドライバフ２６を用いることである。これにより、中心位置を通ることを含むＬＶＤＴのコア７１２の全ストロークの使用が可能となる。−次巻線７１４と二次巻線７１６．７１８との間の位相シフトは、入力信号Ｂ　ＩＮとＡ、。ＭＰとの間に位相遅れを誘導することによって処理される。この位相遅れ７２２は外部であり、トリム・ポテンショメータ７２４により調整される。

図１乃至図７のＬＶＤＴ回路の場合のように、図８のＬＶＤＴ回路はモノリノノク集積回路として実現することができる。このような集積回路に対する相互接続図は図９に示される。集積回路ハンゲーノ７３２は、−次ドライバフ２６とデコーダ７２８とを含んでいる。−次巻線７１４は、このパノケーノ７３２のビン２および３に結合され、二次巻線７１６の一端部はビン１２に結合され、二次巻線７１８の一端部はビン１３に結合されている。−次駆動振幅は抵抗７３４によって設定され、−次駆動周波数はコンデンサ７３６によって設定される。ビン８と９間に結合されたコンデンサ７３８と、ビン１６と１７間に結合されたコンデンサ７４０とは、二次信号フィルタの時定数を確立する。ビン１８と１９間に結合されたコンデンサ７１１２は、図２に示され尤に述べたコンデンサ、４２に類似するデコーダ７２８におけるデユーティ・サイクル信号フィルタの時定数を確立する。

ビン１９と２０間に結合されたコンデンサ７４４は、出力電圧とコア７１２の運動との間のスケール・ファクタを確立する。出力信号は、ビン２０から得られる。

正および負の供給電圧、典型的には１５ホルトが、それぞれビン２４および１へ供給される。

デコーダ７２８のブロック図は図１０に示される。入力信号Ａ　ＩＮは電圧／電流コンバータ７５０へ供給され、入力信号Ａ、。ＭＰはコンパレータ７５２へ供給される。コンバータ７５０およびコンパレータ７５２の出力は、乗算器７５４へ供給される。乗算器７５４の出力は一低域通過フイルタフ５６を経て加算器７７０に接続される。入力信号ＢＩＮは、電圧／電流コンバータ７６０とコンバータ７６２へ供給され、その出力は乗算器７６４の入力側に接続される。乗算器７６４の出力は、低域通過フィルタ７６６を経てデユーティ・サイクル乗算器７５８．７６８に接続される。デユーティ・サイクル２進信号ｄは、デユーティ・サイクル乗算器７５８の他方の入力へ供給され、デユーティ・サイクル２進信号（１−ｄ）はデユーティ・サイクル乗算器７６８の他方の入力へ供給される。フィルタ７５６、デユーティ・サイクル乗算器７５８、デユーティ・サイクル乗算器７６８の各出力は、加算器７７０によって代数的に加算されて［Ａ　−（１−ｄ）　Ｂ＋ｄＢｌを生じる。加算器７７０の出力は積分器７７２へ与えられ、積分器出力はコンパレータ７７４へ供給される。コンパレータ７７４の出力は、それぞれ乗算器７５８．７６８に対する入力として再接続されるデユーティ・サイクル２進信号ｄおよび（１−ｄ）である。２進信号ｄは、２進信号（１−ｄ）の論理的補数あるいは反転である。

デコーダ７２８のこれに代わる実施例においては、デユーティ・サイクル乗算器７５８．７６８はアナログ乗算器により置換され、コンパレータ７７４は使用されない。デユーティ・サイクルｄはもはや２進信号ではなく、アナログ信号である。デコーダ７２８のこのような変化は、速度が精度よりも重要である用途を見出すことができる。

コンパレータ７５２．７６２の出力は、信号Ａ　ｌ：ｌｌＭｐおよびＢ　ＩＮの各々の上口交差を検出して、電流域へ変換される正弦波入力信号について動作する各乗算器７５４．７６４をトグル（ｔｏｇｇｌｅ）させて、乗算器７５４．７６４の出力において全波整流を生じる。この全波整流された信号は、フィルタ７５６．７６６により低域通過濾波されて入出力の振幅の平均絶対微分を取出す。

先に述べたように、デコーダ７２８は信号Ａ／Ｂを生じる。図１０において、Ｂ信号はデユーティ・サイクルにより乗じられ、かつデユーティ・サイクルの補数によって乗じられ、この２つの種間の差が得られる。この差は、Ａ信号と加算された後で積分される。図１０の残部は、先に述べた図３のデコーダと構造および動作において類似している。積分器に対する入力がゼロに駆動されるため、デユーティ・サイクルｄは（Ｂ−Ａ）／２Ｂに等しく強制される。コン／＜レータ７７４の出力は、要素８０．８２．８４．８６．８８．９０．９２．９４および９６を含む図３の出力回路と対応する出力回路７７６へ供給される。

フィルタ７５６．７６６の出力は、乗算器７５８．７６８、加算器７７０、積分器７７２およびコンパレータ７７４を含む電荷平衡ループにおいて処理される。

乗算器７５８．７６８は、制御入力がデユーティ・サイクルｄの２進信号である差動スイッチ対である。２進信号ｄが５０％デユーティ・サイクルの方形波である時、ｄ＝０５となり、各乗算器７５８．７６８はＳＯＮ入力を０．　５だけスケールする。これは、信号ＡＩＮがゼロであるＬＶＤＴの中心点と対応している。

この２進信号のデユーティ・サイクルが５０％と異なる時、ｄおよび（１−ｄ）のスケーリングは異なる。乗算器７５８．７６８の出力は減算され、フィルタ７５６の出力は加算器７７０によってこれに加算され、結果として得る和は積分器７７２によって積分される。積分器７７２の出力は、コンパレータ７７４によって基準レベルと比較され、このコンパレータの２進出力は乗算器７５８．７６８へ再び供給されるデユーティ・サイクル制御信号である。

前記２進信号は、セロから１まで連続的に変化するデユーティ・サイクルｄを有する。デユーティ・サイクル乗算器における２進信号の方向を反転することにより、ｄおよびｌ−ｄが与えられる。積分器７７２に対する人力がセロへ駆動されるため、コンパレータ７７□１の出力はデユーティ・サイクルｄ＝　（＋３−Ａ）／２Ｂをイアする。このため、電荷平衡ループにより与えられる２進信号のデユーティ・サイクルｄは、信号ＡＩＮ？！：　Ｂ　ＩＮのｌ［２，１振幅を表わす。

図１０の電荷平衡ループを表わすブロック図は図１１に示される。積分器７７２は、抵抗７８０．７８２およびコンデンサ７８４により表わされる。Ａチャンネルは、電流ソース７８５および線７８Ｇ、７８８によって表わされ、Ｂチャンネルは電流ソース７８９およびスイッチ７９０．７９２によって表わされ、これら全てが充電電流をコンデンサ７８４へ供給する。スイッチ７９０．７９２の状態は、コンパレータ７７４の出力によって制御される。Ａチャンネルでは、電流は常にコンデンサ７８４を介して供給される。Ｂチャンネルにおいては、ｄ制御電流が（１−ｄ）制御電流の反対の極性でコンデンサ７８４へ送られる。

図１２Ａ乃至図１２Ｃにおける波形は、電荷平衡ループの動作を示している。

図１２Ａ乃至図１２Ｃにおいては、三角波７９４．７９６．７９８がコンデンサ７８４に跨がる電圧を表わし、２進信号７９５．７９７．７９９がコンパレータ７７４の出力を表わす。Ａ＝ゼロに対する波形が図１２Ａに示される。Ａ＝ゼロである時、電流Ｂのみがコンデンサ７８４に出入りする故に三角波７９４は対称となる。図１２Ｂおよび図１２Ｃに示されるようにＡがゼロと異なる時、コンデンサ７８４は異なる速度で上下し、デユーティ・サイクルが変調される。Ａ入力電流の大きさは、この回路が働くためのＢ入力電流の大きさより小さくなければならない。図１２Ｂにおける波形７９６は、Ａがゼロより大きい時のコンデンサ７８４に跨がる電圧を示している。図１２Ｃにおける波形７９８は、Ａがゼロより小さい時のコンデンサ７８４に跨がる電圧を示している。

図１０に示されるデコーダは、図４Ａ乃至図４Ｄに示された回路に対する小規模の修正として実現することができる。特に、図４０において、トランノスタＱ２３９、Ｑ２４２、Ｑ２４４、Ｑ２４５のコレクタが供給電圧ＶＰＬＵＳから遮断されている。トランノスタＱ２３９、Ｑ２４４のコレクタは、トランジスタＱ２０６（図４Ａ）のコレクタに接続されている。トランジスタＱ２４２、Ｑ２４５のコレクタは、コレクタ・トランノスタＱ２０７　（図４Ａ）に接続されている。

トランジスタＱ２４０、Ｑ２４６のコレクタはトランジスタＱ２０７のコレクタと接続されたままてあり、トランノスタＱ２４１、Ｑ２４３のコレクタはトランノスタＱ２０６のコレクタと接続されたままである。更に、抵抗Ｒ２０６、Ｒ２０７（図４Ａ）の値は３０にΩから＋５にΩへ変更される。

現在における本発明の望ましい実施態様と考えられるものについて記載したが、当業者には請求の範囲に記載される如き本発明の趣旨および範囲から逸脱することな（種々の変更および修正が可能であることは明らかであろう。

−＋５ｖ＋１５Ｖ　ＧＮＯＦＩＧ、４　ＡＦＩＧ、４Ａ　讃− ＩＧＡＢＦＩＧ、４Ｂ　続きＦＩＧ　４Ｃ特表平７−５０６４３５　（１１）ＦＩＧ、４Ｃ続きＦＩＧ　４ＤＦＩＧ、乙り艶ＦＩＧ、６　ＡＦＩＧ、８〜Ｒ〜ＩＧＩＩＦＩＧ、　＋２ＡＦＩＧ、Ｉ２８ＦＩＧ、１２Ｃ補正書の翻訳文提出書（特許法第１８４条の８）平成　６年１１月　７日分

Claims

【特許請求の範囲】

１．等しい周波数の１対の信号を処理してこれら信号の相対振幅を決定するデコーダにおいて、前記１対の信号を整流し濾波して検出されたＡ信号と検出されたＢ信号とを生じる手段と、前記の検出されたＡ信号と検出されたＢ信号とに応答して、Ｂ／（Ａ＋Ｂ）を表わすデューティ・サイクルを持つ２進信号を生じる電荷平衡ループ（但し、ＡとＢは前記信号対のそれぞれの振幅を表わす）と、前記２進信号に応答して、Ｋ（Ａ−Ｂ）／（Ａ＋Ｂ）の値を生じる出力回路手段（但し、Ｋは一定のスケール・ファクタ）とを備えるデコーダ。
２．前記電荷平衡ループが、前記の検出されたＡ信号を前記２進信号で乗じて第１の乗算器出力を生じる第１の乗算器手段と、前記の検出されたＢ信号を前記２進信号で乗じて第２の乗算器出力を生じる第２の乗算器手段と、前記第１の乗算器出力に応答して１つの極性で積分し、かつ前記第２の乗算器出力に応答して反対の極性で積分する積分器手段と、前記積分器手段の出力を予め定めた基準レベルと比較して前記２進信号を生じるコンパレータ手段とを含む請求の範囲第１項記載のデコーダ。
３．前記第１および第２の乗算器手段がそれぞれ差動トランジスタ対を含む請求の範囲第２項記載のデコーダ。
４．前記出力回路手段が、基準電流Ｉｒｅ■を生じる手段と、前記基準電流を前記２進信号で乗じて第３の乗算器出力を生じる第３の乗算器手段と、前記基準電流を前記反転２進信号で乗じて第４の乗算器出力を生じる第４の乗算器手段と、前記第３の乗算器出力と前記第４の乗算器出力との間のＩｒｅ■（Ａ−Ｂ）／（Ａ＋Ｂ）で表わされる差電流を得る加算手段と、前記加算手段の差電流出力の高周波数成分を濾波する低域通過フィルタ手段と、前記の濾波された差電流出力を出力電圧へ変換する演算増幅器手段とを含む請求の範囲第１項記載のデコーダ。
５．前記第３の乗算器手段と前記第４の乗算器手段とが一緒に１つの差動対を構成する請求の範囲第４項記載のデコーダ。
６．前記出力回路手段が、前記２進信号に応答して差電流Ｉｒｅ■（Ａ−Ｂ）／（Ａ＋Ｂ）を生じる手段（但し、Ｉｒｅ■は基準電流）と、前記差電流の高周波数成分を濾波する低域通過フィルタ手段と、前記差電流をシングル・エンド形（ｓｉｎｇｌｅ−ｅｎｄｅｄ）電流へ変換する第１の手段と、前記シングル・エンド形電流を、第２の変換手段に対する基準電圧入力に関する出力電圧へ変換する第２の手段とを含む請求の範囲第１項記載のデコーダ。
７．前記シングル・エンド形電流がユーザ選択可能な２端子電気的要素に流れる請求の範囲第６項記載のデコーダ。
８．等しい周波数の信号対を処理してこれら信号の相対振幅を決定するデコーダにおいて、前記信号対を整流し濾波して検出されたＡ信号と検出されたＢ信号とを生じる手段と、前記の検出されたＡ信号と検出されたＢ信号とに応答して（Ｂ−Ａ）／２Ｂを表わすデューティ・サイクルを持つ２進信号を生じる電荷平衡ループ（但し、ＡとＢとは前記信号対のそれぞれの振幅を表わす）と、前記２進信号に応答して値Ｋ・Ａ／Ｂを生じる出力回路手段（但し、Ｋは一定のスケール・ファクタ）とを備えるデコーダ。
９．前記電荷平衡ループは、前記検出されたＢ信号を前記２進信号で乗じて第１の乗算器出力を生じる第１の乗算器手段と、前記検出されたＢ信号を前記２進信号で乗じて第２の乗算器出力を生じる第２の乗算器手段と、前記検出されたＡ信号と前記第１の乗算器出力とに応答して１つの極性で積分し、かつ前記第２の乗算器出力に応答して反対の極性で積分する積分器手段と、前記積分器手段の出力を予め定めた基準レベルと比較して前記２進信号を生じるコンパレータ手段とを含む請求の範囲第８項記載のデコーダ。
１０．前記第１および第２の乗算器手段がそれぞれ差動トランジスタ対を含む請求の範囲第９項記載のデコーダ。
１１．前記出力回路手段が、基準電流を生じる手段と、前記基準電流を前記制御信号で乗じて第３の乗算器出力を生じる第３の乗算器手段と、前記基準電流を前記制御信号で乗じて第４の乗算器出力を生じる第４の乗算器手段と、前記第３の乗算器出力と前記第４の乗算器出力との間の差電流を得る加算手段と、前記加算手段の差電流出力の高周波数成分を濾波する低域通過フィルタ手段と、前記の濾波された差電流出力を出力電圧へ変換する演算増幅器手段とを含む請求の範囲第８項記載のデコーダ。
１２．前記第３の乗算器手段と前記第４の乗算器手段とが一緒に１つの差動対を構成する請求の範囲第１１項記載のデコーダ。
１３．前記出力回路手段が、前記制御信号に応答して差電流を生じる手段と、前記差電流の高周波数成分を濾波する低域通過フィルタ手段と、前記差電流をシングル・エンド形電流へ変換する第１の手段と、前記シングル・エンド形電流を、第２の変換手段に対する基準電圧人力に関する出力電圧へ変換する第２の手段とを含む請求の範囲第８項記載のデコーダ。
１４．前記シングル・エンド形電流がユーザ選択可能な２端子電気的要素に流れる請求の範囲第１３項記載のデコーダ。