JPH03501885A - 線形可変差動変圧器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 線形可変差動変圧器 （技術分野） 本発明は、線形可変差動変圧器の位置のトランスジューサに対するインターフェ ース回路に関し、特に線形可変差動変圧器の一次側巻線を駆動し、かつその二次 側巻線出力を復号してコア位置の非常に正確なアナログ電圧表示を生じるための モノリシック集積回路に関する。このインターフェース回路は、主として線形可 変差動変圧器に用いられることを意図するもこのような用途に限定されるもので はない。

（背景技術） 線形可変差動変圧器（ＬＶＤＴ）は、１つの可動磁気コアと１つの一次側巻線と ２つの二次側巻線とを含む広く使用される線形位置トランスジューサである。コ アと巻線間には接触がないため、トランスジューサの寿命を制約する摩擦および 機械的疲労がない。このことは、高い信頼性の用途および不良な環境においては 特に重要である。−例として、航空機の制御面は振動を生じ、これが機械的接触 タイプのトランスジューサを急速に破壊する。磁気コアの位置は、２つの二次側 巻線の各々に生じる電圧を決定する。コアが二次側巻線の略々中央に置かれると 、各二次側巻線には等しい電圧が誘起される。コアが中央位置即ちゼロ点から移 動されるに伴い、一方の二次側巻線に誘起される電圧は増加するが、他方の二次 側巻線における電圧は減少する。

この２つの二次側巻線は、通常は直列に対向して接続され、その結果生じる電圧 差が測定される。−次側電圧に対する位相は、ゼロ点に対する方向を示す。この ような方式においては、−次側の駆動電圧は、出力電圧に直接影響を及ぼすスケ ールファクタであり、安定化されねばならない。

ＬＶＤＴに対する別の従来技術の検出方式は、同期全波検出法を使用する。出力 電圧はゼロ点においてゼロになるため、同期検出のための基準信号は一次側駆動 信号から得なければならない。通常−次側と二次側の信号間には位相のずれが存 在するため、補償位相シフトを基準信号に加えなければならない。必要とされる 位相シフトは、検出法を複雑化させ、もし位相シフトが不正確に補償されるとエ ラーが生じる。この方式においては、スケールファクタは一次側駆動信号の振幅 変化に対しても感応する。

過去においては、ＬＶＤＴに対するインターフェース回路は、印刷回路板に取付 けられて種々の調整を必要とし、これにより位置のトランスジューサとしてはＬ ＶＤＴの使用を不便なものにしていた。ＬＶＤＴ用の駆動および検出回路を、コ ア位置を表わす電圧を生じるモジュール即ち集積回路に内蔵させることが望まし い。このような集積回路は、非常に正確なものでなければならず、種々の異なる タイプのＬＶＤＴに使用されるように適合できるものでなければならない。更に 、この集積回路は、最小限に必要な外部要素、特↓こ可変要素および能動要素を 持たねばならず、また使用が容易なものでなければならない。

集積されたＬＶＤＴインターフェースにつし）で（よ、ｒＬＶＤＴ信号の条件付 けの簡素化Ｊ　（ｒＭａｃｈｉｎｅ　ＤｅｓｉｇｎＪ１９８７年５月号、１０３ 〜１０６頁）においてＮ、　Ｃ，Ｇｒａｙにより、またｒＬＶＤＴインターフェ ース・チップの機能ブロックが提供する多様性ｊ　（ＥＤＮ、　１９８６年５月 ２９日、１５９〜１６８頁）においてＺ、Ｒａｈｉｍにより記載されている。こ れらの文献に記載されたインターフェース回路は、同期検出の伝統的な手法を用 いている。外部電圧基準および基準信号の外部調整が要求される。同期検出が用 いられるため、−次側駆動電圧における変動に対する上記の感応性が存在する。

更に、−次側から二次側における位相シフトの変化、あるいは位相シフト・ネッ トワークにおけるエラーがスケールファクタのエラーを表わす。

２進出力を有するＬＶＤＴインターフェース回路については、Ｄ、Ｄｅｎａｒｏ の「トランスジューサ・コンバータが産業計測を容易化Ｊ　（Ｅｌｅｃｔｒｏｎ ｉｃ　Ｄｅｓｉｇｎ１１９８６年９月４日、１１８〜１２４頁）において記載さ れている。開示されたインターフェース回路は、比率計による閉ループ変換法を 用いる。別のディジタルＬＶＤＴインターフェース回路については、ｒＤＤＣＮ ｅｗｓＪ　の１９８７年１０月号に記載されている。

−次側電圧の変動に感応せず、温度の変動に比較的感応しないスケールファクタ およびオフセットを持ち、ＬＶＤＴトランスジューサよりも実質的に優れた直線 性を持つＬＶＤＴインターフェース回路を提供することが望ましい。更にまた、 この回路は、サイズが小さくなければならず、最小限度の外部要素で済み、使用 が便利でなければならない。

本発明の目的は、線形可変差動変圧器に対する斬新なモノリシックインターフェ ース回路の提供にある。

本発明の別の目的は、コア位置の非常に正確な表示であるアナログ出力電圧を生 じるＬＶＤＴインターフェース回路の提供にある。

本発明の更に別の目的は、出力電圧をＬＶＤＴのコア位置に関連付ける、周囲温 度の関数として非常に安定したスケールファクタを持つＬＶＤＴインターフェー ス回路の提供にある。

本発明の更に別の目的は、−次側駆動電圧における変動に実質的に不感応な出力 電圧を有するＬＶＤＴインターフェース回路の提供にある。

本発明の他の目的は、１つの受動的構成要素が出力電圧をＬＶＤＴのコア位置に 関連付けるスケールファクタを決定するＬＶＤＴインターフェース回路の提供に ある。

本発明の他の目的は、従来のＬＶＤＴよりも実質的に優れた伝達関数を持つＬＶ ＤＴインターフェース回路の提供にある。

本発明の他の目的は、閉ループに対するコア位置の積分値である出力を選択的に 生じ得るＬＶＤＴインターフェース回路の提供にある。

本発明の他の目的は、−次側駆動信号が振幅および周波数において容易にプログ ラム可能なＬＶＤＴインターフェース回路の提供にある。

本発明の他の目的は、コンパクトでありかつ最小限の外部要素で済むモノリシッ ク集積ＬＶＤＴインターフェース回路の提供にある。

（発明の要約） 本発明によれば、上記および池の目的および利点は、１つの一次側巻線、１対の 二次側巻線および１つの可動コアを含む線形可変差動変圧器の位置トランスジュ ーサに使用されるインターフェース回路において達成される。このインターフェ ース回路は、励起信号を一次側巻線に対して与える駆動装置と、対をなす二次側 巻線に誘起される信号に応答して、式ｐ＝４　（Ａ−Ｂ）／　（Ａ十Ｂ）に対す る解としてコアの位置ｐを計算するデコーダ装置とを含む。但し、ＡおよびＢは 対をなす二次側巻線に誘起される信号を表わし、Ｋは定常スケールファクタであ る。

望ましくは、前記デコーダ装置は、対をなす二次側巻線に誘起される信号を整流 しフィルタして検出されたＡおよび検出されたＢの信号を生じる装置と、検出さ れたＡおよび検出されたＢ信号に応答して、Ｂ／　（Ａ＋Ｂ）（あるいは、変数 が別に定義されるならば、Ａ／（Ａ＋Ｂ）を表わすデユーティ・サイクルを持つ ２進信号を生じる電荷平衡ループと、前記２進信号に応答して値Ｋ　（Ａ−Ｂ） ／　（Ａ＋Ｂ）を生じる出力回路装置とを含む。

前記電荷平衡ループは、検出Ａ信号を前記２進信号で乗じて第１の乗算出力を生 じる第１の乗算装置と、検出Ｂ信号を反転された２進信号で乗じて第２の乗算出 力を生じる第２の乗算装置と、第１の乗算出力に応答して１つの方向における積 分を行い、かつ第２の乗算出力に応答して反対方向における積分を行う積分装置 と、この積分装置の出力を予め定めた基準信号と比較して２進信号を生じるコン パレータ装置とを含むことが望ましい。

前記出力回路装置は、基準電流Ｉ、。、を生じる装置と、この基準電流を２進信 号で乗じて第３の乗算出力を生じる第３の乗算装置と、基準電流を反転２進信号 で乗じて第４の乗算出力を生じる第４の乗算装置と、第３の乗算出力と第４の乗 算出力間のＩ　＋ｅｌ　（Ａ　Ｂ）　／　（Ａ＋Ｂ）を表わす差を得る加算装置 と、この加算装置の差分出力の高周波数成分をフィルタする低域フィルタ装置と 、フィルタされた差分出力を出力電圧へ変換する演算増幅器装置とを含むことが 望ましい。

−次側駆動装置は、三角波形信号を生じるマルチバイブレータ装置と、三角波形 信号に応答して正弦波形信号を生じる整形装置と、正弦波形信号に応答して一次 側巻線に対して励起信号を与える電力駆動装置とを含むことが望ましい。

この駆動装置は、周波数および振幅においてプログラムすることができる。

本発明のＬＶＤＴインターフェース回路は、動作パラメータを選択するために受 動的な外部要素のみを必要とするモノリシック集積回路として実現されることが 望ましい。

Ｋ　（Ａ−Ｂ）／　（Ａ＋Ｂ）が計算される形態は、結果として励起信号におけ る変動に実質的に感応する出力電圧を生じる。

出力電圧とコアの運動間のスケールファクタ関係は、単一のユーザが選択し得る スケール抵抗により確保される。前記デコーダ装置は、差分の対をなす乗算器を 用いて集積回路におけるグイ領域を保留する。−次側駆動信号から得られるデコ ーダ基準信号に対する要件は排除される。本発明のＬＶＤＴインターフェース回 路は、℃当たり百万部単位で２０の測定スケールファクタ安定度、℃当たり百万 部単位で１０のオフセット安定度、および典型的なＬＶＤＴの非直線性より遥か に良好な０．０２％の非直線性を呈する。

（図面の簡単な説明） 本発明をその他の目的、利点および能力と共に更によく理解するため、参考のた め本文に添付される図面を参照されたい。

第１Ａ図は、本発明によるＬ　Ｖ　Ｄ　Ｔシステムの簡素化されたブロック図、 第１Ｂ図は、コア位置の関数としてＬＶＤＴの二次側電圧を示すグラフ、 第２図は、本発明によるモノリシックＬＶＤＴインターフェース回路に対する相 互接続図、 第３図は、ＬＶＤＴインターフェース回路のデコーダ部の機能ブロック図、 第４Ａ図乃至第４Ｄ図は、ＬＶＤＴインターフェース回路のデコーダ部の詳細図 、 第５図は、デコーダの出力回路の簡素化された概略図、第６Ａ図乃至第６Ｃ図は 、ＬＶＤＴインターフェース回路の一次側駆動部分の詳細図、および 第７図は、デコーダの別の実施態様の機能ブロック図である。

（実施例） 本発明によるＬＶＤＴシステムのブロック図が、第１Ａ図に示される。線形可変 差動変圧器（ＬＶＤＴ）１０は、可動コア１２と、−次側巻線１４と、それぞれ ＡおよびＢとして示される１対の二次側巻線１６．１８を含む。このＬ　Ｖ　Ｄ 　Ｔは、典型的には、第１Ａ図の矢印２０により示される方向の軸心に沿って直 線的に運動自在なコア１２を持つソレノイドの形状を有する。

−次側巻線１４は、デバイスの軸心を中心とし、二次側巻線１６．１８は一次側 巻線１４の反対側端部に置かれている。このようなＬ　Ｖ　Ｄ　Ｔ　１０の二次 側出力電圧は、コア１２の位置の関数として第１Ｂ図に示されている。−次側巻 線１４は、正弦波により駆動され、二次側巻線１６．１８に置ける出力信号はコ ア１２の変位に比例する。コア１２が正の方向に運動すると、二次側巻線１６に おける信号はカーブ２２で示されるように減少し、二次側巻線１８における信号 はカーブ２４により示されるように増加する。

負の方向へのコアの運動の場合は、二次側巻線１６の信号は増加し、二次側巻線 １８の信号は減少する。コア１２が中心位置にあると、出力電圧は等しい。典型 的には、これらなるように接続される。

本発明のＬＶＤＴインターフェース回路は、−次側巻線１４に対して正弦波の励 起信号を供給する一次側ドライバ２Ｇを含む。

以下に述べるように、この励起信号は、種々の異なるＬＶＤＴタイプが回路にお いて使用できるように、周波数および振幅の双方においてプログラム可能である 。ＬＶＤＴインターフェース回路は更に、二次側巻線１６．１８から二次側電圧 を受取り回線３０上に非常に正確なアナログ出力信号を生じるデコーダ２８を含 む。以下に述べるように、このデコーダ２８は、位相シフトを持つ一次側基準信 号を必要としない。更に、デコーダ２８は、−次側の駆動振幅とは実質的に独立 的な出力値を計算し、これにより精度を改善する。

本発明のＬＶＤＴ回路は、モノリシック集積回路である。

典型的な相互接続図が第２図に示されている。集積回路パッケージ３２は、−次 側ドライバ２６およびデコーダ２８を含む。

−次側巻線１４は、パッケージ３２のビン２および３と接続され、二次側巻線１ ６の一方の端子はビン１０と接続され、二次側巻線１８の一方の端子はビン１１ と接続され、二次側巻線１６．１８の他方の端子は接地されている。二次側巻線 １６．１８のいずれか一方の端子は、インターフェース回路と接続することがで きる。

このことは、二次側巻線１６．１８がユーザにより誤って接続され得ないため重 要な利点である。ビン４と５間に接続された抵抗３４は一次側駆動信号の振幅を 決定し、ビン６と７間に接続されたコンデンサ３６は一次側駆動信号の周波数を 決定する。

ビン８と９間に接続されたコンデンサ３８と、ビン１２と１３間に接続されたコ ンデンサ４０とは、二次側信号フィルタの時定数を確立する。ビン１４と１５間 に接続されたコンデンサ４２は、以下に述べるように、デコーダにおけるデユー ティ・サイクル信号フィルタの時定数を確立する。ビン１５と１６間に接続され た抵抗４４は、出力電圧とコア１２の運動間のスケールファクタを確立する。出 力信号は、ビン１６．１７間で取られる。典型的には１５ボルトである正および 負の供給電圧が、それぞれビン２０および１に対して与えられる。

デコーダ２８のブロック図が第３図に示されている。入力信号ＩＮＰＵＴ　Ａお よびＩＮＰＬＩＴ　Ｂは、それぞれＬＶＤＴの二次側巻線１６．１８からの正弦 波である。このＩＮＰＵＴ　ＡおよびＩＮＰＵＴ　Ｂ信号は、ＬＶＤＴのタイプ およびコアの位置に応じて、相互に１０°も位相がずれている。位相はまた、二 次側巻線１６．１８がどのようにインターフェース回路と接続されるかに従って 、１８０°のアンビギュイティを有し得る。

ＩＮＰＵＴ　Ａ信号は、電圧／電流コンバータ５０およびコンパレータ５２に対 して供給される。コンバータ５０およびコンパレータ５２の出力は、乗算器５４ へ与えられる。乗算器５４の出力は、低域フィルタ５６を介してデユーティ・サ イクル乗算器５８に接続される。同様に、ＩＮＰＵＴ　Ｂ信号は、電圧／電流コ ンバータ６０およびコンパレータ６２に与えられ、その出力は乗算器６４の入力 側に接続されている。乗算器６４の出力は、低域フィルタ６６を経てデユーティ ・サイクル乗算器６８に接続されている。デユーティ・サイクル２進信号ｄはデ ユーティ・サイクル乗算器５８の他の入力側に与えられ、デユーティ・サイクル ２進信号１−ｄはデユーティ・サイクル乗算器６８の他の入力側に与えられる。

乗算器５８．６８の出力は、加算器７０により代数的に加算されて（Ａ＋Ｂ）ｄ −Ｂを生じる。加算器７０の出力は積分器７２に与えられ、積分器の出力はコン パレータ７４へ与えられる。コンパレータ７４の出力はデユーティ・サイクル２ 進信号ｄおよび１−ｄであり、これは乗算器５８．６８に対して入力として再び 接続される。（２進信号ｄは、２進信号１−ｄの論理的補数あるいは逆数である 。） デコーダの別の実施態様においては、デユーティ・サイクル乗算器５８．６８は アナログ乗算器により置換され、コンパレータ７４は使用されない。デユーティ ・サイクルｄはもはや２進数ではなく、この時アナログ信号である。デコーダの このような変動は、精度より速度が更に重要である使途を見出すことができよう 。

コンパレータ５２．６２の出力は、各信号ＩＮＰＵＴ　ＡおよびＩＮＰＵＴ　Ｂ のゼロ交差を検出し、各乗算器５４．６４をトグルさせてその時のドメインに変 換された正弦波の入力信号について演算し、＋／−１で乗算して乗算器５４．６ ４の出力側で全波整流を行う。この全波整流された信号はフィルタ５６．６６に より低域フィルタされ、入力信号の振幅の平均絶対偏差値を取り出す。

次いで、フィルタ５６．６６の出力は、乗算器５８．６８、加算器７０、積分器 ７２およびコンパレータ７４からなる電荷平衡ループにおいて処理される。乗算 器５８．６８は、判面入力がデユーテイ・サイクルｄの２進信号である対をなす 差動スイ・ソチである。

２進信号ｄが５０％のデユーティ・サイクルの方形波である時、ｄ＝０．５ＤＥ ＡＲＩ各乗算器５８．６８はその信号入力を０．５でスケールする。これは、Ｉ ＮＰＵＴ　ＡおよびＩＮＰＵＴ　Ｂ信号が等しいＬＶＤＴのゼロ点と対応する。

２進信号のが異なる量だけスケールされる。乗算器５８．６８の出力は加算器７ ０により差し引かれ、その差は積分器７２により積分される。

積分器７２の出力はコンパレータ７４により基準レベルと比較され、このコンパ レータの２進出力は再び乗算器５８．６８へ戻されるデユーティ・サイクル制御 信号である。

この２進信号は、連続的にゼロから１まで変化するデユーテイ・サイクルｄを有 する。デユーティ・サイクル乗算器における２進信号の向きを反転することによ り、信号ｄおよび１−ｄが与えられる。積分器７２に対する入力がゼロへ駆動さ れるため、コンパレータ７４の出力はデユーティ・サイクルｄ＝Ｂ／　（Ａ十Ｂ ）を有する。このように、電荷平衡ループにより与えられる２進信号のデユーテ ィ・サイクルｄがＩＮＰＵＴ　ＡおよびＴＮＰＵＴ　Ｂ信号の相対的な振幅を表 わす。電荷平衡ループの優れた直線性は、デユーティ・サイクル乗算器５８．６ ８の固有の精度の直接的な結果である。

デユーティ・サイクル乗算器５８．６８が上記の如くアナログ乗算器で置換され ると、直線性は劣化するが、入力は迅速に変化し得、出力は正確に（Ａ−Ｂ）／ 　（Ａ＋Ｂ）に追従する。

ループの出力に対する下式における積分器７２の有限利得を保持すれば、 但し、Ｇ＝ＤＣ利得、 Ｔ＝積分器の時定数、および Ｓ＝複合周波数 その結果、低い積分器７２の利得が（Ａ＋Ｂ）でスケールするオフセットおよび スケールファクタの誤差を生じ得ることを示す。このことは、もし−次側ドライ ブが定常状態でなく（Ａ＋Ｂ）を変化させて積分器７２の利得が小さければ、オ フセットおよびスケールファクタのドリフトが生じ得ることを意味する。

並列経路もまた、コンピュータ７４の２進信号出力により駆動される。２進信号 は乗算器８０へ与えられ、反転された２進信号は乗算器８２へ与えられる。デユ ーティ・サイクル乗算器８０．８２に対する池の入力は、帯域ギャップ基準８４ から得られる定常電流Ｉ　ｔｅｌである。乗算器８０．８２の出力は、加算器８ ６により差し引かれる。加算器８６からの出力信号はＩ　、、ｌ　（Ａ−Ｂ）　 ／（Ａ十Ｂ）として表わされる電流である。加算器８６からの信号電流は、低域 フィルタ８８を経て加算器９０へ送られる。加算器９０の出力は、積分器９２を 経て出力へ与えられる。出力信号は、電圧／電流コンバータ９４を経て再び加算 器９０と接続される。

デコーダの出力信号は、Ｒ，ｃ、＋、Ｉ　、、＋　（Ａ−Ｂ）／　（Ａ十Ｂ）と して表わすことができ、Ｒ，ｃ、、、ｌｔ以下に述べるようにスケールファクタ を確立するユーザが選択自在な抵抗４４である。

帯域ギャップ基準８４から加算器８６に接続される前述の出力（ＲＴＯ）オフセ ット８６は、ＬＶＤＴからのノくイボーラ出力のユニポーラ出力への変換を容易 にする。これはまた、ゼロの調整にも用いられる。

ＬＶＤＴデコーダ２８の詳細図は、第４Ａ図乃至第４Ｄ図に示されている。第３ 図のブロック図に示される諸要素は、破線により囲まれている。電圧／電流コン バータ５０（第４Ｃ図および第４Ｄ図）は、ＰＮＰ電流ソースがトランジスタ１ １０．１１２を含み、ＮＰＮ電流ソースがトランジスタ１１４．１１６を含み、 −Ｎ　Ｐ　Ｎ電流ミラーがトランジスタ２１０乃至２２０を含む、トランジスタ １０２．１０４．１０６．１０８を含んでいる。同様に、電圧／電流コンバータ ６０（第４Ｃ図および第４Ｄ図）は、ＰＮＰ電流ソースがトランジスタ１３０． １３２を含み、ＮＰＮ電流ソースがトランジスタ１３４．１３６を含み、ＮＰＮ 電流ミラーがトランジスタ２３８〜２４８を含む、トランジスタ１２２．１２４ ．１２６．１２８を含んでいる。

トランジスタ１４０〜１４８は、コンバータ５０．６０に対して適当なバイアス 電流を与える。コンバータ５０のスケールファクタは抵抗１０３により確立され 、コンバータ６０のスケールファクタは抵抗１２３によって確立される。ＩＮＰ ＵＴ　Ａ信号はトランジスタ１０２のベースへ与えられ、ＩＮＰＵＴ　Ｂ信号は トランジスタ１２６のベースへ与えられる。第４Ａ図および第４Ｃ図に示される 形態は、小さな供給電圧により入力電圧スイングを最大にするよう選択された。

入力はいずれの電源のいくつかのＶ、の範囲内となり得、また差の出力電流はＮ ＰＮソースのＶＭＴＮＵＳからのものである。入力デバイスは、Ａチャネルに対 してはＰＮＰとなり１０２．１０６であり、Ｂチャネルに対してはとなり１２２ ．１２６である。これらのデノくイスは、それぞれトランジスタ１１４．１１６ ．１３４．１３６により与えられる１０マイクロアンペアのバイアスを持つフォ ロワとして作動する。入力デバイスはフォロワとして作動するため、補正すべき 非直線性はない。この非直線性は、主として初期電圧により生じ、この非直線性 は百方部単位で２００部以上である。入力デバイスは、そのエミッタ／ベース接 合点がＮＰＮ　トランジスタのそれ以上に破壊が難しい故にＰＮＰトランジスタ である。

コンパレータ５２（第４Ｃ図）はトランジスタ１５０〜１６４を含み１、コンパ レータ６２（第４Ｃ図）はトランジスタ１７０〜１８４を含む。

コンパレータ５２においては、入力デバイス１５０．１５２は堅固なためＰＮＰ である。ＩＮＰＵＴ　Ａ信号はトランジスタ１５０のベースへ与えられる。トラ ンジスタ１５４〜１６０は、再生ラッチを形成する。

トランジスタ１５４および１５８は、トランジスタ１５６Ｊ６０が可能であるよ うに集積回路におけるポケットを共有することができ、これによりこれらノード におけるキャパシタンスを最小限度に抑える。コンパレータ６２は、ＩＮＰＵＴ 　Ｂ信号がトランジスタ１７２のベースに与えられた同様な構造を有する。トラ ンジスタ１５０と１５２のコレクタ間に接続された抵抗１８６と、トランジスタ １７０．１７２のコレクタ感に接続された抵抗１８８はそれぞれヒステリシスを 提供し、再生のための正のフィードバック・ループを閉路する。

乗算器５４（第４Ｃ図）においては、差分の対トランジスタ２０２．２０４と差 分対トランジスタ２０６．２０８を含む差分の対の乗算器、および差分の対トラ ンジスタ２０６．２０８が、コンパレータ５２の出力の制御下で＋／−乗算を行 う。コンバータ５０からのＡ電流は、トランジスタ２１０．２１２および２１４ を介してトランジスタ２０２．２０４へ与えられる。コンバータ５０からの負の 即ち反転Ａ電流は、トランジスタ２１６．２１８および２２０を介して乗算器５ ４のトランジスタ２０６．２０８へ与えられる。同様に、乗算器６４（第４Ｃ図 ）は、コバレータ６２の制御下で＋／−乗算を行う差分の対トランジスタ２３０ ．２３２および差分の対トランジスタ２３４．２３６を含む差分の対乗算器を含 む。コンバータ６０は、Ｂ電流をトランジスタ２３８．２４０．２４２を経てト ランジスタ２３４．２３６へ送る。コンバータ６０からの負の即ち反転Ｂ電流は 、トランジスタ２４４．２４６．２４８を経てトランジスタ２３０．２３２へ送 られる。

乗算器５４からの整流された出力信号は、トランジスタ２０４〜２０８からフィ ルタ５６へ（第４Ｃ図）に、抵抗２５０．２５２を経てカスコード接続されたト ランジスタ２５４．２５６に接続される。

外部フィルタ・コンデンサ３８は、抵抗２５０．２５２間に接続される。

抵抗２５０．２５２は、外部フィルタ・コンデンサ３８の所要値を減少させる。

この回路は、ＬＶＤＴの一次側駆動信号Ｉが２．５ＫＨｚである時、０．１マイ クロフアラツドのコンデンサ３８でよく作動する。Ｂチャネルに対するフィルタ ６６も同様の構造を有する。

乗算器６４からの整流された出力は、時、２３０〜２３６から抵抗２６０．２６ ２を経てそれぞれカスコード接続トランジスタ２６４．２６６に接続される。外 部フィルタ・コンデンサ４０は、抵抗２６０．２６２間に接続される。

Ａチャネルのデユーティ・サイクル乗算器５８（第４Ｃ図）は、差分対トランジ スタ２７０．２７２および差分対トランジスタ２７４．２７６を含む。フィルタ ５６からの出力は、各差分対トランジスタの共通エミッタと接続され、デユーテ ィ・サイクル２進信号ｄおよび１−ｄは差分対トランジスタ２７０〜２７６のベ ースに接続される。これらトランジスタがオンになる短時間、トランジスタ２７ ２．２７４が検出されたＡチャネル信号を積分器７２に接続する。これらのトラ ンジスタがオフの時、時、２７０．２７６はＡチャネル信号を正の電圧供給源Ｖ ＰＬＵＳにダンプする。

Ａチャネル信号が積分器７２に接続される時、Ｂチャネル信号がＶＰＬＵＳヘダ ンブされ、またその反対となる。Ｂチャネルのデユーティ・サイクル乗算器６８ （第４Ｃ図）は、乗算器５８と同様な構造を持ち、差分対トランジスタ２８０． ２８２および差分対トランジスタ２８４．２８６を有する。フィルタ６６の出力 は、各差分対トランジスタの共通エミッタに接続され、デユーティ・サイクル２ 進信号ｄおよび１−ｄはとなる２８０〜２８６のベースに接続されている。これ らトランジスタがオンになる時、２８０．２８６は検出されたＢチャネル信号を 積分器７２に接続する。

これらのトランジスタがオフの時、時、２８２．２８４はＢチャネル信号を正の 電圧供給源ＶＰＬＵＳにダンプする。

第３図の加算器７０により表わされる減算は、Ｂ信号が積分器７２をランプダウ ン（ｒａｍｐ　ｄｏｗｎ）させる間Ａ信号が積分器７２（第４Ａ図）をランプア ップ（ｒａｍｐ　ｕｐ）させるように乗算器５８．６８の出力を接続するだけで 実現される。如何なる場合も、各チャネルは１または０が乗ぜられ、Ａチャネル はトランジスタ２７２．２７４がオンである短時間を乗ぜられ、Ｂチャネル信号 は１−この短時間を乗ぜられる。乗算器５８．６８の簡潔さおよびコンパクトで あることが、本発明のモノリシック集積回路におけるダイ面積を節減するため重 要である。各信号が除かれるかあるいは加算ノードに接続される短い時間がアナ ログ乗算を構成する。

乗算器５８．６８の出力は、積分器７２の積分コンデンサ２９０．２９２の両側 に直接接続される。オフセット温度の安定性は、寄生的な底板リークを平衡させ るため、１００ピコフアラツドの積分コンデンサを２つの対称的な半部として構 成することにより保持される。トランジスタ２９４．２９６は積分器コンデンサ ２９０．２９２に対する電流ソースである。積分コンデンサ２９０．２９２の両 側は、フォロワ・トランジスタ２９８．３００を経、またトランジスタ３０２． ３０４を経て、積分器７２のＤＣ利得を増大しかつ式（１）に示された誤差を低 減する後置増幅器を形成するトランジスタ３１０．３１２に接続されている。後 置増幅器においては、電荷平衡ループの発振周波数を制限するため制限された帯 域幅を持たせることが望ましい。この帯域幅は、トランジスタ３０２．３０４の コレクタ間に接続されたコンデンサ３０６．３０８によって制限される。デユー ティ・サイクル２進信号の周波数は、種々の入力レベルに対しては略々一定であ るが、より大きな入力信号がより早いランプ速度を生じる時積分器の三角波形の 振幅は変化する。トランジスタ３１０．３１２のコレクタは、コンパレータ７４ に接続される。

コンパレータ７４（第４Ａ図）は、高利得および高速度のため２段の再生ラッチ を含む。第１段の再生う・ソチ（ヨ、トランジスタ３２０．３２２．３２４．３ ２６を含む。第２段の再生う・ンチ１よ、トランジスタ３３０．３３２．３３４ ．３３６を含む。第２段の出力（よ、デユーティ・サイクル２進信号ｄおよびデ ユーティ・サイクル２進信号反転１−ｄであり、これらは乗算器５８．６８のト ランジスタ２７０〜２７６および２８０〜２８６に接続されることにより、電荷 平衡ループを閉路する。デユーティ・サイクル２進信号１よまた、乗算器８０お よび８２（第４Ｄ図）を駆動し、これら１よトランジスタ３４０．３４２を含む 単一の差分対トランジスタとして構成される。

出力セクション（第４Ｂ図）の形態は、第５図にお−１で簡素化された形態で示 されている。要件は、として３４０．３４２から切換えられた電流を取り、デユ ーティ・サイクル２進信号の高周波数成分を濾波し、その結果をユーザが選択し 得るスケールファクタを付して出力へ与えることである。外部の出力フィルタ・ コンデンサ４２は、トランジスタ３４０．３４２のコレクタ間に接続されている 。トランジスタ３４０のコレクタは、抵抗３４４を経て演算増幅器３４６の反転 入力側に接続されている。

抵抗３４８は、演算増幅器３４６の反転入力と出力間に接続される。

増幅器３４６の非反転入力は接地され、出力は抵抗３５０を経てトランジスタ３ ４２のコレクタおよびコンデンサ４２の反対側に接続される。トランジスタ３４ ２のコレクタはまた、演算増幅器３５２の反転入力に接続される。外部のスケー ルファクタ抵抗４４は、増幅器３５２の反転入力と出力間に接続され、増幅器３ ５２の非反転入力は接地される。増幅器３５２の出力は、デコーダ２８の電圧出 力を構成する。

増幅器３４６および抵抗３４８．３５０は、抵抗３４８．３５０における電流を 均衡させる電流ミラーとして機能する。これは、増幅器３４６の出力が両抵抗３ ４８．３５０に接続される間、増幅器３４６．３５２に対する入力が仮想的な接 地電位に維持されると考えることにより判るであろう。このため、抵抗３４８． ３５０は与えられる電圧が等しく、その電流が等しい。電流ミラーはコア１２の 機械的な運動を表わす低周波数信号のみ持つが、高周波数のデユーティサイクル ２進信号電流はコンデンサ４２を経てリークのないループに流れる。差分電流は 、出力演算増幅器３５２の加算接合点において平衡化される。増幅器３５２に対 するフィードバック要素は一般に抵抗４４であり、これがコアの運動単位毎の出 力電圧スケールファクタをプログラムする。あるいはまた、このフィードバック 要素は、信号の積分のためのコンデンサでよく、これはＬＶＤＴが閉ループ形態 において使用される時の有効な特徴である。

演算増幅器３４６．３５２は共通の非反転入力を有するため、これらは斬新な増 幅器形態に合体させることができる。再び第４Ｂ図に戻り、トランジスタ３６０ のベースに接続されＧＮＤとラベルされるノードは、第５図に示される両方の演 算増幅器ループにより共有される非反転入力であり、これまた共通の信号である 。第４Ｂ図においてＸ％）’ＳＺで示されるノードは、第５図のＸ％Ｖ％Ｚで示 されるノードに対応している。合体された演算増幅器は、トランジスタ３４７〜 ４０２を含む。トランジスタ３７０．３７２．３７４．３７６は、増幅器３４６ を構成する。トランジスタ３８０．３８２．３８４．３８６．３８８は増幅器３ ５２を構成する。

トランジスタ３６０．３９０．３９２．３９４．３９６を含む第３のループは、 入力の３つの全ての枝線に対するバイアスを設定する。出力回路は、トランジス タ３８８．４００．４０２を含む。ユーザが選択し得るスケールファクタを確立 する外部抵抗４４　（Ｒ、、、、、）は、大きな容量負荷を駆動する能力を持つ ように選定されたものである。出力回路が実際にループ積分器であるため、出力 側の容量負荷は、ループの補償を徐々に増加する効果を有し、この回路は発振し ない。出力回路の電圧出力に対する電流入力の非直線性は、百方部当たり約２で ある。

第４Ｂ図に示した出力回路は、いくつかの利点を提供する。

この回路は、トランジスタ３４０．３４２から与えられた差分電流をシングル・ エンドの電圧出力へ変換する。増幅器に対する基準入力（第５図の増幅器３４６ ．３５２の非反転入力）は、本形態においては接地されるが、このノードは所要 の基準電位に接続してもよい。この出力電圧と差分電流入力完のスケールファク タは、出力側とノード２間に接続された単一のスケール抵抗により確立される。

このため、スケールファクタが単一のユーザが選択し得る抵抗により確立され、 差分電流を出力電圧に変換するために有効な３人力の増幅器が提供される。

トランジスタ３４０．３４２のテール即ちエミッタ電流は、直接出力のスケール ファクタであり、ドリフトが小さくなければならない。帯域ギャップの基準電圧 は、トランジスタ４１０（第４１）のベースに与えられ、このトランジスタはト ランジスタ３４０．３４２に対するエミッタ電流ソースとして働く。

帯域ギャップ基準電圧はまた、トランジスタ４１２．４１４（第４Ｄ図）のベー スに与えられる。ＲＴＯオフセット９６においては、トランジスタ４１２．４１ ４のコレクタがそれぞれトランジスタ４１６．４１８を経て、デユーティ・サイ クル乗算器のトランジスタ３４０．３４２のコレクタに接続される。トランジス タ４１２．４１４のエミッタは、それぞれ抵抗４２０．４２２に接続されている 。

出力オフセットは、抵抗４２０．４２２の一方とＶＭＩＮＵＳ間に接続された抵 抗（図示せず）、あるいはそれぞれ抵抗４２０．４２２とＶＭＩＮＵＳ間に接続 された等しくない抵抗により外部でプログラムすることができる。

帯域ギャップ基準８４の概略図が第６Ｂ図に示され、トランジスタ４３０〜４４ ３を含む。出力ＢＧＯＵＴは、　安定帯域ギャップ電圧に１つのダイオード降下 電圧を加えたものである。

このダイオード降下電圧は、駆動される電流ソースのベース／エミッタ接合点に 対する補償を行い、温度に安定な電流ソースを提供する。

一次側ドライバ２６の詳細図は第６Ａ図および第６Ｂ図に示され、正弦波発振器 ５００および電力ドライバ５０２を含む。

この発振器５００（第６Ａ図）においては、マルチバイブレータがトランジスタ ５０４．５０６．５０８．５１０を含み、トランジスタ５１２．５１３が電流ソ ースとして機能する。周波数は、トランジスタ５０４．５０６のエミッタ間に接 続された外部のコンデンサ３６によりプログラムされる。マルチバイブレータは 、トランジスタ５２０．５２２．５２４．５２６を含む交差接続された差分フォ ロワを介して緩衝される三角波形出力を生じる。

この差分フォロワは、トランジスタ５３０．５３２．５３４．５３６および抵抗 ５４０．５４２．５４４．５４６を含む正弦波整形ネットワークを駆動する。ト ランジスタ５２４のエミッタは３、トランジスタ５３０のベースに接続され、抵 抗５４０を介してトランジスタ５３２のベースに接続されている。トランジスタ ５２６のエミッタは、トランジスタ５３６のベースに接続され、また抵抗５４６ を介してトランジスタ５３４のベースに接続されている。トランジスタ５３２の ベースは、抵抗５４２を介してトランジスタ５１４のコレクタに接続され、トラ ンジスタ５３４のベースは抵抗５４４を介してトランジスタ５１４のコレクタに 接続されている。トランジスタ５３０．５３２．５３４および５３６のエミッタ は、共に電流ソース・トランジスタ５４９のコレクタに接続されている。トラン ジスタ５３０．５３４のコレクタは一つに接続され、正弦波整形回路の１つの出 力を形成し、トランジスタ５３２．５３６のコレクタは一つに接続されて、正弦 波整形回路の他の出力を形成する。トランジスタ５１４は、正弦波整形回路に対 する電流ソースとして機能する。

第６Ａ図の正弦波整形回路の形態は、電流ソース５１４が１つしか必要とされな い点で有利である。トランジスタ５１４により与えられる電流の大きさは、波形 整形回路の正弦波出力における高調波を抑制するために変更することができる。

正弦波整形回路のテール電流は、トランジスタ５４９からの正弦波および帯域ギ ャップ基準からの１００マイクロアンペアの温度に安定な電流である。

正弦波の振幅および周波数は、温度に対して一定でなければならない。トランジ スタ５４９により正弦波整形回路へ供給される電流は、温度に安定である。温度 に安定な正弦波出力ならびにを生じるためには、正弦波整形回路のスケールファ クタおよび正弦波整形回路に与えられる三角波形のビークピーク振幅は、共に絶 対温度に比例しなければならない。

このような比例性は、ダイオード５３１、抵抗５３７、およびトランジスタ５３ ３．５３５により確立される。その結果、トランジスタ５１２．５１３．５１４ により与えられる電流は、全て絶対温度に比例する。正弦波整形回路のスケール ファクタは、トランジスタ５１４および抵抗５４２．５４４．５４０．５４６か らの電流により確立される。このような構成により、マルチバイブレータの周波 数は温度に対し一定であるが、その振幅は絶対温度に比例する。その結果、整形 回路の正弦波出力は、振幅および周波数の双方において温度に安定である。

発振器５００からの正弦波出力は、電力ドライバ５０２（第６ｃ図）におけるト ランジスタ５５０のエミッタに接続された差分電流である。このドライバ回路は ２つの機能を行う。この回路は、差分−次側ドライバの共通モードをＶＰＬＵＳ とＶＭＩＮＵＳ間の中間に置く。トランジスタ５５４．５５６および抵抗５５８ ．５６０．５６２．５６４は、電圧／電流コンバータを構成する。ＬＥＶで示し た２つのノードは、信号の一部を分路することにより一次側信号の振幅をプログ ラムするため用いられる。トランジスタ５６６．５６８は等しい電流を通すため 、差分正弦波入力により生じる不均衡状態にも拘わらず、このループは通す５５ ４．５５６を等しい電流を有するように強制する。電圧／電流コンバータはゼロ 点に駆動されるため、補正すべき非直線性はなく、この回路のこの部分は高調波 の合計歪みが１００ｄＢ減少する。

電力出力段は、入力相互コンダクタンスとしてドライバを含むループ積分器を形 成する。出力負荷は、大きな容量性負荷が駆動できるように、ループ積分器に直 接接続されている。

もし用途がシリコン回路に対して有害な環境にあるならば、長いケーブルを介し てＬＶＤＴを駆動することが必要である。

別の要件は、誘導負荷に対する電流リミッタにある。電流リミッタがオンになる と、ｄｉ／ｄｔは大からゼロになり、誘導子電圧を消滅させる。ＬＶＤＴのコア が除去されると、−次側のインダクタンスは略々因数１０だけ減少し、これは最 も厳しい過負荷が予期され得る時である。増幅器の歪みは、２５ミリアンペアを 駆動する時は約５０ｄＢ低下し、無負荷の場合は１００ｄＢ低下する。１つの電 力増幅器に対する出力スタックはトランジスタ５７０．５７２．５７４を含むが 、他の電力増幅器に対する出力スタックはトランジスタ５７６．５７８．５８０ を含む。

−次側ドライバに対する熱で停止する回路は、トランジスタ５８２．５８４．５ ８６．５８８．５９０．５９２を含む。この熱停止回路は、温度の関数として迅 速に増加する電流を生じる。トランジスタ５８４のコレクタは、正弦波整形回路 に対する電流ソースであるトランジスタ５４９のコレクタに接続される。トラン ジスタ５８４に流れる電流が温度の上昇のため増加すると、正弦波整形回路のエ ミッタ電流が低減される。その結果、正弦波整形回路の出力振幅は、実質的な高 調波の歪みもなく減少する。熱停止回路は、約１４５℃で正弦波整形回路に流れ る電流を低減し始めて、１６５℃でこの電流を徐々にゼロに低減するように設計 されている。

熱停止回路の作動のため異なる温度範囲を選定できることが理解されよう。

熱停止回路により生じる温度の関数として正弦波出力の振幅における緩やかな低 減は、先に述べたＬＶＤＴデコーダに関して特に有利である。このデコーダは、 比率（Ａ−Ｂ）／（Ａ十Ｂ）を計算するため、−次側駆動信号の変動に対しては 比較的敏感ではない。従って、熱停止回路が作動状態になり正弦波の振幅を低減 させる時、デコーダは高い精度で作動を継続できる。非常に小さな正弦波振幅で 、デコーダの誤差が増加する。しかし、この点までは、例え駆動回路の最高温度 を越えても、正確な作動が維持される。従って、本文に開示した熱停止回路は、 緩やかな即ち徐々の熱による停止を行うが、これは一時的な高温度の場合に有利 である。

第４Ａ図乃至第４Ｄ図および第６Ａ図乃至第６Ｃ図の回路を内蔵するモノリシッ ク集積回路が、ＬＶＤＴの位置のトランスジューサと共に作動するように構成さ れた。この集積回路は、外部の能動要素も外部調整も一切不要である。測定され たスケールファクタ安定度は、℃当たり百万部単位で２０である。

オフセット安定度は、℃当たり百万部単位で１０であり、また非直線性は０．０ ２％であり、典型的なＬＶＤＴのそれより遥かに優れている。これらの結果は、 トリミングなしで達成された。

発振器５００に関しては、正弦波の振幅の測定された温度安定度は℃当たり百万 部単位で１０００であり、周波数安定度は℃当たり百万部単位で２５０、また高 調波歪みは４５ｄＢ以下である。

本文に述べた集積回路は、良好な性能をもたらしながら、ＬＶＤＴ位置トランス ジューサを用いてコストおよび複雑さを劇的に低減した。本回路は、総供給電圧 が僅かに１０．８ボルトで単一あるいは二重電源で作動する。ゼロ入力電流は１ ２ミリアンペアである。本集積回路は、１４ミクロンの３Ω−ｃ　ｍ　Ｅ　Ｐ　 Ｉ　％５ｉＣｒの薄膜抵抗、シリコン窒化物コンデンサ及び２レベル金属により 接合点隔離バイポーラ・プロセスで製作された。

本文に示したＬＶＤＴインターフェース回路は、比率Ｋ　（Ａ−Ｂ）／　（Ａ十 Ｂ）を計算するため、−次ωり駆動電圧における変動には実質的に敏感でない。

更に、本文に述べた回路は、−次側駆動電圧を位相シフトすること、およびこれ を二次側デコーダ回路に与えることの要件を排除し、これにより電位の誤差の根 源を排除した。更にまた、本文に示したデコーダ２８は、ＬＶＤＴの２つの二次 側電圧間に生じ得る位相シフトに対して敏感でない。

デコーダの別の実施態様は、第３図のデコーダより簡単であり、信号ＡとＢ間の 位相シフトが予期されない状態において有効である。このような場合の一例とし ては、ブリ・シジ回路の出力を復号する場合がある。別の実施態様は、第７図に ブロック図で示される。正弦波信号が検出なしに直接処理される。単一のコンパ レータ６０２が入力信号ＡおよびＢの極性を検知し、次いで積分の直前に＋／− 乗算を行う。

ＩＮＰＵＴ　Ａ信号は電圧／電流コンバータ６０４に与えられ、ＩＮＰＵＴ　Ｂ 信号は電圧／電流コンバータ６０６に与えられる。

コンバータ６０４の出力はデユーティ・サイクル乗算器６０８に与えられ、また コンバータ６０６の出力はデユーティ・サイクル乗算器６１０へ与えられる。乗 算器６０８および６１０は、それぞれ電荷平衡ループの出力からデユーティ・サ イクル２進信号ｄおよび１−ｄを受取る。乗算器６０８および６１０は加算器６ １２において加算され、加算器の出力６１２は乗算器６１４へ与えられる。

乗算器６１４の制御入力は、コンパレータ６０２の２進出力である。

乗算器６１４の出力は積分器６１６へ与えられ、その出力はコンパレータ６１８ により検知される。コンパレータ６１８の出力は、それぞれ乗算器６０８および ６】０に接続されるデユーティ・サイクル２進信号ｄおよび１−ｄである。コン パレータ６１８の出力もまた、第３図および第４Ａ図乃至第４Ｄ図ＮＩ関して本 文に述べた如く構成することができる出力回路６１８を経て供給される。上記の ように、第７図の回路は、ＩＮＰＵＴ　ＡおよびＩＮＰＵＴ　Ｂ信号が同位相に ある時良好に作動する。

しかし、これらの信号が位相シフトされる時、出力は前記２つの信号のゼロ交差 間の期間中は誤りとなる。

現在本発明の望ましい実施態様と見做されるものを示し記したが、当業者には本 発明の種々の変更および修正が頭書の特許請求の範囲により規定される如き本発 明の範囲から逸脱することなく可能であることが明らかであろう。

浄書（内容に変更なし） 浄書（内容に変更なし） −”■　−）＋５Ｖ　ＧＮり 浄書（内容に変更なし） 浄書（内容に変更なし） ＦＩＧ、４Ａ 浄書（内容に変更なし） ＦＩＧ、４Ａ清さ 浄書（内容に変更なし） ＦＩｏ、４Ｂ ＷＯ８９１０４９４９ＰＣＴ／Ｌ：５８８１０３６６８ＦＩＧ、４Ｂ　Ｃ０ＮＴ 。

浄書（内容に変更なし） ＦＩＧ、４Ｃ 浄書（内容に変更なし） ＦＩＧ、４Ｃ≠１ 浄書（内容に変更なし） ＦＩＧ、４Ｄ 浄書（内容に変更なし） ＦＩＧ、４Ｄ島き 浄書（内容に変更なし） Ｌ　＋Ｉ ＦＩＧ、６Ａ ＰＣｒ７ｔ：５８８７０３６６８ ＷＯ８９／徊９４９ Ｓし＝：Ｊｌ＋　Ｉ＝ｉシーーー− ｖ１’０８９１０４９４９　ＰＣ′ｒ／ｌ、！５８８７０３６６８ＦＩＧ、６Ｂ ＦＩＧ、６Ｃ ＦＩＧ、６ＣＣ０ＮＴ。

浄書（内容に変更なし） 手続補正書坊幻 １、事件の表示 ＰＣＴ／ＵＳ　８８１０３６６８ ２、発明の名称 線形可変差動変圧器 ３、補正をする者 事件との関係　特許出願人 住所 名　称　アナログ・ディバイセス・インコーホレーテッド４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 電話３２７０−６６４１〜６６４６ ５、補正命令の日付　平成　３年　１月２２日　溌送日）ｌＮｌｊＭＩ１１ｍ＋ ｔＭＩ　ＡｅｓｌｌｌＪ申ｂ＋　ＰＣり／υＳε８１０３６６Ｂ　−２−国際調 査報告 ＵＳ　８８０３６６８

Claims (20)

【特許請求の範囲】
1. １．一次側巻線と、１対の二次側巻線と、可動コアとを含む線形可変差動変圧器 の位置のトランスジューサに使用されるインターフェース回路において、 励起信号を前記一次側巻線に与える駆動手段と、前記対の二次側巻線に誘起され た信号に応答して、下式の解として前記コアの位置ｐを計算するデコーダ手段と を設けることを特徴とするインターフェース回路。 ｐ＝（Ｋ（Ａ−Ｂ）／Ａ＋Ｂ） 但し、ＡおよびＢは前記対の二次側巻線に誘起される信号を表わし、Ｋは一定の スケールファクタ。
2. ２．前記デコーダ手段が、 前記対の二次側巻線に誘起された信号を整流して濾波し、検出Ａ信号および検出 Ｂ信号を生じる手段と、前記検出Ａ信号と検出Ｂ信号に応答して、Ｂ／（Ａ＋Ｂ ）を表わすデューティ・サイクルを有する２進信号を生じる電荷平衡ループと、 前記２進信号に応答して下記の値を生じる出力回路手段とを含むことを特徴とす る請求項１記載のインターフェース回路。 （Ｋ（Ａ−Ｂ）／Ａ＋Ｂ）
3. ３．前記電荷平衡ループが、 前記検出Ａ信号を前記２進信号で乗じて第１の乗算器出力を生じる第１の乗算器 手段と、 前記検出Ｂ信号を前記２進信号で乗じて第２の乗算器出力を生じる第２の乗算器 手段と、 前記第１の乗算器出力に応答して１つの方向に積分し、かつ前記第２の乗算器出 力に応答して反対方向に積分する積分器手段と、 前記積分器手段の出力を予め定めた基準レベルに比較して、前記２進信号を生じ るコンパレータ手段とを含むことを特徴とする請求項２記載のインターフェース 回路。
4. ４．前記第１および第２の乗算器装置がそれぞれ差分の対トランジスタを含むこ とを特徴とする請求項３記載のインターフエース回路。
5. ５．前記出力回路手段が、 基準電流Ｉｒｅｆを生じる手段と、 該基準電流を前記２進信号で乗じて第３の乗算器出力を生じる第３の乗算器手段 と、 前記基準電流を反転した前記２進信号で乗じて第４の乗算器出力を生じる第４の 乗算器手段と、 前記第３の乗算器出力と前記第４の乗算器出力間の差を得る加算手段とを含み、 前記差はＩｒｅｆ（Ａ−Ｂ）／（Ａ＋Ｂ）を表わし、 前記加算手段の差の出力の高周波数成分を濾波する低域フィルタ手段と、 前記濾波された差の出力を出力電圧に変換する演算増幅器手段とを含むことを特 徴とする請求項３記載のインターフェース回路。
6. ６．前記演算増幅器手段が、前記出力電圧と前記コアの位置間のスケールファク タを決定する選択可能なフィードバック抵抗を含むことを特徴とする請求項５記 載のインターフェース回路。
7. ７．前記第３の乗算器手段と前記第４の乗算器手段が一体に単一の差分対を構成 することを特徴とする請求項５記載のインターフェース回路。
8. ８．前記駆動手段が、 三角波形信号を生じるマルチバイブレータ手段と、前記三角波形信号に応答して 正弦波形信号を生じる整形手段と、 前記正弦波形信号に応答して前記励起信号を前記一次側巻線へ与える電力ドライ バ手段とを含むことを特徴とする請求項１記載のインターフェース回路。
9. ９．前記駆動手段が重に、前記インターフェース回路の温度が予め定めた値を越 える時、増加する温度の関数として、前記正弦波形信号の振幅を歪みを実質的に 増加させることなく徐々に減少させて、前記デコーダ手段が減少した一次側駆動 信号についての作動を継続するようにする熱停止手段を含むことを特徴とする請 求項８記載のインターフェース回路。
10. １０．前記整形手段が、差分の三角波形を差分の正弦波形に変換する整形回路と 、前記整形回路に対するエミッタ電流ソースと、前記差分の正弦波形の歪みを制 御する単一の電流ソースとを含むことを特徴とする請求項９記載のインターフェ ース回路。
11. １１．前記熱停止手段が、前記予め定めた温度より高い温度の関数として前記整 形回路に与えられるエミッタ電流を変化させることを特徴とする請求項１０記載 のインターフェース回路。
12. １２．前記三角波形信号が絶対温度に比例する振幅を有し、前記単一の電流ソー スが絶対温度に比例する電流を供給し、前記エミッタ電流ソースが温度に安定で あり、以て前記正弦波形信号が振幅および周波数において温度に安定となること を特徴とする請求項１０記載のインターフェース回路。
13. １３．前記デコーダ手段が、 前記対の二次側巻線に誘超された信号を整流して濾波し、検出されたＡ信号およ び検出されたＢ信号を生じる手段と、前記検出Ａ信号と検出Ｂ信号に応答して、 Ｂ／（Ａ＋Ｂ）を表わすデューティ・サイクルを有する制御信号を生じる電荷平 衡ループとを含み、該電荷平衡ループは、前記検出Ａ信号を前記制御信号で乗じ て第１の乗算器出力を生じる第１の乗算器手段と、前記検出Ｂ信号を反転した前 記制御信号で乗じて第２の乗算器出力を生じる第２の乗算器手段と、前記第１の 乗算器出力に応答して１つの方向に積分し、かつ前記第２の乗算器出力に応答し て反対方向に積分する積分器手段と含み、該積分器手段は前記制御信号をその出 力に生じ、前記制御信号に応答して値Ｋ（Ａ−Ｂ）／（Ａ＋Ｂ）を生じる出力回 路手段を含むことを特徴とする請求項１記載のインターフェース回路。
14. １４．前記出力回路手段が、 前記２進信号に応答して差分電流Ｉｒｅｆ（Ａ−Ｂ）／（Ａ＋Ｂ）を生じる手段 （但し、Ｉｒｅｆは基準電流）と、前記差分電流の高周波数成分を濾波する低域 フィルタ手段と、 前記差分電流を前記増幅器に対する基準入力に関する出力電圧へ変換する３入力 増幅器とを含むことを特徴とする請求項２記載のインターフェース回路。
15. １５．前記増幅器が、前記出力電圧と前記コアの位置間のスケールファクタを決 定する選択自在なフィードバック抵抗を含むことを特徴とする請求項１４記載の インターフェース回路。
16. １６．等しい周波数の１対の信号を処理してその相対振幅を決定するデコーダに おいて、 前記対の信号を整流して濾波し、検出されたＡ信号と検出されたＢ信号を生じる 手段と、 前記検出Ａ信号と検出Ｂ信号に応答して、Ｂ／（Ａ＋Ｂ）を表わすデューティ・ サイクルを有する２進信号を生じる（但し、ＡおよびＢは対の信号の各振幅を表 わす）電荷平衡ループと、 前記２進信号に応答して、値Ｋ（Ａ−Ｂ）／（Ａ＋Ｂ）を生じる（但し、Ｋは一 定のスケールファクタ）出力回路手段とを含むことを特徴とするデコーダ。
17. １７．前記電荷平衡ループが、 前記検出Ａ信号を前記２進信号で乗じて第１の乗算器出力を生じる第１の乗算器 手段と、 前記検出Ｂ信号を前記２進信号で乗じて第２の乗算器出力を生じる第２の乗算器 手段と、 前記第１の乗算器出力に応答して１つの方向に積分し、かつ前記第２の乗算器出 力に応答して反対方向に積分する積分器手段と、 前記積分器手段の出力を予め定めた基準レベルに比較して前記２進信号を生じる コンパレータ手段とを含むことを特徴とする請求項１６記載のデコーダ。
18. １８．正弦波形信号を生じる発振器において、三角波形信号を生じるマルチバイ ブレータ手段と、前記三角波形機能に応答して前記正弦波形信号を生じる整形手 段と、 前記発振器の温度が予め定めた値を越える時、上昇する温度の関数として、歪み を実質的に増加することなく前記正弦波形信号の振幅を徐々に減少させる熱停止 手段とを設け、該熱停止手段は前記整形手段に対するバイアス電流を変化させる 手段を含むことを特徴とする発振器。
19. １９．差分三角波形を差分正弦波形に変換する整形回路において、 前記差分三角波形を各ベース電極で受取る第１のトランジスタと第２のトランジ スタと、 前記差分三角波形を値Ｒの第１および第２の抵抗を介して各ベース電極で受取る 第３のトランジスタと第４のトランジスタと、 前記第１と、第２と、第３と、第４のトランジスタのエミッタ電極に接続された エミッタ電流ソースと、第２の電流ソースと、 前記第３のトランジスタのベース電極と前記第２の電流ソース間に接続された値 Ｒ／２の第３の抵抗と、前記第４のトランジスタのベースと前記第２の電流ソー ス間に接続された値Ｒ／２の第４の抵抗とを設けることを特徴とする整形回路。
20. ２０．差分電流を基準レベルに関する電圧出力に変換する増幅器において、 電圧出力を生じ、前記基準レベルに接続された基準入力と、前記差分電流の１つ の成分を受取る信号入力とを含む差動増幅器と、 前記電圧出力と前記信号入力間に接続されたスケールファクタ抵抗と、 前記差動増幅器の信号入力に接続された出力と、前記差分電流の他方の成分を受 取る第１の入力と、前記基準レベルに接続された第２の入力とを有する電流ミラ ー手段とを設けることを特徴とする増幅器。