JPH07504071A - 交換デジタルネットワークを介してデータターミナル装置をインターネットワーク化するシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 交換デジタルネットワークを介してデータターミナル装置をインターネットワー ク化するシステム 発明の分野 本発明は公衆交換デジタルネットワーク（Ｐｕｂｌｉｃ　５ｗ１ｔｃｈｅｄ　Ｄ ｉｇｉｔａｌ　ＮｅｔＷＯｒｋｓ　：ＰＳＤＮｓ）にアクセスすることにより、 複数のパーソナルコンピュータｅローカルネットワーク（ＰＣ−ＬＡＮ）等の通 信ステーションを相互連結するためのシステムに関する。上記ＰＳＤＮは、通常 のキャリアによって形成されるものであり、通常のキャリアとは、相互交換キャ リア、ローカル交換キャリア、外国電話会社等をいう。本発明はより詳しくは、 交換デジタルネットワークを介してデータターミナル装置を相互ネットワーク化 （インターネットワーク（ｔ、）するための、顧客前提を基礎とするシステム（ ｃｕｓｔｏｍｅｒ−ｐｒｅｍｉｓｅ−ｂａｓｅｄ　ｓｙｓｔｅｍ　）と、これに 関連して、複数の狭周波数帯（ｎａｒｒｏｗ　ｂａｎｄ）チャンネルを用いて１ つの実質的に広周波数帯のネットワークを構成する方法とに関する。上記方法は ラン（ＬＡＴｈりとターミナル宛先アドレスを電話番号に変換し、その後、ＰＳ ＤＮ専用プライベートラインネットワークの双方又は一方を介して複数の離れた 宛先に複数の電話接続を形成する（成立させる）。また上記方法はその一方で、 所定のチャンネル使用基準に基づいてエンドポイント（ｅｎｄ　ｐｏｉｎｔｓ　 ：末端）同土間の調節を行うと共に、ダイナミック（動的）帯域割振を行う。

本発明はまた、直接メモリアクセス（ＤＭＡ）データ転送を制御する装置及び方 法にも関する。より詳しくは、直接メモリアクセス要求・制御スイッチが、１つ のデータメモリと複数のＢチャンネルコントローラ（これらによりデータが１つ の通信交換ノードから次の通信交換ノードへ伝達される）の間のチャンネルをマ ツプする（ｍａｐｐｉｎｇ：調査する。精密にしるす、写像する）。直接メモリ アクセス要求・制御スイッチは、ビット・バイトデータ転送の制御を行う。よっ て、このタスクをメインＣＰＵが負わなくて済む。

本発明はさらに、交換ネットワークアクセスシステムを公衆交換デジタルネット ワークに同期させるための装置及びそれに関連する方法に関する。より詳しくは 、本発明は、交換ネットワークアクセスシステムに接続された通信ラインの幾つ かの可能なオーダの最高次のものから成るフレーミングシーケンス（ｆｒａｍｉ ｎｇ（フレーム指示、枠空け）　５ｅｑｕｅｎｃｅ）からマスタークロックを引 出すための装置及びその関連方法に関する。

背景技術 １９８０年代にあっては、ＬＡＮによって相互連結されたパーソナルコンピュー タやワークステーションが急増した。この相互連結により、地方ユーザは資源を 共有することができた。しかし、１９８０年代のＬＡＮの成長は予想不可能であ ったし特定の地域のみのことであった。したがって、１９９０年代に入ると、広 域ネットワーク（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋｓ：　ＷＡＮ　ｓ　）を 開発してＬＡＮ同士をインターネットワーク化する必要が生じてきた。このイン ターネットワーク化により、ユーザは分配された情報資源をまとめたり、組織化 したり、管理したり、素早くアクセスしたりすることができる。上記ＷＡＮは、 ＰＣ／ＬＡＮ環境、高性能ターミナル。

ワークステーション及び大型ホスト環境の間のブリッジを形成する。ＷＡＮによ りＰＣユーザは遠隔高帯域アプリケーション（例えば、画像（（［、）、ＣＡＤ ／ＣＡＭ、データベース管理）にアクセスすることができる（ＣＡＤ：Ｃｏｍｐ ｕｔｅｒ−Ａｉｄｅｄ　Ｄｅｓｉｇｎ）（ＣＡＮ：Ｃｏｍｐｕｔｅｒ−Ａｉｄｅ ｄ　Ｍａｎｕｆａｃｔｕｒｅ）。したがって、遠隔通信設備は高帯域能力を有さ ず、また、新しいコンピュータアプリケーション（絶えず増大していく情報を取 扱うものである）にめられる信頼性を有していない。このことは、ＶＡＮ開発に おける阻害となっていた。

過去において、公衆交換ネットワークのいくつかの狭周波数帯（ｎａｒｒｏｗ　 ｂａｎｄ　）チャンネルを合成して１つの広周波数帯（帯域）設備を作ろうとす る試みがなされた。これら装置は典型的には、各狭周波数帯チャンネルを独立形 成することによって、結果的に複数の伝送路を構成するものである。この複数の 伝送路は異なるネットワーク装置を通って延びるものである。よって、各狭周波 数帯チャンネルは異なる物理的長さを有し、したがって、異なる伝搬時間もしく は伝送遅れを有する。この手法を実施化する装置は米国特許第４．５７７、３２ １号（１９８６年３月１８日発行１発明者ナツシュ（Ｎａｓｈ））に開示されて いる。上記米国特許に示されたシステムは１つの高帯域情報ストリームを複数の ストリームに分けた後、複数の狭周波数帯チャンネルに情報を同時伝送し、最終 的には受信側の端部において元の情報ストリームを再構築するものである。付随 電話機を用いて各接続を形成する（それ以前の通信とは独立して）。各接続での 伝達遅れは、テストパターンを送・受信することにより計測される。補償・調整 用の遅れを各ラインに挿入することにより、全てのチャンネルについて各狭周波 数帯域チャンネルに沿って送られる情報は適切な時間遅れで到着する。

各狭周波数帯伝送路を独立形成すると問題が生ずる。なぜなら、すでに形成され ている複数の通信路のいずれかのある中央局（ｃｅｎｔｒａｌ　ｏｆｆｉｃｅ） が、上記複数の通信路の１つに対する同期を維持しようとして、いつでも（不特 定時に）フレームスリップ（ｆｒａｍｅ　５ｌｉｐ）もしくはエクストラビット （ｅｘｔｒａ　ｂｉｔ）を生成し得るからである。このようなフレームスリップ が生成されると、前もって決められていた全ての相対的な時間遅れが無効（無意 味）になる。新たな時間遅れパラメータを確認・検知しなければならず、複数の チャンネルを再同期させねばならない。これでは、ネットワークの処理能力性能 が低下してしまう。この目的のために複数のチャンネルを再同期させることは難 しい。なぜなら、フレームスリップが広大なネットワークの中で発生するパター ンを予測できないからである。本発明は上記従来技術の問題点を解決するもので ある。

発明の開示 本発明はＰＳＤＮと専用プライベートラインネットワークの双方にアクセスする ことによって、ＰＣ／ＬＡＮ等の通信ステーション同士を相互連結するシステム アーキテクチャ及びその関連方法を提供するものである。本発明は反転多重化方 式（ｉｎｖｅｒｓｅ　ｍｕｌｔｉｐｌｅｘｉｎｇ）という手法を用いる。この手 法では、まず高帯域データパケット（ｐａｃｋｅｔｓ）のストリーム（ｓｔｒｅ ａｍ）を複数の狭帯域パケットのストリームに分割し、これらを公衆交換デジタ ルネットワークを介して複数の狭周波数帯チャンネルに伝達する。複数のデータ パケットは遠隔地の別の交換ネットワークアクセスシステムによって受信さね、 再結合されることにより元の高帯域情報ストリームが形成される。反転多重化処 理により、複数の狭周波数帯チャンネルが、高帯域の最終ユーザーに１つの高帯 域チャンネルとして現われる。本発明はまた、自動帯域割振（ａｌ　１ｏｃａｔ ｉｏｎ）をアジリティ　（ａｇｉｌｉｔｙ：利用可能な帯域のトータル量を変え る能力及び、どの通信ラインもしくはどのチャンネルから帯域が来ているのかを 判定する能力。専用プライベートラインでは帯域の量は固定されている。）をも って実行できるようにするためである。即ち、狭周波数帯チャン＊ｋをｒ必要に 応じて」ユーザ帯域使用基準（クリテリア）に基づいて加えたり外したりするこ とによって、処理能力を最適化すると共に、データ通信コストを削減するもので ある。

交換スイッチネットワークアクセスシステムは、公衆交換デジタルネットワーク と専用プライベートラインネットワークの双方を介して、もしくは、通常のキャ リアにより提供（形成）される複数の標準的な通信サービスを組合せたものを介 して（どのような組合せでも可）、遠隔地の高帯域ユーザ同士の間の通信に対し て即座に応用・適用することができる。

したがって、本発明の１つの態様によれば、交換デジタルネットワークの通信ラ インを介してユーザターミナル同士の間で高帯域データメツセージをパケットの 形で伝送する方法が提供される。この方法は、デジタルデータのパケットを受取 るステップと、通信接続を形成するステップと、形成された通信接続の利用可能 なタイムスロットを確認・識別するステップと、順序決定（ｓｅｑｕｅｎｃｉｎ ｇ）及び経路指示（ｒｏｕｔｉｎｇ）用の情報を追加・付加するステップと、識 別されたタイムスロットの複数のパケットの各々を伝送するステップとから成る 。

本発明の他の態様によれば、交換デジタルネットワークにより接続された遠隔通 信ステーション同士の間で高帯域メツセージを伝達する方法が提供される。この 方法は、受信ステーションへ延びる複数の通信接続を形成するステップと、各メ ツセージを１つもしくは２つ以上のデジタルデータパケットにするステップと、 各パケットを複数のサブパケットに分けるステップと、これらサブパケットを上 記複数の通信接続を介して送信するステップと、受信端において上記複数のサブ パケットを受信するステップと、上記複数のサブパケットをパケットに再組立す るステップとから成る。

本発明の他の態様によれば、交換デジタルネットワーク内の通信ラインを介して ユーザターミナル同士の間で高帯域データメツセージをパケットの形で送信する ための装置が提供される。この装置は、交換手段のどの入力タイムスロットから のデータビットでもこれらデータビット同士を交差接続・結線（ｃｏｒｓｓ　ｃ ｏｎｎｅｃｔｉｎｇ）シ、それを１つもしくは複数のチャンネルのどのタイムス ロットにでも出力できる手段と、上記データビットを反転多重化する手段とから 成る。

本発明の他の態様によれば、１つの通信交換ノードから次のノードヘデータを伝 送するＢチャンネルコントローラとデータメモリの間のチャンネルを写像（謔ｐ ）するための装置及びその関連方法が提供される。この装置は直接メモリアクセ ス要求及び制御スイッチ（交換部）を有し、このスイッチはアドレスポインタ（ ｐｏｉｎｔｅｒ）を用いて、割当てられたＢチャンネルコントローラからより多 くの情報がほしいという要求に応答して、データメモリに伝送されるべきデータ の位置決め（検出）をする。Ｂチャンネルコントローラは、スペース−タイム− スペース・スイッチ（ｓｐａｃｅ−ｔｉｍｅ−ｓｐａｃｅ　５ｗ１ｔｃｈ）に接 続されたＴＤＭハイウェイ上の適切なタイムスロット上にデータのバースト（ｂ ｕｒｓｔｓ）を出力し、その後上記スペース−タイム−スペース・スイッチがデ ータを適切な通信ラインに伝送し、データが公衆交換デジタルネットワークを介 して送信される。上記直接メモリ要求及び制御スイッチにより、効率的なデータ 処理が行われると共に、交換ネットワークアクセスシステムに対する効率的な資 源利用が可能になる。

本発明の他の態様によれば、本発明の交換ネットワークアクセスシステムをＰＳ ＤＮに同期させる装置及び方法が提供される。この場合、システムマスタークロ ックは、交換ネットワークアクセスシステムに接続された通信ラインのいくつか の可能なオーダの最高次のもののフレーム化シーケンス（ｆｒａｍｉｎｇ　５ｅ ｑｕｅｎｃｅ）から作られる。メインＣＰＵで実施されるクロック管理プロセス によって、まずシステムマスタークロックを供給するために１つのラインインタ ーフェースが任意選択される。次に、複数のラインインターフェースから状態変 化インジケータを受信すると共に管理・処理する。状態変化インジケータによっ てより高いオーダの通信ラインがすでに作動していることが判明すれば、クロッ ク管理プロセスが対応ラインインターフェース上のデジタル位相同期ループ（ｄ ｉｇｉｔａｌ　ｐｈａｓｅ　ｌ。

ｃｋ　１ｏｏｐ：　Ｄ　Ｐ　Ｌ　Ｌ）に働きかけ、ラインインターフェースから 引出されたクロックがＴＤＭインターフェースに出力されるようにする。ＴＤＭ インターフェースは上記引出されたクロックを全交換ネットワークアクセスシス テムに分配する。

上記クロック管理プロセスはまた、アクティブ（な）システムマスタークロック 源が遮断あるいは、故障すると、切換え（ｃｕｔ−ｏｖｅｒ）動作が起こるよう にしている。

したがって、本発明の１つの目的は、ＰＳＤＮに高帯域アクセスすることにより 、グローバルなＷＡＮ相互連結を可能にし、よってＰＣやターミナルのユーザが 遠隔ホストや供給源に存在する計算資源を共有することができるようになり、さ らに、遠隔ホストや供給源に保存されている情報や高帯域アプリケーションにア クセスすることができるようにすることである。

本発明の他の目的は、各コールセツション（ｃａｌｌ　５ｅｓｓｉｏｎ　）に「 必要とされる」範囲でダイナミック帯域割振によって帯域アジリティを与えるこ とにより、ＬＡＮ、ターミナル及びワークステーション間の通信コストを低減す ることである。

本発明の他の目的は、同時・並行ＷＡＮ接続を行うと共に、複数のネットワーク サービスとネットワークキャリアに反転多重化処理を施すことにより、ＬＡＮ。

ターミナル及びワークステーション間の相互ネットワーク化を簡略化することで ある。

本発明の他の目的は、Ｔ１バックアップ（Ｔｌ　ｂａｃｋｕｐ）やピークオーバ ーフロー管理のような新しい非同期ＣＭ）アプリケーションに要求される高い帯 域通信設備条件に合う装置や方法を提供することである。

本発明の直接メモリアクセス要求及び制御スイッチの他の目的は、コール・パイ ・コール基準（ｃａｌ　１−ｂｙ−ｃａｌ　１　ｂａｓｉｓ）で直接メモリアク セスチャンネル指定・割当をソフトウェア管理する装置及び方法を提供すること である。

本発明の直接メモリアクセス要求及び制御スイッチの他の目的は、まずファース ト・イン参タイム要求（ｆｉｒｓｔ−ｉｎ−ｔｉｍｅ　ｒｅｑｕｅｓｔｓ）を供 給すべく・にサービス（ｓｅｒｖｉｃｅ）すべく、データ送信要求のために周辺 機器を周期的に走査することであり、もし利用できる直接メモリアクセスチャン ネルが１つもなければ割込を起こすことである。

本発明の直接メモリアクセス要求及び制御スイッチの他の目的は、多くの簡素化 ・簡略化により部品や回路の数を減少する一方で、−膜化された直接メモリアク セス制御回路と同様の機能を提供することである。

本発明のその他の目的、特徴及び利点（効果）は、下記の本発明の好適実施例の 記載を理解することにより明らかになる。

図面の簡単な説明 図１は、本発明の交換ネットワークアクセスシステムの一対を描いた概略ブロッ ク図であり、公衆交換デジタルネットワークを介して遠隔高帯域アプリケーショ ンユーザ同士が相互接続されているのものを示している。

図２は、図１の交換ネットワークアクセスシステムの部品を示すブロック図であ る。

図３は、図２のシステム管理プロセッサの部品を示すブロック図である。

図４は、図３のシステム管理プロセッサに設けられた機能コントロールエンティ ティを示すブロック図である。

図５は、図２のデバイスアクセスの部品を示すブロック図である。

図６は、図５のデバイスアクセスプロセッサに設けられた機能制御エンティティ を示すブロック図である。

図７は、図２のネットワークアクセスの部品を示すブロック図である。

図８は、図７のネットワークアクセスの動作を制御する機能制御エンティティを 示すブロック図である。

図９は、図７のコール制御プロセッサインターフェースの部品を示すブロック図 である。

図１０は図７の直接メモリアクセス要求及び制御スイッチへの入力及び出力を示 す概略ブロック図である。

図１１は直接メモリアクセス伝送指定・割当用の一般化された構成を示す概略図 である。

図１２は、図１０の直接メモリアクセス要求及び制御スイッチの概略図である。

図１３は図７のＣＰＥクロック同期システムの部品を示すブロック図である。

図１４は上記ＣＰＥクロック同期システムに関連する方法のステップを示すフロ ーチャートである。

図１５は本発明の方法のステップを示すフローチャートである。

図１６Ａ−図１６Ｅはそれぞれ、反転多重化及びサブパケット反転多重化処理の ために、ヘッダ情報のマルチチャンネルプロトコルによって標準パケットフォー マットに付加されるアペンデージ（ａｐｐｅｎｄａｇｅ　：付属物）を示す図で ある。

好適実施例の詳細な説明 添付図面では、異なる図面であっても同じ部品には同じ符号が付されている。

図１を参照すると、高帯域ユーザターミナルから公衆交換デジタルネットワーク （ＰＳＤＮ）３６にアクセスできるようにするための交換ネットワークアクセス システムの一対（これらには符号３２−３４が付けられている）が示されている 。

高帯域ユーザ３２−３４には例えばエサ−ネット型ＬＡＮ３８．　トークンリン グ型ＬＡＮ４０．ホストコンピュータ４２及びデータターミナル４４が含まれる 。

上記ユーザ３２−３４は、画像化　ＣＡＤ／ＣＡＭ、　ファイル転送及びデータ ベース管理等のコンピュータアプリケーションにアクセスする。これには、遠隔 地同土間での非周期的な・無規則な高帯域データ伝送が必要とされる。ＰＳＤＮ ３６は従来タイプのものでよい（例えば、地方中央局４６と、遠隔中央局４８と 、その他の中央局５０と、サテライトリンク５２−５４とから成るもの）。デバ イスアクセスリンク５６−６２は、ＬＡＮアクセスリンク５６−５８を含み、高 帯域ユーザ３２もしくは３４を交換ネットワークアクセスシステム３ｏに接続す る。

ネットワークアクセスリンク、通信ライン及びチャンネル６４−７２　（２換ネ ツトワークアクセスライン６４−６８を含む）により、交換ネットワークアクセ スシステムをＰＳＤＮ３６に接続している。本明細書で用いられる「通信ライン 」は公衆交換デジタルネットワークによって通常形成される全ての遠隔通信ライ ン。

リンク及び接続を含む。

各交換ネットワークアクセスシステム３０は反転多重化処理という手法を用いる 。これによって、まず高帯域情報ストリームが複数の狭周波数帯チャンネルに分 けられ、ＰＳＤＮ３６を介して複数の狭周波数帯チャンネルに伝達され、遠隔地 にある別の交換ネットワークアクセスシステム３０に受信される。その後、上記 分けられた情報ストリームは再結合されて、元の高帯域情報ストリームになる。

交換ネットワークアクセスシステム３０により、複数の狭周波数帯チャンネルが 、遠隔高帯域ユーザ３２−３４に対しては１つの高帯域チャンネルとして現われ る。

交換ネットワークアクセスシステム３０はユーザ帯域使用に基づいて、「必要に 応じて」狭周波数帯チャンネルを加えたり外したりする。これにより、自動的に 帯域アジリティや割振が行わわ、よって、処理能力が最適化されると共に、デー タ通信コストが低減される。

図２は交換ネットワークアクセスシステム３０の主要部品を示している。図示さ れるように、上記システム３０は、デバイスアクセス７４と、ネットワークアク セス７６と、システム管理プロセッサ７８と、アドレス・データ・制御バス８０ と、時間割マルチプレクサ（ｔｉｍｅ　ｄｉｖｉｓｉｏｎ　ｍｕｌｔｉｐｌｅｘ ｅｒ：　Ｔ　ＤＭ）バス８２とから成っている。

デバイスアクセス７４により、ユーザ３２−３４は、３つのタイプの工業標準デ バイスアクセスインターフェースのいずれかを介して交換ネットワークアクセス システム３０に接続することができる。上記３つのタイプのインターフェースと は、ＬＡＮインターフェース８４と、ターミナルインターフェース８６と、デバ イスインターフェース８８である。ＬＡＮインターフェース８４は従来のエサ− ネットもしくはトークンリングインターフェースから成ってもよい。ターミナル インターフェース８６は例えば、Ｒ３−２３２及びｖ、３５インターフエースか ら成ってもよい。また、デバイスインターフェース８８は標準同期及び非同期デ バイスインターフェースから成ってもよい。

ネットワークアクセス７６は、交換ネットワークインターフェース９０と、専用 ネットワークインターフェース９２と、他のネットワークインターフェース９４ とを有す。交換ネットワークインターフェース９０は例えば、ｌ５ＤＮ、ＢＲ■ 及び／またはＰＲＩラインの終端となるインターフェースから成ってもよい。

専用ネットワークインターフェース９２はＴ１及び専用ライン（回線）の終端と なる標準インターフェースから成ってもよい。上記能のネットワークインターフ ェース９４はＤＤＳラインの終端となるインターフェースから成ってもよい。デ バイスアクセスインターフェース８４−８８により、多種類のユーザデバイスを 交換ネットワークアクセスシステム３０に接続することができる。このことによ り、ユーザ３２−３４が交換及び／又は専用プライベートネットワークにアクセ スすることができ、また、ＰＳＤＮ３６にもアクセスすることができる。上述し た全てのデバイスアクセスインターフェース８４−８８及びネットワークアクセ スインターフェース９０−９４は通信技術の分野では周知の標準のものである。

システム管理プロセッサ７８は、入力／出力コントローラ９６と、直接メモリア クセス（ＤＭＡ）伝送コントローラ９８と、メインＣＰ　Ｕｌｏｏと、データメ モリ１０２とから成っている。これら全ての部品は標準ＰＣプラットフォーム（ ｐｌａｔｆａｒｍ）を構成する（詳細は図３に示す）。図４に示された機能制御 エンティティはシステム管理プロセッサ７８に設けられており（属しており）、 必要ならばソフトウェアにより実行される。これら制御エンティティはインテリ ジェントネットワーク代能ネットワーク）管理プロセス１１２から成る。この管 理プロセス１１２はノード（ｎｏｄｅ）　トポロジ（ｔｏｐｏｌｏｇｙ）管理プ ロセス１１４と、ネットワークトポロジ管理プロセス１１６と、接続管理プロセ ス１１８とから成る。システム管理を行う別の制御エンティティは、通信路管理 プロセス１２０と、クロック管理プロセス１２２と、マルチチャンネルプロトコ ルプロセス１２４と、ＬＡＮブリッジコントロールプロセス１２８とから成る。

マルチチャンネルプロトコルプロセス１２４は複数のＢチャンネルドライバプロ セス１２６により構成（決定）され、ＬＡＮブリッジコントロールプロセス１２ ８はＭＡＣ−ＷＡＮフォアードプロセス１３０により構成（決定）される。

図５はデバイスアクセス７４を示している。このデバイスアクセス７４内では、 ＬＡＮインターフェース８４併ましくはインテル（Ｉｎｔｅｌ）８２５９６ＣＡ ）と、デジタルターミナルインターフェース８６と、デバイスインターフェース ８８と、ローカルアドレスメモ１月３２が、デバイスアクセスアドレス・データ ・制御バス１４４により、デバイスアクセスプロセッサ１３４（好ましくはイン テル８０９６０ＣＡ）と、デバイスアクセスメモリ１３６と、入力ＦＩＦＯレジ スタ１３８（好ましくはサイプレス（Ｃｙｐｒｅｓｓ）ＣＹ７４２９）と、出力 ＦＩＦＯレジスタ１４０（好ましくはサイプレスＣＹ７４２９）と、ステータス （ｓｔａｔｕｓ）及び制御レジスタ１４２とに接続されている。上記のデバイス アクセス７４の全部品は従来の部品であり、当該技術分野では周知であり、商業 的に容易に入手できるものである。

図６はりスニング・ラーニング（学習：　ｌｅａｒｎｉｎｇ）　・フィルタリン グ・フオアード（Ｌ　Ｌ　Ｆ　Ｆ）プロセス１４６のエンティティを示している 。これらエンティティはデバイスアクセスプロセッサ１３４に設けられている。

上記ＬＬＦＦプロセス１４６は、ソース／デスティネーション（発信源／宛先） 学習プロセス１４８と、フィルタープロセス１５０と、ＬＡＮ／ＷＡＮフォアー ドプロセス１５２とを有している。このプロセス１４６は、好ましくは、Ｍ　Ａ 　Ｃ（Ｍｅｄｉａ　Ａｃｅｓｓ　Ｃｏｎｔｒｏｌ　：メディアアクセスコントロ ール）層（ｌａｙｅｒ）ブリッジ用のＩ　Ｅ　Ｅ　Ｅ８０２．１プロトコルを実 行する。デバイスアクセスプロセッサ１３４はＬＬＦＦプロセス１４６（より詳 しくは、ソース／デスティネーション学習プロセス１４８）に制御されており、 ＬＡＮアクセスリンク５６を介して受信されるパケット内のソース及びデスティ ネーションアドレスをモニターする。ローカルアドレステーブルは、ローカルア ドレスメモリ１３２内で、ＬＡＮアクセスリンク５６上のソース／デスティネー ション学習プロセス１４８によりモニターされるレスポンスからコンパイルされ る。

学習が行われた後にデータパケットを受信すると、デバイスアクセスプロセッサ １３４（フィルタプロセス１５０により制御されている）が、アドレスがデータ メモリ１０２のローカルアドレステーブルに含まれているかをチェックする。も しアドレスが見つかれば、そのアドレスはローカルなものであり、パケットは捨 てられる。しかし、もしローカルアドレステーブル内でアドレスが見つからなけ れば、パケットは遠隔地に向けられたものであろうと仮定さｔｚ　ＬＡＮ／ＷＡ Ｎフオアードプロセス１５２の制御の下、デバイスアクセスアドレス・データ・ 制御バス１４４を介して出力ＦＩＦＯレジスタ１４０に送られる。デバイスアド レス情報はメインＣＰ　Ｕｌｏｏに送ら娠ここで、遠隔アドレステールを作るの に必要な情報がコンパイルされる。メインＣＰ　Ｕｌｏｏの指示を受けて、入力 ／出力コントローラ９６は遠隔地にアドレスされたパケットを、アドレス・デー タ・制御バス８０を介して出力ＦＩＦＯレジスタ１４０からデータメモリ１０２ に送る。次に、インテリジェントネットワーク管理プロセス１１２はＤＭＡ伝送 コントローラ９８に命令を送り、遠隔地にアドレスされたデータパケットを適切 なネットワークアクセスインターフェース９０−９４にアドレス・データ・制御 バス８０を介して送る。フィルタプロセス１５０も、全データパケットを、はっ きりとブリッジを認識・識別するかローカルグループアドレスを含む宛先アドレ スと共に発信する。

図７は図１に示したネットワークアクセス７６の部品をさらに詳細に示している 。直接メモリアクセス要求及び制御スイッチ１５４とバスデコード回路１５６は 、Ｂチャンネルデータバス２０１を介して、Ｂチャンネルコントローラ１５８− １６４　（好ましくはサイプレス（Ｓｅｉｍｅｎｓ）　Ｓ　Ａ　Ｂ　８２５３２ ）と、Ｄチャンネルコントローラ１１６鵞ましくはサイプレスＰ　Ｅ　Ｂ２０７ ５）と、コール制御プロセッサインターフェース１６７に接続されている。Ｂチ ャンネルコントローラ１５８−１６４はＴＤＭハイウェイ２０４を介して、スペ ース−タイム−スペース・スイッチ１６８　（ｆましくはサイプレスＰ　Ｅ　Ｂ ２０５５）にも接続されている。スペース−タイム−スペース１スイツチ１６８ はラインインターフェース１７０−１７６（好ましくはサイプレスＰ　Ｅ　Ｂ　 ２０８１）にも接続されている。スペース−タイム−スペース・スイッチ１６ｇ は、さらに、ＣＰＵデータバス１８８を介して、通信メモリ１７８（好ましくは Ｉ　ＤＴ７１３３）と、コール制御プロセッサ１８０（好ましくはインテル８０ 　Ｃ１８６）と、プログラムＲＡＭ１８２に接続されている。クロック及びタイ ミング発生回路１８４鵞ましくはミツチルα１ｔｅｌ）８９４１）を含む）はス ペース−タイム−スペース・スイッチ１６８とラインインターフェース１７０− １７６に接続されている。ＴＤＭインターフェース１８６はＴＤＭハイウェイ２ ０４を介してスペース−タイム−スペース・スイッチ１６８に接続されている。

ローカル８０１８６１６ＭＨｚ　コール制御プロセッサ１８０は０３１層１．２ 及び３用の全ての制御とプロトコルを管理する。これにより、ネットワークアク セス７６がＰＳＤＮ３６により提供される標準遠隔通信サービス（基本速度もし くは１次群速度ｌ５ＤＮ等）を介して通信することができる。Ｏ３Ｉ層１プロト コルは、遠隔通信設備を形成（構成）する物理的媒体の電気的特性を特定する。

層２及び層３によって、コール制御プロセッサ８０はローカル中央局スイッチと の接続を開始。

形成（確立）、維持及び終了することができる。この際、コール制御プロセッサ ーインターフェース１６７を使用する。上記ローカル中央局スイッチはＰＳＤＮ ３６の中央局４６及び遠隔中央局４８−５０内に設けられている。上記開始、確 立維持、及び終了は、メインＣＰＵ１００から通信メモ１月７８を介して受信さ れる指示に基づいて行われる。上記指示は例えば、エサ−ネット型ＬＡＮ３８と ホストコンピュータ４２との接続を確立せよという指示である。かかる接続を確 立するためには、通信メモリ１７８内でパケットアドレス情報が電話番号に対し て相互検索される。この電話番号は、ＣＰＵデータバ刈８８を介してコール制御 プロセッサ１８０に送られる。コール制御プロセッサ１８０は、適切な０３１層 ２と３のプロトコル信号を通信ライン６４−６７を介してローカル中央局４６に 出力する。この出力動作は、ローカル中央局４６から受信するアクセス励振（ｓ ｔｉｍｕｌｉ）に基づいて行われる。

図８は０３１層２と３用のＷＡＮコール制御プロセス２０６を示している。この 制御プロセス２０６はネットワークアクセス７６の動作を制御するエンティティ である。０３１層２及び３用のＷＡＮコール制御プロセス２０６は、タイムスロ ットドライバプロセス２０８と、Ｄチャンネルドライバプロセス２１０と、層１ のＢチャンネルＯ８１層１プロセス２１２とを含む。０３１層２と３用のＷＡＮ コール制御プロセス２０６はＰＳＤＮ３６を介しての交換データコールのセット アツプ及びレリースを受持つ。

遠隔地にアドレスされたデータパケットを適切なネットワークアクセスインター フェース９０−９４に送信するためには、知能ネットワーク管理プロセス１１２ により制御されたメインＣＰ　Ｕ１１２が、アドレス・データ・制御バス８０を 介してデータメモリ１０２からデータパケットが適切なりチャンネルコントロー ラ１５８−１６４に伝送されるように指示（命令）を出す。データ伝送速度は、 適切な宛先通信ライン６４−６７の速度に合わせられる。データメモ１月０２内 の第１アドレス位置を指定するポインタ（その位置でデータメツセージがバッフ ァされる）がＤＭＡコントローラ９６中に書込まれる。このポインタにより、Ｂ チャンネルコントローラ１５８−１６４は、通信ライン６４−６７の速度の要求 に合うように、データメモリ１０２から情報をリクエストすることができる。デ ータメモ１月０２は、Ｂチャンネルコントローラ１５８−１６４内のＦＩＦＯに データのバースト（ｂｕｒｓｔ　ｏｆ　ｄａｔａ）を送る。次に、Ｂチャンネル コントローラ１５８−１６４はデータパケットを適切な通信線速度でスペース− タイム−スペース・スイッチ１６８に送る。その結果、上記データパケットは選 択されたラインインターフェース１７０−１７６を介して通信ライン６４−６７ へ出力される。各ラインインターフェース１７０−１７６はスペース−タイム− スペース・スイッチ１６８の接続メモリに別々に接続されている。全ての個々の フレーム指示情報（ｆｒａｍｉｎｇ　ｉｎｆｏｒｍａｔｉｏｎ）遅れは、ライン インターフェース１７０−１７６とスペース−タイム−スペース・スイッチ１６ ８の間で吸収される。スペース−タイム−スペース・スイッチ１６８のＢチャン ネル側は、ネットワークアクセスインターフェース９０−９４の残りの全てにお いて、通信ライン６４−６７の１つからのクロック信号と同期する。

交換ネットワークアクセスシステム３０の１つの特徴は、各Ｂチャンネル１５８ −１６４及びＤチャンネル１６６コントローラが、ＴＤＭハイウェイ２０４を流 れるＴＤＭプロトコルを支持するようにプログラムされているという点から生ず るものである。したがって、各Ｂチャンネル１５８−１６４及びＤチャンネル１ ６６コントローラは、どのようなビット長のデータでも伝送することができる（ ＴＤＭハイウェイ２０４上のどのタイムスロットにおいてスタートするものでも ）。例えば、タイムスロット１２まで待って、その後８ビツトを送るようにＢチ ャンネルコントローラ１５８−１６４をプログラムすることができる。したがっ て、本発明によれば、ある特定のラインインターフェース１７０−１７６を介し て確立されたコールセツションだけを任意のＢチャンネルタイムスロット（例え ばタイムスロット１２）に割当てることができる。その結果、その後、他の全て のコールセツションは、コールセツションの間タイムスロット１２に割当てられ ることはない。このように、コンテンション（ｃｏｎｔｅｎｔｉｏｎ　：回線争 奪、競合）管理は、各コールセツションにタイムスロットを割当てるという手法 によりソフトウェア制御される。

タイムスロット割当ては、メインＣＰ　Ｕｌ、００で実行されるハイレベルソフ トウェアの一部である通路管理プロセス１２０によって管理される。ネットワー クアクセスエクスパンションカード１０４−１１０に含まれる全Ｂチャンネルコ ントローラ１５８−１６４は同じＴＤＭハイウェイ２０４上にデータをスイッチ する。従って、メインｃｐｕｉｏｏはデバイスアクセスインターフェース８４− ８８からのデータ（どのエクスパンションカード１０４−１１０のものでもよい ）を割当て、受信し、任意のタイムスロットへ伝達することができる。この伝達 は通信ライン６４−６７への最終的な出力として行われる。このような構成は、 顧客前提（ｃｕｓｔｏｍｅｒ　ｐｒｅｍｉｓｅ）装置としては次の点で特徴のあ るものである。即ち、コール毎に使用できる無閉塞型の交差接続・結線（ｎｏｎ −ｂｌｏｃｋｉｎｇ　ｃｒｏｓｓ　ｃｏｎｎｅｃｔｉｏｎ）システムが、交換ネ ットワークアクセスシステム３０に接続されたユーザ３２と、通信ライン６４− ７２の間に任意のＴＤＭハイウェイ２０４タイムスロットを介してでも提供され るわけである。上記の構成により、ユーザ３２−３４は［帯域アジリティ（ｂａ ｎｄｗｉｄｔｈ　ａｇｉｌｉｔｙ）を享受することができる。ここで「帯域アジ リティ」とは、手動による再構築なしで、トラフィック（ｔｒａｆｆｉｃ：通信 量、交信）要求に基づいて帯域幅を自動的に増大させる能力をいう。任意のＢチ ャンネル１５８−１６４もしくはＤチャンネル１６６コントローラを、各ライン インインターフェース１７０−１７６に対応させるように割当てることはできる が、同時にもし２つの連続するＢチャンネル通信ラインがＰＳＤＮ３６から提供 されれば、双方を同じＢチャンネルコントローラ１５８−１６４に割当てること も出来る。従って、スペース−タイム−スペース・スイッチ１６８を使用するこ とと、通信路管理プロセス１２０により管理されるハイレベルタイムスロット割 当てを利用することにより、Ｂチャンネルコントローラ１５８−１６４の１つも しくは複数の連続ＤＳＯチャンネルを停止するというフレキシビリティが与えら れる。

図９は、レシーバ２１４．Ｂチャンネルコントローラセレクタ２１６．ドライバ ２１８、Ｂチャンネルコントローラアクセスオートマン（ｓｔａｔｅ−ｍａｃｈ ｉｎｅ、　ａｕｔｏｍａｔｏｎ）２２０、Ｂチャンネルデータバス２０１及びデ ータトランシーバ２００により構成されるコール制御プロセッサインターフェー ス１６７を示している。レシーバ２１４は非反転型バッファであり、システム管 理プロセッサ７８からアドレス・データ・制御バス１８８を介してデータワード （ｗｏｒｄｓ　ｏｆ　ｄａｔａ）を受信する。レシーバ２１４は、ライン２２４ −２３４を介してＢチャンネルコントローラ選択信号をＢチャンネルコントロー ラセレクタ２１６に送ると共に、ドライバー人力会ライン２３６−２４８を介し てアドレスワードをドライバ２１８に送り、さらに、オートマン入力制御ライン ２９４−３０４を介して制御信号をコントローラアクセスオートマン２２０に送 る。ドライバ２１８非反転型ブッファであり、ドライバ２１８がアクティブのと きに受信される信号と同じ信号を出力する。

Ｂチャンネルコン、トローラセレクタ２１６は論理回路を用いて、４つのＢチャ ンネル１５８−１６４の中の適切な１つもしくは１つのＤチャンネル１６６コン トローラをデコードし選択する。その後、データパケットのアドレス部分に基づ いて情報データを受信するためである。アドレス情報はＢチャンネルコントロー ラアドレスライン２２４−２３４を介してＢチャンネルコントローラセレクタ２ １６に入力される。

Ｂチャンネルコントローラセレクタ２１６に内存するロジックにより、入力アド レスデータは割当てられたＢチャンネルコントローラ１５８−１６４に移される 。Ｂチャンネルコントローラセレクタ２１６中の内部ロジックは、どのＢチャン ネルコントローラがライン２５０−２５６をアサート（ａｓｓｅｒｔ　：主張、 断言、肯定）するかを決定する。同時に、決定されたＢチャンネルコントローラ １５８−１６４に向かうデータはＢチャンネルデータバス２０１にも出力される （コントローラアクセスオートマン２２０による制御の下で）。よって、情報パ ケットのデータ部分はデータトランシーバ２２０を介して、選択されたＢチャン ネルコントローラ１５８−１６４に内在するＦＩＦＯレジスタに伝達される。

図２．　４．　７及び９に示されるように、メインＣＰＵ１００はＴＤＭハイウ ェイ２０４上のタイムスロット割当てを用いてＢチャンネルコントローラ１５８ −１６４をプログラムする。このプログラム化は、スペース−タイム−スペース ・スイッチ１６８へのアクセスを可能にするものである。一旦交換ネットワーク アクセスシステム３０が初期化され安定状態で作動するようになれば、コール管 理が始まる。この割当てプログラムの一部として、コール制御プロセッサ１８０ は、スペース−タイム−スペース・スイッチ１６８上のどのタイムスロットが割 当てられてどのＢチャンネルコントローラ１５８−１６４からデータを伝達・受 信するかを追跡調査・探知する。システム管理プロセッサ７８で実行される接続 管理プロセス１１８は、割当てられたタイムスロット値を、Ｂチャンネルコント ローラ１５８−１６４に内存するタイムスロットレジスタに伝達する。一旦デー タ接続が確立されると、接続管理プロセス１１８はもはや積極的・能動的な役割 は果たさない。データ接続が破断されてコールが終了すると、接続管理プロセス １１８は再びアクティブになり、Ｂチャンネルコントローラ１５８−１６４と相 互作用し合う。

マルチチャンネルプロトコルプロセス１２４の制御の下でデータは、システム管 理プロセッサ７８に設けられたデータメモリ１０２からＢチャンネルコントロー ラ１５８−１６４に伝送される。データ伝送は、直接メモリ伝送コントローラ９ ８を介しての両ＤＭＡ伝送モードにおいて、あるいは、入力／出力コントローラ ９６を介する遮断モードにおいて行われる。システム管理プロセッサ７８がＤＭ Ａ伝送モードにすでにあるＢチャンネルコントローラ１５８−１６４にアクセス しようとするときに起こるアクセスコンフリクト（ｃｏｎｆ　１ｉｃｔ　：対立 、矛盾）を解消するためには、直接メモリアクセス要求及び制御スイッチ１５４ の制御の下に伝送されるデータにより高いプライオリティ　（優先権・優先順位 ）が与えられる。コール制御プロセッサインターフェースチップ選択ライン（前 進・進行中のＤＭＡ伝送）２２２は、進行中のＤＭＡ伝送が完了するまでＢチャ ンネルコントローラセレクタへのアクセスを遅らせることができる。プライオリ ティは、コール制御プロセッサ１８０による割込・中断・遮断（ｉｎｔｅｒｒｕ ｐｔｓ）の間、ＤＭＡ伝送コントローラ９８に与えられる。なぜならば、新しい データコールの確立は、常に数ミリ秒もしくは、数マイクロ秒遅らせることがで きるが、一旦データチャンネルがＤＭＡ伝送モードでアクティブになると、伝送 を終了させるためにプライオリティを与えなければならないからである。

Ｂチャンネルコントローラ１５８−１６４はまだ、コール制御プロセッサインタ ーフニー刈６７の制御の下でコール制御プロセッサ１８０からのデータを受信す ることができる。このことにより、すでにＤＭＡ伝送モードにあるＢチャンネル コントローラ１５８−１６４にアクセスする際、別の潜在的な対立・矛盾（ｐｏ ｔｅｎｔｉａｌ　ｃｏｎｆｌｉａｔ）が生ずる。従って、別の仲裁が必要となる 。データトランシーバもしくはアイソレータ２００が２つのデータ通信路を形成 するので、コール制御プロセッサインターフェース１６７は、通信制御プロセッ サ１８０とシステム管理プロセッサ７８の間の、Ｂチャンネルコントローラ１５ ８−１６４にアクセスする際の上記対立を仲裁することができる。データトラン シーバ２００は１６ビツトの双（両）方向データバッファであり、データを流す ことができる。コール制御プロセッサ１８０がデータをＢチャンネルコントロー ラ１５ｇ−１６４に伝送するとき、データトランシーバ２゜Ｏが駆動さね、デー タトランシーバ２０２は停止される。このことにより、データがとぎれなく通信 制御プロセッサ１８０から適切なりチャンネルコントローラ１５８−１６４に流 れる。システム管理プロセッサ７８がデータをＢチャンネルコントローラ１５８ −１６４に伝送し始めると、データトランシーバ２０２が駆動さね、データトラ ンシーバ２００が停止（ｄｉｓａｂｌｅｄ）される。このことにより、データは とぎれなくデータメモリ１０２から適切なりチャンネルコントローラ１５８−１ ６４に流れる。データトランシーバ２００と２０２を駆動・停止することにより 、コントローラアクセスオートマトン２２０はデータの双方向流れを制御する。

パスデコード（ｄｅｃｏｄｅ）回路１５６は、標準Ｉ　Ｓ　Ａ（Ｉｎｄｕｓｔｒ ｙ　５ｔａｎｄａｒｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ）パスデコー回路であり、ゲ ートと、フリップ・フロップと、タイマその他から成っている。パスデコード回 路１５６は、入って（るデータに対して経路指定機能（ｒｏｕｔｉｎｇ　ｆｕｎ ｃｔｉｏｎ）を実行する（この機能は出て行くデータに対してＢチャンネルコン トローラセレクタ２１６が実行する経路指定機能に非常に似ている）。

各ネットワークアクセスインターフェース９０−９４内のパスデコード回路１５ ６は、アドレス情報をデコードしてデータワードを指定された宛先のＢチャンネ ルコントローラ１５８−１６４もしくは、通信メモリ１７８に発信する。パスデ コード回路１５６は、受信したアドレス情報に基づいて、適切な宛先デバイスア クセスインターフェース８４−８８を選択する。

回りに示されるように、ＴＤＭインターフェース１８６の一方は、７０Ｍバス８ ２に接続さね、他方はＴＤＭハイウェイ２０４に接続されている。機能的には、 ＴＤＭハイウェイ２０４はタイムスロットとして構築されており、クロック及び タイミング発生回路１８４に同期している。ＴＤＭバス８２上の特定タイムスロ ットに割当てられたデータがＴＤＭハイウェイ２０４上の適切なタイムスロット に位置することを保証すべく、ＴＤＭインターフェース１８６内で準備がなされ る７０Ｍバス８２には、複数のネットワークアクセスインターフェース９０−９ ４の間で動く双方向通信量（トラフィック）が流れる。上記ＴＤＭバス８２は、 ＴＤＭハイウェイ２０４とは別のものである。ＴＤＭハイウェイ２０４はその名 が示唆するように、一方向「ハイウェイ」であり、２つの別々の「レーン」を有 している。通信量は、これら２本の「レーン」を通って反対方向に流れる。ＴＤ Ｍハイウェイ２０４に出てくる１つのセツションからのデータは、同じセツショ ンから入って（るレスポンスを受信するように一対にされた（組合わされた）タ イムスロット上に置かれる。タイムスロット対は、一つのデータセツションとし て扱われる。ＴＤＭインターフニー刈８６内に一対の反対方向の通信路（ｃｏｍ ｐｏｒｓｉｏｎ　ｐａｔｈｓ）を割当てる工程は、ＴＤＭインターフェース１８ ６内のスイッチング機能を実行する第２の回路によって行う。

一般に、ＴＤＭプロトコルを使用する通信ラインは一方向のポイント・ツー・ポ イント（ロ）ｉｎｔ−ｔｏ−ｐａｉｎｔ）データアプリケーションである。これ は、単に１本のワイヤ上を流れる受動的な（ｐａｓｓｉｖｅ）無指向性（ｎｏｎ −ｄｉｒｅｃｔｉｏｎａｌ）プロトコルを意味するバスプロトコルとは対称的で ある。ＴＤＭインターフェース１８６は７０Ｍバス８２の無指向性プロトコルと 、ＴＤＭハイウェイ２０４の一方向通信路との間のトランジション（ｔｒａｎｓ ｉｔｉｏｎ：変換・移行要素）もしくはインターフェースとなる。ＴＤＭハイウ ェイ２０４上の特定のタイムスロット対は、ＴＤＭバス８２上のあるタイムスロ ットに対応するように割当てられる。従って、２つのトラフィックフォーマット スキーム（ｔｒａｆｆｉｃ　ｆｏｒｍａｔ　ｓｃｈｅｍｅｓ）　の間の交換相関 性９機能性を与える。ＴＤＭハイウェイ２０４はタイムスロット割当てに関して は標準ＴＤＭプロトコルに適合・順応・準拠しているので、Ｂチャンネル１５８ −１６４及びＤチャンネル１６６コントローラはスペース−タイム−スペース・ スイッチ１６８にアクセスすることができる。これにより、タイムスロットから データを受信する。

ＴＤＭインターフェース１８６は、入手容易な規格品を改良した部品である。Ｔ ＤＭインターフェース１８６の１つの入力は、クロック及びタイミング発生回路 １８４からの出力である。上記発生回路１８４はＴＤＭインターフェース１８６ 用の同期を提供する。ＴＤＭインターフェース１８Ｇ上のクロックリード（Ｉｅ ａｄ）は次の点で双方向性を有する。即ち、上記リードは、マスタークロックと して選択されたラインインターフェース１７０−１７６がローカルであるか、あ るいは別のネットワークインターフェース９０−９４上にあるかによって、入力 もしくは出力とすることができる。

図１０は交換ネットワークアクセスシステム３０内のネットワークアクセスイン ターフェース９０−９４上に位置された直接メモリアクセス要求及び制御スイッ チ１５４の入力及び出力ラインを示している。１６本のＢチャンネルＤＭＡ要求 ライン３０６−３３６の１つを介して受信されたＤＭＡ伝送要求は、直接メモリ アクセス要求及び制御スイッチにより受信・選択されヘシステム管理プロセッサ ライン３３８−３５０への７つのＤＭＡ要求の１つに割当てられる。この割当て は、システム管理プロセッサ７８への伝送のために行われる。Ｂチャンネル直接 メモリアクセス要求ライン３０６−３３６は、同じネットワークアクセスインタ ーフェース９０−９４上に設けられたＢチャンネルコントローラ１５８−１６４ に接続される。ＤＭＡ伝送要求は、ネットワークアクセスインターフェース９０ −９４に接続されたどのタイプの周辺機器（デバイス）からも発せられる。

直接メモリアクセス要求及び制御スイッチ１５４は各ＤＭＡ伝送要求を受信し、 この要求がシステム管理プロセッサ７８への７つのＤＭＡ要求ライン３３８−３ ５０の１つに仕向けられる。この１対１の割当ては全コールセツションで行われ る。一旦データコールが停止すると、割当てられたＤＭＡ要求→システム管理プ ロセッサライン３３８−３５０は通信路管理プロセス１２０にとっては利用でき る資源（ｒｅｓｏｕｒｃｅ）となる。（この資源は、その後割当てられるかもし れない将来のＤＭＡ伝送要求のサービス（ｓｅｒｖｉｃｅ）のためのものである ）。その後、上記ＤＭＡ要求は異なるＢチャンネルＤＭＡ要求ライン３０６−３ ３６に割当てられて（写像されるか、付随させられるか、対応させられるか）も よい。利用できるＢチャンネルＤＭＡ要求ライン３０６−３３６と、利用できる ＤＭＡ要求→システム管理プロセッサライン３３８−３５０との間で１体１の割 当てをコール毎に行うことができるということは、ＤＭＡ要求及び制御スイッチ １５４の新規な特徴である。

図１１は一般化された装置の概略図であり、ＮＸＭ　（本実施例では１６Ｘ７） ＤＭＡ伝送割当てに用いられる。ＤＭＡ要求および制御スイッチ１５４は１６本 のＢチャンネルＤＭＡ要求ライン３０６−３３６の１つを介してＤＭＡ伝送要求 を受信する。上記要求ライン３０６−３３６は、７つの（１ｘ　１６）の統合化 ・集積化されたセレクタ回路（回線）　３９８−４１０に接続されている。また 、各セレクタ回路（回線）３９８−４１０は、１つのＢチャンネルＤＭＡ要求セ レクタ出カライン４７６を有している。ＢチャンネルＤＭＡ要求セレクタ出カラ イン４７６上に出力された信号は、１６個入力値の中から選択される。この選択 は適切な２進値を、対応するＤＭＡ割当レジスタ４１２−４２６へ書込むことに よって行われる。ＢチャンネルＤＭＡ要求セレクタ出カライン４７６は論理ゲー ト４７８−５００を介して７本のライン３３８−３５０にそれぞれ接続されてい る。上記ライン３３８−３５０はＤＭＡ要求をシステム管理プロセッサに伝送す るラインである。上記７本のＤＭＡ要求→システム管理プロセッサライン３３８ −３５０の１つは、適切な２進値を、論理ゲート４７８−５００に接続されたＤ ＭＡイネーブル（ｅｎａｂｌｅ）レジスタ４２８に書込むことにより使用可能（ ｅｎａｂｌｅ）になる。上述された図１１の一般化されたＤＭＡ伝送割当て装置 により、１６本のＢチャンネルＤＭＡ要求ライン３０６−３３６の任意の１本上 の値を上記７本のライン３３８−３５０の任意の１本に写像（ｍａｐｐｉｎｇ） することができる。

システム管理プロセッサからのＤＭＡアクルッジメント（受信確認）　（ａｃｋ ｎ。

ｗｌｅｄｇｅｍｅｎｔ）を伝送する７本のライン３８４−３９６は１６本の（Ｉ 　Ｘ　１７）統合・集積セレクタ回線・回路４３０−４４２の入力に接続されて いる。統合セレクタ回線・回路４３０−４４２のライン５０２はＢチャンネルＤ ＭＡアクルッジメントライン３５２−３８２に接続されている。上記ライン５０ ２はＤＭＡアクルッジメントをシステム管理プロセッサセレクタから出力するラ インである。ＤＭＡアクルッジメント選択レジスタ４４４−４７４は対応する（ Ｉ　Ｘ　７）の統合セレクタ回線・回路に接続されている。７本のＤＭＡアクル ッジメントライン３８４−３９６の任意の１つ上のアクノリツジメントが出力用 として割当てられると、当該アクルッジメントが１６本のＢチャンネルアクルッ ジメントライン３５２−３８２の任意の１つに出力される。

この出力動作は、適切な２進値を、対応するＤＭＡアクルッジメント選択レジス タ４４４−４７４に書き込むことによって行われる。

図１１に示した一般化された構成はＢチャンネルＤＭＡ要求ライン３０６−３３ ６を任意の上記ＤＭＡ要求→システム管理プロセッサライン３３８−３５０に割 当てると共に、任意のシステム管理プロセッサ→戻りＤＭＡアクルッジメントラ イン３８４−３９６を任意のＢチャンネルＤＭＡアクルッジメントライン３５２ −３８２に割当てる直接的な方法である。しかしこの構成ではかなり大きなスペ ースが必要となり、使用するハードウェア部品の数を最小にすることはできない 。図１２は交換ネットワークアクセスシステム３０で用いられるのに最適な図１ ０に示されたＤＭＡ要求及び制御スイッチ１５４を示している。図１２のＤＭＡ 要求及び制御スイッチ１５４は、図１１の一般化されたＤＭＡ伝送割当装置の相 関性・機能性（ｆｕｎｃｔｉｏｎｓｌｉｔｙ）を履行するものである。しかし、 より効率な手法の場合泌要なゲートやレジスタの数を減少する場合）にあっては そのようにはしない。

図１２に示されるように、１６本のＢチャンネルＤＭＡ要求ライン３０６−３３ ６の任意の１つを介して受信されたＤＭＡ伝送要求は７本のＤＭＡ要求→システ ム管理プロセッサライン３３８−３５０の任意の１つに割当てられて、システム 管理プロセッサ７８のメインＣＰＵ１００に伝送される。（Ｉ　Ｘ　１６）の統 合セレクタ回線・回路３９８に接続されたスキャンカウンタ５１８を増加させる と、１６本のＢチャンネルＤＭＡ要求ライン３０６−３３６の１つが選択さね、 選択されたラインが要求論理“アンド”ゲート５３４−５４６への入力として伝 送される。この手法によれば、１６本のＢチャンネルＤＭＡ要求ライン３０６− ３３６が連続的に走査さね、アクティブなりＭＡ伝送要求が提供される。

コンパレータ５２０−５３２の各入力は、スキャンカウンタ５１８と７つの対応 ＤＭＡ割当てレジスタ５０４−５１６の１つとに接続されている。コンパレータ ５２０−５３２は２つの値を比較し、もしこれら２つの値が等しければ出力を出 す。もしスキャンカウンタ５１８内の値が７つのＤＭＡ割当てレジスタ５０４− ５１６の対応する１つの内の値と等しければ、一致が生じ、コンパレータ５２０ −５３２の出力が出される。例えば、もしく３）の値がＤＭＡ割当てレジスタ５ ０４内にあれば、コンパレータ５２０の出力は、スキャンカウンタ５１８が（３ ）の値に到達したとき出される。この方法によれば、通信路管理プロセッサ１２ ０は、７つのコンパレータ５２０−５３２の任意の１つのどの出力を出すかを選 択することができる。その選択は、スキャンカウンタ５１８の値に基づく。した がって、スキャンカウンタ５１８の値が、１６本のＢチャンネルＤＭＡ要求ライ ン３０６−３３６のどれ（１つ）を（Ｉ　Ｘ　１６）の統合・集積セレクタ回線 ・回路３９８の出力として出すかを決定（選択）する。７つのコンパレータ５２ ０−５３２の各々の出力は、７本のＤＭＡ要求→システム管理プロセッサライン ３３８−３５０の１つに、要求論理“アンド”ゲート５３４−５４６を介してそ れぞれ接続されている。

要求論理“アンド”ゲート５３４−５４６は３つの入力に対して論理“アンド” 機能（処理）を行う。ここで３つの入力とは、（Ｉ　Ｘ　１６）の集積セレクタ 回路３９８の出力値（この出力値は、スキャンカウンタ５１８の値を（と）マツ チングさせもことにより１６本のＢチャンネルＤＭＡ要求ライン３０６−３３６ から選択される）と、コンパレータ５２０−５３２の出力値（出力値の各々は、 スキャンカウンタ５１８の値と、対応する１つのＤＭＡ割当てレジスタ５０４− ５１．６のプログラムされた値との間に一致がるとき出される）と、ＤＭＡイネ ーブル（ｅｎａｂｌｅ）レジスタ５４８からのイネーブルメント（ｅｎａｂｌｅ ｍｅｎｔ）値である。７つの要求論理アンド”ゲート５３４−５４６の各々は、 ７つのＤＭＡ要求→システム管理プロセッサライン３３８−３５０の対応する１ つに接続されている。スキャンカウンタ５１８により選択されたＢチャンネルＤ ＭＡ要求ライン３０６−３３６と、コンパレータ５２０−５３２の出力とを論理 的に“アンド”処理すると、通信路管理プロセッサ１２０は１６本のＢチャンネ ルＤＭＡ要求ライン３０６−３３６の任意の１つを選択することができる。選択 されたラインは、任意のＤＭＡ要求−システム管理プロセッサライン３３８−３ ５０に出力される。例えば、もしく７）の値が第４のＤＭＡ割当てレジスタ５１ ０にあるとすると、第７の要求ラインもしくはＢチャンネルＤＭＡ要求ライン３ １８が第４のＤＭＡ要求→システム管理プロセッサライン３４６に写像（ｍａｐ ）される。この手法によれば、（周辺機器）Ｂチャンネルコントローラ１５８− １６４からの要求をアドレス・データ・制御バス８０に正に直接的に写像するこ とができる。

システム管理プロセッサライン３３８−３５０の任意の１本を特定（断定）する と、ＤＭＡ要求がサービスされるまでスキャンカウンタ５１８は走査を停止する 。これによって、１回につき唯一つのＤＭＡ要求だけが形成されることになる。

よって、２つ以上の要求が存在する場合のＤＭＡサービスの競合・回線争奪（ｃ ｏｎｔｅｎｔｉｏｎ）が防止（回避）される。スキャンカウンタ５１８と、割当 てられたＢチャンネルＤＭＡ要求ライン３０６−３３６との間で一致が生ずる場 合もあるかも知れないが、通信路管理プロセス１２０は、もし対応するＤＭＡ要 求→システム管理プロセッサライン３３８−３５０が別のネットワークアクセス インターフェース９０−９４上へのＤＭＡサービスのために確保されているのな らば、要求を（に）サービスするのにＤＭＡ伝送を使わない。このように、ＤＭ Ａイネーブルレジスタ５４８によれば、通信路管理プロセッサ１２０は種々のネ ットワークアクセスインターフェース９〇−９４の中からアドレス・データ・制 御バス８０にチャンネルを割振することができる。

アドレス・データ・制御バス８０を介して送られるＤＭＡ要求に関しては、コン パレータ５２０−５３２での一致とサービス要求がなければならない。もし一致 が７つのコンパレータ５２０−５３２の任意の１つにおいて生じ、ＤＭＡ要求が 、対応するＢチャンネルＤＭＡ要求ライン３０６−３３６上になければ、ＤＭＡ 要求は伝送されない。データ伝送のＤＭＡサイクルが始まると、７つのＤＭＡア クルツジメント信号３８４−３９６の１つがＤＭＡ伝送コントローラ９８により 断定される。この信号はＤＭＡ要求３３８−３３５　（アクティブである）と比 較される。もしチャンネル番号αりが一致すれば、信号２２２がＤＭＡ要求及び 制御スチッチ１５４からコールプロセッサインターフェース１６７に出力されて いる。よって、ＤＭＡ伝送が進行中であることが示される。次に、コール制御プ ロセッサインターフェース１６７は４つのＢチャンネル選択信号２５０−２５６ の１つを断定・特定する。ＤＭＡ伝送コントローラ９８はＤＭＡサイクルの間、 アドレス・データ・制御バス８０にアドレス情報を出力する。このアドレス情報 は、ＤＭＡ伝送の間、デバイスを選択的にアドレスするのに用いられる。コール 制御プロセッサインターフェース１６７はこの情報を用いて、４つのＢチャンネ ル選択信号２５０−２５６のどれ（１つ）を断定・特定するかを決定する。この 選択信号はアドレス・データ・制御バス８０上の信号と共にＢチャンネルコント ローラ１５８−１６４に送られる。これらデバイスの特徴により、これらは上記 信号を用いてＤＭＡ伝送データを正しいＤＭＡチャンネルに送ることができる。

このことにより、７つの選択回路４３０−４４２の１つを介してＢチャンネルＤ ＭＡアクルッジメントライン３５２−３８２上に信号を発する必要がなくなる。

図１１と図１２を比較すると、ＤＭＡ割当てレジスタは一般化された要素４１２ −４２６と発明された要素５０４−５１６の双方に共通している。ＤＭＡ割当て レジスタは、ＢチャンネルＤＭＡ要求ライン３０６−３３６に受信されたＤＭＡ 要求を７つのＤＭＡ要求→システム管理プロセッサ３３８−３５０の１つに写像 する。しかし、図１２において４ビツトスキヤンカウンタ５１８を加えると、図 １１に示された一般的な装置の（Ｉ　Ｘ　１６）統合・集積セレクタ回線・回路 ３９ｇ−４１０の（６）の必要性がなくなる。したがって、唯一の（ＩＸ１６） 統合・集積セレクタ回線・回路３９８が図１２に示されるように、ＤＭＡ要求及 び制御スイッチ１５４の１６本のＢチャンネルＤＭＡ要求ライン３０６−３３６ に接続されている。よって、ＤＭＡ要求及び制御スイッチ１５４で使用されてい るロジック手段にスキャンカウンタ５１８を加えると、ロジックの複雑さを全体 的に抑え、図１１の一般的な装置と同じ作用を発揮するのに必要な部品の数を大 きく減少することができる。

論理部品の数をさらに少なくするためには、以下の単純化・簡略化仮定に基づい て、図１１の１６個の（Ｉ　Ｘ　１７）統合セレクタ回線４３０−４４２のアレ イを削除すればよい。ＤＭＡ伝送要求を（に）サービスする場合、アドレス・デ ータ・制御バス８０上には利用可能なチャンネルより多くの、潜在的な・可能性 のある（ｐｏｔｅｎｔｉａｌ）ＤＭＡ伝送要求（＃Ｂチャンネル／ネットワーク ・インターフェースポード×Ｎインターフェースポード）があるが、いかなる場 合でも１回毎に１つのＤＭＡ伝送要求のみがＤＭＡ伝送コントローラ９８からサ ービスを受けることができる。ＤＭＡ伝送要求が１６本のＤＭＡ要求→システム 管理プロセッサライン３３８−３５０の任意の１つに出力されると、ＤＭＡ要求 及び制御スイッチ１５４が安全にデータを読んで適切なメモリブロック位置にデ ータを安全に書き込むことを始める前に、メインＣＰ　Ｕｌｏｏはそのプログラ ムの実行を停止し、データメモリ１０２の制御を放棄しなければならない。メイ ンＣＰ　ＵｌｏｏはアクルッジメントをＤＭＡ伝送コントローラ９８に送り、メ インＣＰＵ１００が適用可能なメモリアドレスブロック位置の使用を停止したこ とを知らせる。このことにより、ＤＭＡ要求及び制御スイッチ５１４はそのデー タ伝送を安全に実行することができる。

したがって、メインＣＰ　ＵｌｏｏからＤＭＡ要求及び制御スイッチ１５４に届 いたアクルッジメントを、ＤＭＡ要求及び制御スイッチ１５４が受けたＤＭＡサ ービスに関するすぐ前の要求に論理的に付随させることができる。よって、図１ １に示された一般的な構成（この構成によれば、任意のＢチャンネルＤＭＡ要求 ライン３０６−３３６から任意のＤＭＡ要求→システム管理プロセッサライ３３ ８−３５０へのアクセスがいつでも可能である。またこのアクセスは、７本のＤ ＭＡアクルツジメント←システム管理プロセスライン３８４−３９６の任意の１ つを１６本のＢチャンネルＤＭＡアクルッジメントライン３５３−３８２の任意 の１つに割当てる際のアクセスとは独立して行うことができる）を以下の仮定に 基づいて大幅に簡略化することができる。即ち、上記仮定とは、７本のＤＭＡア クルッジメント←システム管理プロセッサライン３８４−３９６の任意の１つに 出力されたアクルツジメントは、当該アクルッジメントのすぐ前を行＜ＤＭＡ伝 送要求に対応するレスポンスであるという仮定である。よって、ＤＭＡアクルッ ジメントを管理するのに必要なことは、アクルッジメントが送られていることを 保証することだけである。

２４個の同時コールセツション（ｃａｌｌ　５ｅｓｓｉｏｎ）まではスペース− タイム−スペース・スイッチ１６８により確立することができるが、アトＩノス ・データ・制御バス８０上では１回につき（どんな場合でも）７つのアクティブ ＤＭＡ要求しかサービスできない。ＤＭＡ要求及び制御スイッチ１５４により割 当てられずサービスされないサービス要求は、システム管理プロセッサ７８によ り処理される。この処理は、割込み方式（ｉｎｔｅｒｒｕｐｔ　ｂａｓｉｓ）で データメモリ１０２に読込んだり書込んだりすることにより行われる。もしコー ルライン６４−７２がノ１イ／く−チャンネル（ｈｙｐｅｒ−ｃｈａｎｎｅｌｓ ）　（チャンネル容量を大きくしたラインの例えば、接続管理プロセッサ１１８ の指示の下で、メンＣＰＵ１００によりＨＯ，ＨｌもしくはＨ１５ラインをネッ トワークトポロジ（ｔｏｐｏｌｇｙ）に付加したもの）であれば、Ｂチャンネル ＤＭＡ要求ライン３０６−３３６とＤＭＡ要求→システム管理プロセ・ソサライ ン３３８−３５０との間のダイナミックな割当て（ｄｙｎａｍｉｃ　ａｓｓｉｇ ｎｍｅｎｔ）の利点が発揮される。

ハイパーチャンネル上のデータ速度は非常に速いので、かなり速い速度で双方の データメモリ１０２からデータワードにアクセスしなければならず、また、かな り速い速度でそれぞれのコール制御プロセッサインターフニー刈６７　ドライノ へ＝出力データライン２６６−２７８からデータワードを受取らなければならな し４０チヤンネル帯域が高いので、ＤＭＡ伝送によって次の方法が提供されるこ とになる。即ち、上記方法とは、交換ネットワークアクセスシステム３０がノ＼ イ／く−チャンネルの速いデータ速度に歩調を合わせることができるようにする 方法である。

上記のダイナミ・敷な割当てによれば、ＤＭＡ伝送資源（例えばＤＭＡ要求→シ ステム管理プロセッサライン３３８−３５０）を優先順位方式（プライオリティ ベース）でハイパーチャンネルに割振することができる。もしノ１イパーチャン ネルがネツトワークトボロジに１本も接続されていなければ、通信チャンネル６ ４−７２がＤＭＡ要求及び制御スイッチ１５４を介して“ラウンド・ロビン（ｒ ｏｕｎｄ−ｒｏｂｉｎ　：回状９総当たり、連続、連亀”方式で割当てられる。

メインＣＰＵ１００で実行される通信路管理プロセス１２０は交換ネットワーク アクセスシステム３０のシステムワイドビュー（ｓｙｓｔｅｍ　ｗｉｄｅ　ｖｉ ｅｗ　：そのシステムの範囲でしか監督・スーノクーバイズしない方力で動作す るので、通信路管理プロセス１２０は交換ネ・ノドワークアクセスシステム３０ の内部資源を割振ることができる。したがって、Ｂチャンネルコントローラ１５ ８−１６４から種々のネットワークアクセスインターフェース９０−９４にＤＭ Ａ伝送サービス要求が出力されると、知能ネットワーク管理プロ上期１２（これ はネットワークワイドビューを有している（ネツトワーク全体を監督・スーパー バイズできる））は、高ボリュームユーザ宛先場所を接続するようにノゾパーチ ャンネルに要求することができる。

ネットワークアクセスインターフェース９０−９４はエクスパンションスロット １０４−１１０に受信さね、ネットワークアクセスインターフェース９０−９４ 上のＤＭＡ要求→システム管理プロセッサライン３３８−３５０と、アドレス・ データ・制御バス８０との間の通信を実行する。アドレス・データ・制御バス８ ０は標準ＩＳＡバスであり、どのようなＰＣもしくはＰＣ均等物においても見つ けることができるであろう。ＤＭＡ要求は各ネットワークアクセスインターフェ ース９０−９４上のＢチャンネルコントローラ１５８−１６４からＤＭＡ伝送コ ントローラ９８を介してデータメモリ１０２へ送られる。アドレス・データ・制 御バス８０は３つのタイプの情報を運ぶ。アドレスポインタは第１メモリアドレ ス位置（この位置にデータブロックが位置される）を示し、第１タイプの情報を 構成する。第２タイプの情報はユーザ同土間のデータもしくは実際のメツセージ である。制御メツセージは付随する読取り／書込み要求やハンドシェイクや各通 信ラインをラインインターフニー７．１７０−１７６に接続することやその他の プロトコル機能を実行するものであり、第３タイプの情報を構成している。

各ネットワークアクセスインターフェース９０−９４は１６本のＢチャンネルＤ ＭＡ要求ライン３０６−３３６を有しており、これらラインは同じ７本のＤＭＡ 要求→システム管理プロセッサライン３３８−３５０と競合する。システム管理 プロセッサ７８はノードトポロジ管理プロ上期１４の制御の下で、どのＢチャン ネルＤＭＡ要求ライン３０６−３３６がＤＭＡ伝送要求をすでに伝送したのかを 探知（ｔｒａｃｋ）するだけでなく、どのネットワークアクセスインターフェー ス９０−９４が要求を出したのかを探知する。システム管理プロセッサ１００は 通信路管理プロ上期２０の制御の下で、任意の接続に対して内部ノード資源を割 振りする。この割振りは、各ＤＭＡ伝送要求を、ネットワークアクセスインター フェース９０−９４、チャンネルＤＭＡ要求ライン３０６−３３６　、コール制 御プロセッサインターフニー刈６７ドライノーコ出カライン２６６−２７８　、 チャンネルコントローラ１５８−１６４　、ＴＤＭノ＼イウエイ２０４上のタイ ムスロット及びラインインターフニー刈７０−１７６に付随させる接続リストも しくはテーブルを発生して操作することにより行われる。通信路管理プロセス１ ２０はシステムワイドビューを有しているので、この制御エンティティはコール 毎にＤＭＡ伝送要求に対して内部資源を割振りすることができる。

各ネットワークアクセスインターフェース９０−９４は、ＤＭＡ要求及び制御ス イッチ１５４と、７本のＤＭＡ要求→システム管理プロセッサライン３３８−３ ５０（アドレス・データ・制御バス８０上の７つの利用可能なチャンネルに競合 ・対応する）とを有している。したがって、これら７つの利用可能なチャンネル に関して、ネットワークアクセスインターフェース９０−９４中で接続が競合し ている。この競合の結果、全てのネットワークアクセスインターフェース９０− ９４は２つもしくは３つのアクティブなコールセツション（ＤＭＡ資源を１回毎 に使うコールセツション）しか持つことができないこともある。別のコールセツ ションは、ＤＭＡ資源の代わりに割込み一中断拳遮断（ｉｎｔｅｒｒｕｐｔｓ） を用いてメインＣＰＵ１００により処理されることになる。ある時間を過ぎると （ある時間の間）、交換ネットワークアクセスシステム３０の内部ノードトポロ ジは、アクティブなコールセツションが加えられたり外されたりすると変化する 。変化するノードトポロジは、内部資源を管理したりこれらコールセツションに 割振ったりする通信路資源管理プロセス１２０によって探知される。

コールセツションが確立した後にデータモードに入る。データ伝送モードの間、 Ｂチャンネルコントローラ１５８−１６４はＮバイト（例えば２０）を、アドレ スポインタにより特定されたデータメモリ１０２内のアドレス位置から要求する 。システム管理プロセッサ７８上のＤＭＡ伝送コントローラ９８が、データメモ リ１０２内に保存されている情報にアクセスする。ＤＭＡ伝送要求は、スキャン カウンタ５１８により選択された１６本のＢチャンネルＤＭＡ要求ライン３０６ −３３６の中の１つを介して受信される。データ伝送要求を受信した後、ＤＭＡ 伝送コントローラ９８はマルチチャンネルプロトコルプロセス１２４（より詳し くは、Ｂチャンネルドライバ１２６）の制御の下、付随アドレスポインタにより 示されたアドレス位置から始まる連続データメモリ１０２位置に保存されている ２０バイトのデータの伝送を開始する。各Ｂチャンネルコントローラ１５８−１ ６４は対応する１本のＢチャンネルＤＭＡ要求ライン３０６−３３６に接続され ている。データメモ１月０２からＢチャンネルコントローラ１５８−１６４に送 られたデータは、ＴＤＭハイウェイ２０４上の特定のタイムスロット内に６４キ ロビット／秒（ｋｂｐｓ）の倍数の形（ａＪＩＪの形）で送られる。

各Ｂチャンネルコントローラ１５８−１６４は内部ＦＩＦＯレジスタを有してお り、これにより小量のデータストレージ（ｓｔｏｒａｇｅ）　（例えば２０バイ ト）が形成される。各Ｂチャンネルコントローラ１５８−１６４は上記２０バイ トを非常に速いプログラム速度（ＣＰＵクロックサイクル速度）で受取り、その 後、上記２０バイトをそれぞれのＦＩＦＯレジスタに保存し、特定の通信ライン ６４−６７により要求された適切なチャンネルスピードでＴＤＭハイウェイ２０ ４の割当てられたタイムスロットに出力する。各Ｂチャンネルコントローラ１５ ８−１６４内の回路装置は、ＴＤＭハイウェイ２０４のタイムスロット上に周期 的にデータを出力し、その後、ＦＩＦＯレジスタをチェックしてもしＦＩＦＯレ ジスタが空（ｅｍｐｔｙ）ならば、さらにデータを要求する。各Ｂチャンネルコ ントローラ１５８−１６４は２つの内部ＦＩＦＯレジスタを有しているので、一 方のＦＩＦＯレジスタが空になれば、他方のＦＩＦＯレジスタを再充填すること ができ、よって、即応性・透過性処理（ｔｒａｎｓｐａｒｅｎｔ　ｐｒｏｃｅｓ ｓ）を実現できる。

図１３はネットワークアクセスインターフェース９０−９４に設けられたＣＰＥ クロック同期回路５５２をより詳しく図示している。この回路５５２はクロック 発生・制御回路１８４を有している。クロック発生・制御回路１８４はＴＤＭハ イウェイ２０４とラインインターフェース１７０−１７６との間に接続されてお り、デジタル位相同期ループ（ｄｉｇｉｔａｌ　ｐｈａｓｅ　１ｏｃｋ　１ｏｏ ｐ：　Ｄ　Ｐ　Ｌ　Ｌ）　５５４とＩＸＮの統合セレクタ５５６とを有している 。上記ループ５５４の入力はクロックイネーブル（６ｎａｌ）Ｉｅｍｅｎｔ）レ ジスタ５５８から供給される。上記セレクタ５５６の入力はラインインターフェ ース１７０−１７６とクロックイネーブルレジスタ５５８から供給される。クロ ックイネーブルレジスタ５５８を介してメインＣＰ　Ｕｌｏｏに設けられたクロ ック管理プロセス１２２により使用可能にされる（イネーブルされる）と、クロ ック発生・制御回路１８４はＤ　Ｐ　Ｌ　Ｌ５５４が発生したクロック信号を交 換ネットワークアクセスシステム３０内の部品に伝送する。どうような場合でも 、１回につき１つのネットワークアクセスインターフェース９Ｏ−９４ｔ、か、 イネーブルされたＤＰＬＬ５５４を持つことができない。メインＣＰＵ１００で 実行されるクロック管理プロセス１２２は、どのネットワークインターフェース ９０−９４が残りの交換ネットワークアクセスシステム３０を同期させるかを選 択する。この選択は、適切な２進値をクロックイネーブルレジスタ５５８に書込 んで、ネットワークアクセス選択入力５６４を使用可能（イネーブル）にするこ とによって行われる。

ラインインターフェース１７０−１７６は、通信ライン６４−６７を流れる標準 通信プロトコルとインターフェースするように設計された標準部品である。統合 ・集積回路・回線と、標準ラインインターフェース１７０−１７６に内在する付 随クリスタル（ｃｒｙｓｔａｌ　：発振器）は、クロックを出力する。この出力 動作は、通信ライン６４−７２がラインインターフェース１７０−１７６に接続 されているか否か、もしくは、通信セツションがラインインターフェース１７０ −１７６とローカル中央局５０との間で確立されているか否かに関係なく行われ る。ラインインターフェース１７０−１７６内の内部クロックを使って交換ネッ トワークアクセスシステム３０を起動・作動（ｒｕｎ）させることができる。し かし内部クロックを用いると、交換ネットワークアクセスシステム３０はＰＳＤ Ｎ３６に同期しない。

ラインインターフェース１７０−１７６は通信ライン６４−６７に受信されるフ レーム指示シーケンス（ｆｒａｍｉｎｇ　５ｅｑｕｅｎｃｅ）をモニタし、ピッ トパターンが適用可能な通信プロトコル（“１密度（ｏｎｅｓ　ｄｅｎｓｉｔｙ ）”規則等）（１密度規則とは、所定時間内に「１（パルス）」が最低何個以上 存在しなければならないとする規則をいう）に違反していないかを判定する。ラ インインターフェース１７０−１７６に内在する統合・集積回路・回線は、通信 ラインプロトコルに適合したフレーム指示シーケンスピットパターンに応答して 、制御信号を発生する。ラインインターフェース１７０−１７６が発生した制御 信号は、スペース−タイム−スペース・スイッチ１６８を介してコール制御プロ セッサ１８０に伝送され、同期がなされているか否かを示す。有効なフレーム指 示ピットシーケンスは、ローカル中央局４６に設けられた遠隔ラインインターフ ェースを対応させることにより、物理的レベル（ｐｈｙｓｉω１ｌｅｖｅｌ）　 （層１）で発生される。一旦同期が生ずれば、ラインインターフェース１７０− １７６は、通信プロトコルに適合させて通信ライン６４−６７に情報を流す準備 ができたことになる。

通信ライン６４−６７はアクティブなコールセツション及び有効なフレーム指示 ピットシーケンスを支持してもよい（しかし、通信ライン６４−６７を通って伝 送されるデータに関する有効なレベル２のプロトコルに続くものではない）。

例えば基本速度（ｂａｓｉｃ　ｒａｔｅ）　Ｉ　Ｓ　ＤＮプロトコルの場合、レ ベル２のＤチャンネルを、ローカル中央局４６スイツチと交換ネットワークアク セスシステム３０との間に確立しなければらない。コール制御プロセッサ１８０ からのハンドシェイクコマンドは通信ライン６４−６７を介して両方向に伝送さ れる（送られたり戻されたりする）。もしアクティブなコールセツションが有効 なレベル２のデータ通信を指示しているのならば、有効なｌ５ＤＮ基本速度レス ポンスが適切な時間内にコール制御プロセッサ１８０により受信される。もし第 ２レベルのレスポンスが全く受信されなければ、コール制御プロセッサ１８０は 、有効な第２レベルのコールセツションが確立されていないことを知り、クロッ ク管理プロセス１２２にこの事実を通報することができる。しかし、もし通信ラ イン６４−６７の電気的特性が良好であれば、通信ライン６４−６７をシステム クロックマスタの引出しに用い続けてもよい。

ＤＰＬＬ５５４は標準８９４１Ｄ　Ｐ　Ｌ　Ｌミツチルα１ｔｅｌ）回線・回路 である。１ｘＮの統合・集積セレクタ５５６により選択されたラインインターフ ェース１７０−１７６からのフレームパルスはＤＰＬＬ５５４の入力として受信 される。Ｄ　Ｐ　Ｌ　Ｌ５５４はラインンターフェース１７０−１７６からのフ レームパルスを用いて同期クロックを発生する。ＤＰＬＬ５５４がイネーブル状 態のとき、Ｄ　Ｐ　Ｌ　Ｌ５５４は上記同期クロックをＴＤＭハイウェイ２０４ に出力する。自己の内部ハイスピードクリスタルを用いて、ＤＰＬＬ５５４は幾 つかのその他のより速いスピードのクロックを発生もしくは引出す。全てのクロ ックは互いに同期しておりＰＳＤＮ３６にも同期している。

上記クロックの発生・引出しは１ｘＮの統合セレクタ５５６により提供される基 本フレームパルスシーケンスに基づいて行われる。ＤＰＬＬ５５４は２つのクロ ックを出力する。一方のクロックは他方のクロックの速度の倍の速さを有す。こ れ以外に２つの別のクロックが発生される。これらクロックは最初の２つのクロ ックを反転（逆転）したものである。８ＫＥｚのフレームパルスもまた生成され る。ＤＰＬＬ５５４は選択されたラインインターフェース１７０−１７６のフレ ームパルスシーケンスを用いて、その内部高スピードクリスタルクロック出力を 分割する。その結果、同期８　ＫＪＩｚパルスストリームが形成される。ＤＰＬ Ｌ５５４はある時は少し大きな数で分け、ある時は少し小さな数で分ける。この ようにすることにより、選択されたラインインターフェース１７０−１７６から それが受取るフレーム指示シーケンスに対する同期を維持する。

ｌｘＮの統合・集積セレクタ５５６はマルチプレクサであり、その入力はライン インターフェース１７０−１７６とクロックイネーブルレジスタ５５８から供給 される。

メインＣＰＵ１００で実行されるクロック管理プロセス１２２はどのラインイン ターフェース１７０−１７６がそのフレーム指示シーケンスをＤＰＬＬ５５４に 送信すべきかを選択する。この選択はクロックイネーブルレジスタ５５８からの ラインインターフェース選択人力５６２の値に基づいて行われる。ラインインタ ーフェース１７０−１７６から受信した唯一つの入力がＤ　Ｐ　Ｌ　Ｌ５５４へ 伝送されるものとして選択される。

他の全てのラインインターフェース１７０−１７６は無視される。ＩＸＮの集積 セレクタ５５６はＦ　Ｐ　Ｇ　Ａ　（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　 Ｇａｔｅ　Ａｒｒａｙ）と称される標準プログラム可能装置である。このＦＰＧ ＡはＰ　Ａ　Ｌ　（Ｐｒｏｇｒａｍｍａｂｌｅ　Ａｒｒａｙ　Ｌｏｇｉｃ）に似 ているが、より多くの内部回路・回線を有している。ＰＡＬのプログラミングは 永久的なものであるが、ＦＰＧＡのプログラミングはＦＰＧＡがパワーアップＣ ｏｖｅｒ　ｕｐ　：ある能力を有するように処理されること）される度に再ロー ディング（ｒｅｌｏａｄｅｄ）される。ＦＰＧＡはより大規模な内部回路・回線 の組を有しているだけでなく、単に新しいダウンロード（ｄｏｗｎ　１ｏａｄ） プログラムを書込むだけクロック発生・制御回路１８４に変更を加えることがで きる。

クロック発生・制御回路１８４からの出力クロックライン５６０はＴＤＭハイウ ェイ２０４とＴＤＭインターフェース１８６に接続されているので、全てのネッ トワークアクセスインターフェースにカード９０−９４を分配することができる 。これらカードは他の全ての通信ライン６４−６７のタイミングとして用いられ る。ＴＤＭハイウェイ２０４は一般に、クロックリード（ｃｌｏｃｋｉｎｇ　１ ｅａｄｓ）とデータチャンネルとして用いられるリードとを有している。２つの 異なるクロック速度（もしフレーム信号が含まれるのなら３つの異なるクロック 速度）がＴＤＭハイウェイ２０４に供給される。

一旦アクチイブなコールセツション（ａｃｔｉｖｅ　ｃａｌｌ　５ｅｓｓｉｏｎ ）力咬換ネットワークアクセスシステ３０とローカル中央局４６との間で確立さ れると、フレーム指示ビット（１２５マイクロ秒毎に１つのビット）がローカル 中央局４６から受信される。ラインインターフェース１７０−１７６は自己の内 部クロックを上記フレーム指示パターンに同期させた後に、状態変化インジケー タ制御信号をコール制御プロセッサ１８０を介してクロック管理プロ上期２２に 伝送する（クロック管理プロセス１２２はメインＣＰ　Ｕｌｏｏで実行されてい る）。これにより、ＰＳＤＮ３６に対する同期がとられたことを示す。システム 管理プロセッサ７８で実行されるクロック管理プロセス１２２は交換ネットワー クアクセスシステム３０内のネットワークアクセスインターフェース９０−９４ に対して全ラインインターフェース１７０−１７６を広域観察・スーパーバイズ （ｇｌｏｂａｌ　ｖｉｅｗ）する。クロック管理プロセス１２２は同期されたラ インインターフェース１７０−１７６の中からシステムマスタークロックを選択 する。クロック管理プロセス１２２は、適切な２進値をクロックイネーブルレジ スタ５５８に書込むこむことにより、ラインインターフェース１７０−１７６と ネットワークアクセスインターフェース９０−９４の双方をイネーブル（使用可 能に）する。その結果、同期されたラインインターフェース１７０−１７６はシ ステムマスタークロックを、交換ネットワークアクセスシステム３０内でクロッ ク動作しているので全てのビットレベルデータに供給する。

クロック管理プロ上期２２はインストール時にプログラマにより作成されるライ ンインターフェーステーブルを走査することにより、システムマスタークロック の選択を始める。この選択により特定の交換ネットワークアクセスシステム３０ に設けられたネットワークアクセスインターフェース９０−９４のタイプが決定 される。ネットワークアクセスインターフェース９０−９４のタイプとは、例え ば、Ｔｌ、基本速度ｌ５ＤＮもしくは１次群速度（Ｐｒｉｍａｒｙ　Ｒａｔｅ） 　Ｉ　Ｓ　ＤＮである。通信路管理プロセス１２２は最高次（ｈｉｇｈｅｓｔ　 ｏｒｄｅｒ）の通信ライン６４−６７に対してネットワークアクセスインターフ ェース９０−９４を使用可能（イネーブル）にする。例えば、もしある交換ネッ トワークアクセスシステム３０がＴ１と基本速度ｌ５ＤＮネツトワークアクセス インターフエース９０−９４の双方を用いて構成されたとすると、クロック管理 プロセッサ１２２はＴ１ネットワークアクセスインタフェース９０−９４を選択 する。なぜならばこのカードが最高速の通信ライン６４−６７に接続されている からである。選択されたネットワークアクセスインターフェース９０−９４はロ ーカル中央局４６に対して（セツション中の）アクティブなコールを有してもよ いし、有さなくてもよい。

もしラインインターフェース１７０−１７６が通信ライン６４−６７階層の適切 なレベルのものであれば、クロック管理プロセス１２２はアクティブな同期され たラインインターフェース１７０−１７６を選択して、システムマスタークロッ クを供給する。

例えば、もしクロック管理プロセス１２２が、ある交換ネットワークアクセスシ ステム３０が１つのＴ１ラインインターフェース１７０−１７６を有しているこ とを、データメモリ１０２に含まれるインストールコンフィギユレーション（ｉ ｎｓｔａｌ　ｌａｔｉｏｎｃｏｎｆｉｇｕｒａｔｉｏｎ）データテーブルから“ 知れば”、クロック管理プロセス１２２はアクティブになるべき１つのＴ１ライ ンインターフェース１７０−１７６を探す。もし所定時間後に１つのＴ１ライン インターフェース１７０−１７６もアクティブにならなければ、クロック管理プ ロセス１２２はより低いオーダのラインインターフェース１７０−１７６　（例 えば基本速度ｌ５ＤＮラインインターフエース１７０−１７６）を最初のシステ ムマスタークロックとして選択する。

メインＣＰＵ１００で実行されるクロック管理プロセス１２２は種々のネットワ ークアクセスインターフェース９０−９４上の種々のラインインターフェース１ ７０−１７６の中からシステムマスタークロックを選択する場合の制御を維持す る。ラインインターフェース１７０−１７６は状態変化制御メツセージをコール 制御プロセッサ１８０にスペース−タイム−スペース・スイッチ１６８を介して 伝送する。このメツセージはどのラインインターフェース１７０−１７６がそれ 自身の通信ライン６４−６７に同期しているのかを示す。コール制御プロセッサ １８０はソフトウェア制御の下で、どのラインインターフェース１７０−１７６ が有効なフレーム指示シーケンスをそれ自身の通信ライン６４−６７から受信し ているのかを探知する。即ち、どのインターフェース１７０−１７６がＰＳＤＮ ３６に同期しているのかを探知する。その後、コール制御プロセッサ１８０は、 ラインインターフェース７１０−１７６がＰＳＤＮ３６に同期しているならば、 クロック管理プロセス１２２に信号を送る。

現時点では、ネットワークアクセスインターフェース９０−９４の構成・形態は 固定されており、ネットワークアクセスインターフェース９０−９４のプロトコ ルを決定するリストはインストール時にデータメモリ１０２内のノードプロフィ ールコンフィギユレーション（ｎｏｄｅ　ｐｒｏｆｉｌｅ　ｃｏｎｆｉｇｕｒａ ｔｉｏｎ）テーブル中に前もって作られている。しかし、ネットワークアクセス インターフェース９０−９４はＩＤレジスタ（通信路管理プロセス１２２をイネ ーブルして、どのタイプのカードが存在している・指示されているのかをデコー ド回路１５６を用いて判定するもの）を有さない。インストールコンフィギユレ ーション（ｉｎｓｔａｌ　１ａｔｉｏｎ　ｃｏｎｆｉｇｕｒａｔｉ。

ｎ）データテーブルの作成を自動化することは交換ネットワークアクセスシステ ムを明らかに改良することである。将来、プログラムはネットワークアクセスイ ンターフェース９０−９４に質問して各カードのプロトコルを判定・決定する。

この判定・決定は内部ＩＤレジスタに含まれる情報に基づいて行う。そして、最 終的にコンフィギユレーションテーブルを作る。

クロック管理プロセス１２２はノードプロフィールコンフィギユレーションテー ブルにアクセスし、最高次もしくは最高速の通信ライン６４−６７でシステムマ スタークロックの選択を開始する。例えば、もしネットワークアクセスインター フェース９０−９４の１つがＴ１タイプであれば、クロック管理プロセス１２２ はこのネットワークアクセスインターフェース９０−９４を用いてシステムマス タークロックの選択を始める。もしこのＴ１ネットワークアクセスインターフェ ース９０−９４の１本の通信ライン６４−６７がアクティブであり、コールセツ ションが確立されれば、この選択は良い選択である。もしそうでなければクロッ ク管理プロセス１２２は次に低い通信ライン６４−６７を用いてネットワークア クセスインターフェース９０−９４を選択する。もしある特定の交換ネットワー クアクセスジステム３０に接続された通信ライン６４−６７の全てが同スピード であれば、クロック管理プロセス１２２はアクティブな通信ライン６４−６７が 位置されるまでラウントロピン動作を行う。

アクティブなコールセツションがラインインターフェース１７０−１７６とロー カル中央局４６の間で確立されると、ラインインターフェース１７０−１７６は 新しいクロックを発生し始める。コール制御プロセッサ１８０はクロック管理プ ロセス１２２に、通信ライン６４−６７がアクティブになっていることを知らせ る。システムマスタークロックを新たなより速い速度の通信ライン６４−６７か ら引出すのかどうかの決定を、クロック管理プロセス１２２が下す。もしシステ ムマスタークロックとして現在選択されている通信ライン６４−６７が同期を失 えば、クロック管理プロセス１２２は別の通信路６４−６７を選択してシステム マスタークロックとする。この変更により、より低いオーダの通信ライン６４− ６７がシステムマスタークロックとして選択される。システムマスタークロック の選択と分配に関する最終的な制御はメインＣＰＵ１００で実行されるクロック 管理プロセス１２２の役割である。このプロセス１２２は交換ネットワークアク セスシステム３０に接続された全ネットワークアクセスインターフェース９０− ９４に対して、全通信ライン６４−６７を広域観視・スーパーバイズしている。

交換ネットワークアクセスシステム３０を最初にパワーアップする際、１つのネ ットワークアクセスインターフェース９０−９４上の１つのＤＰＬＬ５５４が選 ばれてクロックを発生する（このときラインインターフェースカード７１０−１ ７６は１つもそれ自身の通信ライン６４−６７に同期していないが。即ち、上記 カード１７０−１７６の１つもそれ自身の通信ライン６４−６７からフレーム指 示ビットの有効なシーケンスを受信していないにも拘らず）。それでも選択され たＤＰＬＬ５５４はクロックを発生し、アクティブな通信ライン６４−６７が見 つけられるまで交換ネットワークアクセスシステム３０をラン（ｒｕｎ）させる 。所定時間後、もし選択された通信ライン６４−６７が同期せず別の通信ライン ６４−６７が同期すれば、同期された通信ライン６４−６７はシステムマスター クロックとして選択される。アクティブな通信ライン６４−６７が見つかると、 交換ネットワークアクセスシステム３０がこのラインに同期させられる。その後 、仲裁処理（ａｒｂｉｔｒａｔｉｏｎ　ｐｒｏｃｅｓｓ）が終了すると、システ ムマスタークロックを別の通信ライン６４−６７から引出すかどうかの決定がな される（仲裁処理が終了しなければこの決定はなされない）。

次に、図１４のフローチャートに示されたＣＰＥ同期システムの動作を図１４以 前の図面に基づいて説明する。本発明の方法はパワーアップ状態５６６からスタ ートする。ステップ５６８では、メインＣＰＵ１００で実行されるクロック管理 プロセス１２２が、データメモリ１０２に含まれる通信ラインテーブル（ノード コンフィギユレーションデータストラフチャ（ｓｔｒｕｃｔｕｒｅ）内の全通信 ライン６４−６７に“不適切・望ましくない”というマークを付ける・判定を下 す（即ち、初期化する）。交換ネットワークアクセスシステム３０の内部ハード ウェア部品にアクセスするためにはクロックが必要であるので、クロック管理プ ロセス１２２はステップ５７０において１つの通信ライン６４−６７を任意指定 し、システムマスタークロックマスタを提供する。ステップ５７０でシステムマ スタータロツクを任意に選択すると、ＰＳＤＮ３５にほぼ（しかし完全ではない ）同期するシステムマスタークロックが選択されたことになる。

ステップ５７２では、クロック管理プロセス１２２が選択されたラインインター フェース１７０−１７６をイネーブルし、システムマスタークロツタを供給する 。このイネーブル・供給動作は、適切な２進値をクロックイネーブルレジスタ５ ５８に書込むことにより行われる。ステップ５７４ではクロック管理プロセス１ ２２は任意の１つのラインインターフェース１７０−１７６を待って、状態変化 インジケータメツセージを伝送する。上記メツセージは、ラインイターフエ−７ ，１７０−１７６が反対端からフレーム指示シーケンスを受けとっているという メツセージである。コール制御プロセッサ１８０を介してラインインターフニー ７．１７０−１７６からクロ・ツク管理プロセッサ１２２に受信される第１の状 態変化インジケータメツセージは、ラインインターフニー刈７０−１７６がフレ ーム指示シーケンスをその離れた方の端から受信しているということしか示さな い。少し時間が経過すると、別の状態変化インジケータメツセージが送られてく る。このメツセージは、ラインインターフニー刈７０−１７６に内在する統合・ 集積回路・回線が、それ自身のプロトコル内で有効なビットパターンとして受信 されたフレームシーケンスを受入れた・認識したことを示す。したがって、ライ ンインターフェース１７０−１７６が対応通信ライン６４−６７に対して同期し ていることが示される。ステップ５７６では、コールプロセス管理装置が、アク ティブな通信ライン６４−６７を“適切”と考えるべきかを決定する。もしこの 質問に対する答えが“イエス”であれば、クロック管理プロセス１２２がステッ プ５７８においてこのラインインターフェース１７０−１７６を、データメモリ １０２に設けられた通信ラインテーブル内のシステムクロックマスタとして用い るには適切であると判定する。

交換ネットワークアクセスシステム３０がパワーアップされたばかりだと仮定す ると、ステップ５８０での質問“このラインはすでにシステムマスタークロック として機能しているか”に対する答えは“ノー”である。次に、クロックマスタ ープロセス１２２はステップ５８２に進み、現在のシステムマスタークロックが 適切か否かという質問を受ける。ここでも同様に、システムがパワーアップされ て間もないので、この質問に対する答えは“ノー”となる。したがって、クロッ クマスタープロセス１２２はステップ５８４まで分岐進行する。よってこの状態 変化したラインインターフェース１７０−１７６が、新しいシステムクロックマ スタの源（ソース）となる。ステップ５８６では、新しいシステムマスタークロ ックが全ネットワークアクセスインターフェース９０−９４上の全ラインインタ ーフェース１７０−１７６に分配される。これらは使用不能（ｄｉｓａｂｌｅｄ ）とされるので、ステップ５８４で決定されたシステムマスタークロックを採用 する。次に、クロック管理プロセス１２２はステップ５７４まで分岐進行し、ラ インインターフェース１７０−１７６上に別の状態変化が生ずるまで待つ。

もし別のラインインターフェース１７０−１７６が自分の通信ライン６４−６７ 上で検知された状態変化を信号で知らせ、クロック管理プロセス１２２がステッ プ５８０でこのラインはすでにシステムクロックマスクであると判定すれば、ク ロック管理プロ上期２２はステップ５７４に戻り、ラインインターフニＸ１７０ −１７６から別の状態変化インジケータが送られてくるのを待つ。ステップ５８ ２では、もしクロック管理プロセス１２２が現在のシステムクロックマスクは適 切なものだが、状態変化した通信ライン６４−６７はより高いオーダのクロック （より速い通信ライン）を有していると判定すれば、クロック管理プロセス１２ ２はステップ５８４に進み、この状態変化したラインインターフェース１７０− １７６を、新しいシステムマスタークロックとしてイネーブルする（状態変化は 、通信ラインが「適切」状態から、ｌ５ＤＮプロトコルの一部としてまだ「適切 」である状態に変化する場合、Ｉ　ＳＤＮ内で起こり得る）。しかし、もしクロ ック管理プロセス１２２がステップ５８２で現在のシステムマスタークロックが より高い次元（オーダ）のクロック（より速い通信ライン）から来ていると判定 すれば、クロック管理プロセス１２２はステップ５７４に戻り、ラインインター フェース１７０−１７６から別の状態変化インジケータが来るのを待つ。

ステップ５７６では、もしクロック管理プロセス１２２が、例えば通信ライン６ ４−６７が不良になったのでシステムマスタークロックを現在供給しているライ ンインターフェース１７０−１７６が状態変化したと判定すれば、ゴーファー（ ｇｏｐｈｅｒ）や故障したターミナル交換装置等によるダメージにより通信ライ ン６４−６７はもはや伝送には適さなくなる。そして、クロック管理プロセス１ ２２はステップ５９０で、このラインインターフェース１７０−１７６をシステ ムクロックマスタとして用いるのは不適切と判定する。クロック管理プロセス１ ２２はステップ５９２で、ステップ５９０で不適切と判定された状態変化したラ インインターフェース１７０−１７６がすでにシステムマスタークロックであっ たか否かを判定する。もし状態変化したラインインターフェース１７０−１７６ がシステムクロックマスタでなかったならば、クロック管理プロセスはステップ ５７４に分岐進行し、再び、ラインインターフェース１７０−１７６から別の状 態変化インジケータメツセージが来るのを待つ。もしステップ５９２で不適切と 判断されたラインインターフェース１７０−１７６がシステムマスタークロック だったならば、クロック管理プロセス１２２はステップ５９４で、システムマス タークロックを引出すのに適切な他のラインインターフェース１７０−１７６が あるかを判定する。もし適切なラインインターフェース１７０−１７６が全くな ければ、クロック管理プロセス１２２はステップ５７４に戻り、ラインインター フェ−ス１７０−１７６からの状態変化インジケータメツセージを待つ。ステッ プ５９６では、もし別のラインインターフェースが適切であると判定されれば、 クロック管理プロセスは最高次（オーダ）のクロック（最高速の通信ライン）を 新しいシステムマスタークロックとして選択する。その後、上記プロセス１２２ はステップ５８６に進み、このラインインターフェースを新しいシステムクロッ ク管理要素（ｍａｎａｇｅｒ）としてイネーブルする。

ラインインターフェース１７０−１７６をシステムクロック管理要素として用い ることが適切かどうかは、それ自身の通信ライン６４−６７上のビット誤り率（ エラーレート）により決まる。この誤り率は、ｌ５ＤＮラインプロトコルの付随 周期的冗長度テスト（ｃｙｃｌｉｃａｌ　ｒｅｄｕｎｄａｎｃｙ　ｔｅｓｔ　： 　ＣＲＣ）により有効性がテストされるか、あるいは、Ｔ１スーパーフレーム（ ｓｕｐｅｒｆｒａｍｅ）プロトコル内の特別にデザインされたビットにより、有 効性がテストされる。Ｉ　ＳＤＮもしくはＴ１プロトコルをランさせる通信ライ ンを多数の状態におくことができるが、その中のいくつかしか、システムクロッ クマスタとして用いるのに適切な通信ライン６４−６７にはならない。

次に、図１５のフローチャートに示された交換ネットワークアクセスシステム３ ０の動作を図１５以前の図面に基づいて説明する。ユーザ３２がＰＳＤＮ３６を 介してユーザ３４に高帯域データコールをしたいと望んでいると仮定する。本発 明の方法はアイドリング状態５９８から始まり、次に、発信源／宛先学習段階Ｃ ｈａｓｅ）６００に移行する。この移行はパケットがＬＡＮアクセスリンク５６ に到着すると行われる。デバイスアクセスプロセッサ１３４はステップ６０２で ローカルアドレステーブル１３２でコンパイルされたローカルアドレステーブル をサーチする。

このサーチは、指定された宛先アドレスがそこに含まれているか否かを判定する ために行うものである。もし宛先アドレスがローカルアドレスメモリ１３２が存 在ｌ、なければ、パケットＰＳＤＮ３６を介して伝送されていると判定する。デ バイスアクセスプロセッサ１３４が、ＷＡＮ接続が必要であるという要求を、状 態（ステータス）及び制御レジスタ１４２を用いてアドレス・データ・制御バス ８０を介してメインＣＰ　Ｕｌｏｏに信号で伝えると、ＬＡＮ／ＷＡＮフオアー ドプロセス１５２はステップ６０４でスタートする。ＬＡＮ／ＷＡＮフェオアー トプロセス１５２が宛先情報を知能ネットワーク管理プロセス１２２に提供する 。このプロセス１２２が、遠隔アドレステーブル及びネットワークトポロジをチ ェックする。ステップ６０６では、メインＣＰ　Ｕｌｏｏが知能ネットワーク管 理プロセス１１２の制御の下で、上記要求及び情報を受信する。よって、ステッ プ６０８で通信路管理プロセス１２０が起動し、変換ネットワークアクセスシス テム３０内で接続を完了するのに必要な内部資源を確保する。これら資源は例え ば、Ｂチャンネルコントローラ１５８、ラインインターフェース１７０並びに、 スベーータイムースペース・スイッチ１６８内及びＴＤＭハイウェイ２０４上の タイムスロットを含む。

ステップ６１０では、メインＣＰ　Ｕｌｏｏが知能管理プロセス１１２の制御の 下で、コール制御プロセッサ１８０（０８１層２と３（符号２０６）用のＷＡＮ コール制御の下で作動している）に信号を送り、遠隔地への接続を形成する。通 信路管理プロセス１２０は、パケット宛先アドレス情報（この情報は、通信メモ リ１７８テーブルの電話番号と相互参照されている）を０８１層２と３（符号２ ０６）用のＷＡＮコール制御に送る。この信号は、ＰＳＤＮ３６を介して通信コ ール接続を確立するのに必要なローカル中央局４６−５０によりプロトコル（例 えばｌ５ＤＮ）信号交換（＃）を行うためのものである。もしステップ６１２で 接続が確立されれば、コール制御プロセッサ１８０は０３１層２と３（符号２０ ６）用のＷＡＮコール制御の指示の下に、接続が確立されていることを通信路管 理プロセス１２０に伝える。

ステップ６１４では、通信路管理プロセス１２０がコール制御プロセッサ１８０ からコール完了アクルッジメントを受信する。上記プロセッサ１８０は０８１層 ２と３（符号２０６）用のＷＡＮコール制御の下で作動している。上記プロセス １２０はまた、接続が確立されていることを知能ネットワーク管理プロセス１２ ２に伝える。このことにより、ステップ６１６では、メインＣＰＵ１００が接続 管理プロセス１１８の制御の下で、ネットワークトポロジ上の接続構造（ｓｔｒ ｕｃｔｕｒｅ）データや連結度（ｃｏｎｎｅｃｔｉｖｉｔｙ）やデータメモリ１ ０２中で利用できるサービスを更新する。これにより、ＶＡＮを介する当該遠隔 地への新たな通信接続のリストがメインＣＰＵ１００内に形成される。もしステ ップ６１２で接続が確立されなければ、デバイスアクセスプロセッサ１３４はス テップ６１８でパケットを廃棄しアイドリング状態５９８に戻る。

その後、上述したプロセスが繰返される。

ステップ６２０では、知能管理プロセス１１２がマルチチャンネルプロトコルプ ロセス１２４に指示してデータの伝送を監督（ｏｖｅｒｓｅｅ）させる。この場 所、ステップ６０８で通信路管理プロ上期２０により確保された特定の内部資源 を利用する。ＤＭＡ伝送コントローラ９８はＢチャンネルドライバプロ上期２６ の制御の下で、Ｂチャンネルコントローラ１５８−１６４の割当てを認める拳受 入れる。その後、上記コントローラ９８は、信号パケットの伝達を監督する。こ の信号パケットは適切な通信ライン６４−６７プロトコルに基づいてＤＭＡコン トローラ９８が１つもしくは複数の接続部を介して分配した信号パケットである 。ステップ６２２では、マルチチャンネルプロトコルプロセス２４がＬＡＮブリ ッジ制御プロセス１２８（より詳しくはＭＡＣ−ＷＡＮフオアードプロセス１３ ０）からのパケットデータフレームを受信する。ＭＡＣ−ＷＡＮフォアードブロ セス１３０はＤＭＡ伝送コントローラ９８で実行されるものであり、データメモ リ１０２のアドレスポインタをデバイスアクセスプロセッサ１３４に伝送する。

上記プロセッサ１３４はＬＡＮ／ＷＡＮフォアードブロセ刈５２の制御刈上２作 動する。上記伝送は、ＤＭＡ要求及び制御スイッチ１５４からの要求による。こ の要求は、パケットフレームをＬＡＮインターフェース８４からアドレス・デー タ・制御バス８０を介して、割当てられたＢチャンネルコントローラ１５８−１ ６４に伝送するための要求である。

ステップ６２４では、チャンネル使用がマルチチャンネルプロトコルプロセス１ ２４によりモニタされる。このモニタ動作により、もつと多くの（広くの）帯域 が必要かどうかを判定する。現在ある帯域が処理能力基準に合っている限り、マ ルチチャンネルプロトコルプロセス１２４は、全パケットメツセージが伝送され るまでデータ伝送を続ける。ステップ６２６でデータ伝送が終了すると、コール 制御プロセッサ１８０が０３１層２と３（符号２０６）用のＷＡＮコール制御プ ロセスの制御の下で、知能ネットワーク管理プロ上期１２の指示により接続を終 了させる。

ＤＭＡ伝送コントローラ９８はマルチチャンネルプロトコルプロセス１２４の制 御の下で、メインＣＰ　Ｕ２Ｏ５内での知能ネットワーク管理プロセス１１２へ の信号伝送を停止する。その後、知能管理プロセス１１２は通信接続を切るか否 かを決定する。ステップ６２４で、もしより多くの（広くの）帯域が必要である という判断がなされたならば、マルチチャンネルプロトコルプロセス１２４はス テップ６０４に戻る。この際、ＰＳＤＮ３６を介する別のＷＡＮ接続が同じ宛先 に関して必要であるという要求を、メインＣＰＵ１００の知能ネットワーク管理 プロセス１１２に送る。

そうでなければ、即ち、もしステップ６２４でより多くの（広い）帯域は必要で はないとい判断がなされれば、ステップ６２６では指定された遠隔宛先にアドレ スされた全パケットの伝送が完了しているか否かの判定を下すためのテストを行 う。

ステップ６２６で伝送が完了していなければ、本発明の方法はステップ６２２に 戻り、ＤＭＡ伝送コントローラ９８がＬＡＮパケットデータフレームを送り続け る。もしパケット宛先アドレスがネットワークトポロジ管理プロセス１１６によ りコンパイルされた遠隔アドレステーブル内に存在するのなら、ステップ６２８ ではステップ６２６の伝送ループが次に行われる。一旦マルチチャンネルプロト コルプロセス１２４が、データ伝送は完了したと判定すると、ステップ６３０で 切断・遮断が行わわ、交換ネットワークアクセスシステム３０はアイドリング状 態５９８へ戻る。

図１６Ａはパケット６３２と６３４を示しており、ＬＡＰＢもしくはＬＡＰＤフ ォーマットのデータパケットの高帯域ストリームの一部も示している。また、そ こにすでに含まれている層２の標準パケットヘッダ６３６情報も示されている。

Ｂチャンネルコントローラ１５８−１６４はマルチチャンネルプロトコルプロセ ス１２４の制御の下で、ＭＣＰヘッダ６３８を独立したパケット６３２と６３４ に付加する。上記ヘッダ６３８はパケットシーケンス（ｐａｃｋｅｔ　ｓｅｑｕ ｅｎｃｉｎｇ）および宛先経路指示（ｒｏｕｔｉｎｇ）情報が含まれている。上 記付加動作により、ローカル交換ネットワークアクセスシステム３０による情報 ストリームの反転多重化（ｉｎｖｅｒｓｅ　ｍｕｌｔｉｐｌｅｘｉｎｇ）が容易 に行えると共に、受信端での遠隔交換ネットワークアクセスシステム３０による 高帯域データパケットのストリームの再組立が可能になる。図１６Ｂはデータパ ケットの高帯域がＬＡＮアクセスリンク１５６に受信されて、交換ネットワーク アクセスシステム３０に流れる様子を示している。交換ネットワークアクセスシ ステム３０はパケットを反転多重化して通信ライン６４と６６に出力する。この 動作は、データパケットストリームをパケット６３２と６３４に分け、これらを 同じ宛先地に向かう異なる通信チャンネルに出力することにより行われる。もし パケットフラグメント（断片）　（ｆｒａｇｍｅｎｔ）が遠い方の端で受信され れば、ＤＭＡ伝送コントローラ９８はパケットを再び伝送する。もし複数のパケ ットが順序正しく到着しなければ、遠隔ＤＭＡ伝送コントローラ９８は、それら を遠隔ＬＡＮに送る前にそれらを再び順序正しく並べる。

図１６ＣはＬＡＰＢもしくはＬＡＰＤフォーマットのパケット６３２を示してい る。Ｂチャンネルコントローラ１５８−１６４は、マルチチャンネルプロトコル プロセス１２４の制御の下、パケット６３２をセグメントに分けてサブパケット ６４０．６４２．６４４にする。これらサブパケットにはＭＣＰヘッダ６３８が 付加される。このＭＣＰヘッダ６３８はサブパケット順序決定（ｓｅｑｕｅｎｃ ｉｎｇ）及び宛先経路指示情報を含んでいる。図１６Ｂのパケットレベルで実行 されるタイプの反転多重化が例えば３つの通信チャンネル６４，６６．６８で図 １６Ｄのサブパケットレベルに示されている。サブパケット反転多重化を実行す ると、ターミナル応答時間が改善される。この改善は、本実施例では、全パケッ トの伝達遅れを元の伝達時間の１／３減少することによってなされる。

図１−６　Ｅは図１６０のパケットレベルで行われたタイプのサブパケット反転 多重化を例えば帯域の異なる２つの通信チャンネル６４と６６に施した場合を示 している。Ｂチャンネルコントローラ１５８−１６４はマルチチャンネルプロト コルプロセス１２４の制御の下で、ＭＣＰヘッダ６３８をサブパケット６４６と ６４８に付加する。

サブパケット６４６と６４８は、通信チャンネル６４と６６の異なる帯域の比に 比例する。帯域の等しいチャンネルのサブパケット逆マルチプレキシングと同様 に、帯域の異なる通信チャンネルを介してのサブパケットのサブパケット反転多 重化はターミナル応答時間を改善する。この改善は、全パケットの伝達遅れを減 少することによりなされる。また、上記サブパケット反転多重化処理によれば、 知能ネットワーク管理プロセス１１２は通信接続部の全チャンネル上の全タイム スロットを効率的に使用することができる。

Ｂチャンネルコントローラ１５８−１６４は知能ネットワーク管理プロセス１１ ２の制御の下で、ＴＤＭハイウェイ２０４上の任意６タイムスロツト上にデータ を割当てたりそのデータを交換したりする能力によってパケット及びサブパケッ ト反転多重化処理を実行することができる。よって、顧客前提の無閉塞（ｎｏｎ −ｂｌｏｃｋｉｎｇ）交換システムが提供・構成される。これは従来、中央局の 装置にしか見られなかったものである。３つのタイプの反転多重化処理を成し遂 げるには、Ｂチャンネルコントローラ１５８−１６４は、ＤＭＡ伝送コントロー ラ９８で実行されるマルチチャンネルプロトコルプロセス１２４の制御の下で、 交換作用を行う。

円 の 〒１ （ｎ す） 補正書の写しく翻訳文）提出書（特許法第１８４条の８）平成６年６月２３日

Claims (32)

【特許請求の範囲】
1. １．高帯域デジタルデータ情報をデータパケットの形で交換デジタルネットワー クの複数の通信ラインを介してユーザターミナル間で伝送するための方法であっ て、 （Ａ）上記方法が発呼側ユーザターミナルから上記デジタルデータ情報のパケッ トを受信するステップを有し、上記パケットが予め選択されたシーケンス（順番 列）を有し、該シーケンスが上記通信ラインを介し受信側ユーザターミナルによ り受信されるように行先指定された正しいメッセージを表わすものであり、 （Ｂ）上記方法が上記複数の通信ラインの少なくとも１つにおいて、複数のタイ ムスロットを有する通信接続を確立するステップを有し、上記通信ラインを介し て、上記ステップ（Ａ）で受信されたデータパケットを上記受信側ユーザターミ ナルに伝送することができ、 （Ｃ）上記方法が上記ステップ（Ｂ）で確立された通信接続における利用可能な タイムスロットを確認・識別するステップを有し、その中では、上記ステップ（ Ａ）で受信された上記データパケットを伝送することができ、（Ｄ）上記方法が 上記データパケットの各々に、順序決定及び経路指示情報を付加するステップを 有し、上記情報には上記受信側ユーザターミナルの確認・識別・標識が含まれて おり、 （Ｅ）上記方法が上記ステップ（Ｂ）で確立された通信接続を介して、上記ステ ップ（Ｃ）で選択された上記タイムスロットに、上記ステップ（Ａ）で受信され た上記パケットの各々を伝送するステップを有することを特徴とする方法。
2. ２．上記ステップ（Ａ）一（Ｄ）が上記発呼側ユーザターミナルの場所で実行さ れる請求項１記載の方法。
3. ３．上記受信側ユーザターミナルで、上記ステップ（Ｅ）で伝送された上記パケ ットを受信するステップと、 上記受信された複数のパケットを上記予め選択されたシーケンスに組立てるステ ップとをさらに有する請求項１記載の方法。
4. ４．上記ステップ（Ｄ）で上記複数のパケットの各々に付加された上記順序決定 及び経路指示情報で確認・識別された行先が上記受信側ユーザターミナルと一致 するかを検証するステップをさらに有する請求項３記載の方法。
5. ５．上記発呼側ユーザターミナルと上記受信側ターミナルの間で前もって通信接 続が確立されていたかを判定するステップと、上記１つの通信セッションの利用 可能なタイムスロットが上記ステップ（Ｃ）で確認できないとき、別の通信接続 を介して上記通信接続の別の接続を確立するステップとによって、上記ステップ （Ｂ）が実行される請求項１記載の方法。
6. ６．確立された上記通信接続の記録・印・表示（ｒｅｃｏｒｄ）を作成・発生す るステップと、 上記ステップ（Ｂ）で確立された上記通信接続の数の変化に応答して上記記録・ 印・表示を更新するステップとをさらに有する請求項１記載の方法。
7. ７．上記タイムスロットの利用可能な数が所定値を超えると、確立された上記通 信接続の数を減少させるステップを有する請求項５記載の方法。
8. ８．上記複数のデータパケットの各々を２つもしくは３つ以上のサブパケットに 分割するステップと、 上記サブパケットの各々に、上記順序決定及び経路指示情報を付加するステップ とをさらに有する請求項１記載の方法。
9. ９．上記複数の通信ラインの１つにおいて、上記ステップ（Ｂ）で確立された上 記通信接続内で利用可能なタイムスロットを確認・識別するステップと、上記サ ブパケットを上記１つの通信ラインを介して伝送するステップとによって、上記 ステップ（Ｃ）と（Ｅ）が実行される請求項８記載の方法。
10. １０．複数の上記通信ラインにおいてタイムスロットを確認・識別するステップ と、上記複数の通信ラインの各通信ラインを介して、上記サプパケットをタイム スロットに伝送するステップとにより、上記ステップ（Ｃ）が実行される請求項 ８記載の方法。
11. １１．交換デジタルネットワークにより接続された遠隔通信ステーションの間で 高帯域メッセージを伝送する方法であって、（Ａ）発信側通信ステーションにお いて、上記交換デジタルネットワークを介して受信側通信ステーションへの複数 の通信接続を確立するステップと、（Ｂ）上記メッセージの各々を１つもしくは ２つ以上のデジタルデータパケットにするステップと、 （Ｃ）上記パケットの各々を複数のサプパケットに分割するステップと、（Ｄ） 上記複数のサブパケットを、上記複数の通信接続を介して上記受信側通信ステー ションに伝送するステップと、（Ｅ）上記複数のサブパケットを上記受信側ステ ーションで受信するステップと、 （Ｆ）上記複数のサブパケットの組の各々を上記受信側ステーションにおいてパ ケットに再組立するステップとから成る方法。
12. １２．上記ステップ（Ｂ）と（Ｃ）が上記発信側通信ステーションで実行される 請求項１１記載の方法。
13. １３．上記通信接続の各々の帯域使用をモニタして上記サプパケットを伝送する ステップと、 上記使用が第１所定値を超えるときは、上記通信接続の別の接続を確立するステ ップとによって、上記ステップ（Ａ）が実行される請求項１１記載の方法。
14. １４．上記モニタされた使用が第２所定値未満になると、上記通信接続の少なく ともどれかを切断するステップをさらに有する請求項１３記載の方法。
15. １５．上記サブバケットの各々に経路指示情報を付加するステップをさらに有す る請求項１１記載の方法。
16. １６．時分割多重通信データハイウェイ上のあるタイムスロットに上記サブパケ ットを割当てるステップと、 上記サブパケットを上記時分割多重通信ハイウエイから、上記複数の通信接続の 利用可能なタイムスロットに交換（スイッチ）することにより、上記通信接続の 帯域使用が最適化されるステップとにより、上記ステップ（Ｃ）が実行される請 求項１４記載の方法。
17. １７．上記サブパケットの各々と、上記サブパケットを上記タイムスロットのあ る１つの上に出力するように機能するコントローラとを結合するステップと、各 上記サブパケットを上記付随コントローラに送るステップとにより、上記割当て ステップが実行される請求項１６記載の方法。
18. １８．広域ネットワーク（ＷＡＮ：ｗｉｄｅａｒｅａｎｅｔｗｏｒｋ）を形成す べく、複数の交換狭周波数帯通信接続を用いて、第１及び第２ローカルエリアネ ットワーク（ＬＡＮ）の間で高帯域デジタルデータ情報を通信させる方法であっ て、（Ａ）上記方法が上記第１ＬＡＮから上記デジタルデータ情報のフレームを 受信するステップを有し、上記フレームが所定の順番列を有し、該順番列が上記 ＷＡＮを介して伝送されて上記第２ＬＡＮにより受信される正しいメッセージを 表わし、 （Ｂ）上記方法が上記ＷＡＮにおいて上記通信接続の第１の接続を確立するステ ップを有し、 （Ｃ）上記方法が、上記ステップ（Ｂ）で確立された上記第１接続を介して、上 記ステップ（Ａ）で受信された上記フレームの少なくともいくつかを伝送するス テップを有し、 （Ｄ）上記方法が、上記帯域使用のレベルが所定閾値を超えると、上記ＷＡＮに おいて上記交換通信接続の少なくとも第２の接続を確立するステップを有し、 （Ｅ）上記方法が、少なくとも上記フレームのいくつかを上記交換通信接続を介 して伝送するステップとを有することを特徴とする方法。
19. １９．上記第２ＬＡＮにおいて、上記第１及び第２通信接続を介して伝送される 上記フレームを受信するステップをさらに有する請求項１８記載の方法。
20. ２０．時分割多重通信式（ｔｉｍｅｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｅｄ： ＴＤＭ）通信ハイウエイを形成すると共に、該ＴＤＭハイウエイに接続されるス イッチング（交換）手段を設けるステップと、 上記フレームを予め選択された割当て手段により受信するステップと、上記フレ ームを、上記ＴＤＭハイウエイ上の１つのタイムスロットに割当てるステップと 、 上記割当てられたタイムスロットの上記フレームを上記スイッチング手段に伝送 するステップと、 上記フレームを所定のスイッチング手段出力タイムスロットに交換して、それを 順序付けされた通信設備上の所定のタイムスロット上に出力するステップとによ り、上記ステップ（Ｃ）が実行され、上記ハイウエイが複数の順序付けられたタ イムスロットを有し、該スロットが、上記順序付けられたタイムスロットの少な くとも１つに上記フレームを唯一割当てる手段に連結されており、上記スイッチ ング手段が、上記フレームをある順序付けられた入力タイムスロットから、上記 順序付けられた通信設備タイムスロットが付けられたある順序付けられた出力タ イムスロットヘスイッチ（交換）するために、複数の順序付けられた入力及び出 力タイムスロットを有する請求項１８記載の方法。
21. ２１．音更メッセージを移送するのに適した複数の交換狭周波数帯通信接続を用 いて、広域ネットワーク（ＷＡＮ）を形成すべく、第１及び第２ローカルエリア ネットワーク（ＬＡＮ）の間で高帯域データ情報をパケットの形で通信させる装 置であって、 複数の順序付けされた時分割多重通信（ＴＤＭ）タイムスロットを有するＴＤＭ 通信ハイウエイと、 上記ＴＤＭハイウエイに接続された少なくとも１つの制御手段であって、上記第 １ＬＡＮから受信された上記データパケットを上記順序付けされたＴＤＭタイム スロットの１つに唯一割当てる制御手段と、上記ＴＤＭハイウエイに接続された スイッチング手段であって、複数の順序付けされた入力及び出力タイムスロット を有し、上記データパケットをある入力タイムスロットからある出力タイムスロ ットにスイッチするスイッチング手段と、 上記スイッチング手段に接続される少なくとも１つの通信接続であって、複数の 順序付けされたタイムスロットを有し、上記データパケットを伝送する通信接続 とから成る装置。
22. ２２．交換デジタルネットワーク内の（で）少なくとも１つの通信接続と複数の コントローラとの間でデータメッセージを伝送するため接続を形成する装置であ って、各上記接続が固定タイムスロットの形で複数の通信チャンネルを有してい るタイプの装置において、 上記タイムスロット使用をモニタすると共に、タイムスロット使用のレベルに基 づいて、確立された上記通信接続の数を制御するシステム制御手段を有する装置 。
23. ２３．上記システム制御手段に応答する手段であって、上記システム制御手段か らの信号に応じて上記通信接続を確立・切断する通話制御手段をさらに有する請 求項２２記載の装置。
24. ２４．上記通話制御手段に応答する接続手段であって、上記制御手段と上記通信 接続との間に伝送路を形成する接続手段と、上記システム制御手段と上記接続手 段に接続されて、上記メッセージの順序決定及び経路指定を定義する情報を上記 データメッセージに付加する経路指示手段とをさらに有する請求項２３記載の装 置。
25. ２５．遠隔通信システムにおいて用いられる方法であって、データピットにより 定義される通話メッセージをデータメモリと複数のチャンネルコントローラとの 間でシステムプロセッサの制御の下に伝送する方法において、（Ａ）最初の通話 メッセージ設定時に、複数の直接メモリアクセスチャンネルの１つを上記チャン ネルコントローラの１つに連結するステップと、（Ｂ）データを伝送する要求の ために上記チャンネルコントローラを走査するステップと、 （Ｃ）上記要求を、上記直接メモリアクセスチャンネルの１つに写像（ｍａｐｐ ｉｎｇ）するステップと、 （Ｄ）上記データピットを上記データメモリから上記１つのチャンネルコントロ ーラに上記１つの直接メモリアクセスチャンネルを介して伝送するステップとか らなる方法。
26. ２６．（Ｅ）直接メモリアクセスチャンネルがデータ転送を要求するチャンネル コントローラに１つも割当てられないときは、上記システムプロセッサを中断す るステップをさらに有する請求項２５記載の方法。
27. ２７．アドレスされたデータメそり位置に保存されるデータビットの形で、メッ セージを上記データメモリと少なくとも１つの通信チャンネルとの間で伝送する 装置であって、上記通信チャンネルが複数の固定タイムスロットを有するタイプ の装置において、 上記データメモリから上記データピットを要求して受信すると共に、上記受信さ れたデータピットの上記通信チャンネル上への出力を制御する少なくとも１つの チャンネル制御手段と、 上記チャンネル制御手段と通信可能なアクセス制御手段であって、上記アドレス されたメモリ位置と上記データ要求との結合を制御し、上記データ要求を受信し て受信を知らせる（アクノレッジする）ための複数のチャンネルを有するアクセ ス制御手段と、 上記チャンネル制御手段に接続されて上記アクセス制御手段に応答する写像手段 であって、上記チャンネルコントローラからの上記データ要求を上記データ要求 チャンネルの１つに結合する写像手段とから成る装置。
28. ２８．上記チャンネル制御手段が複数の回路基板上に設けられ、各回路基板が少 なくとも１つの共用（ｓｈａｒｅｄ）チャンネルを介して上記アクセス制御手段 に接続されて上記データ要求を受信することができる請求項２７記載の方法。
29. ２９．複数の通信接続の中の最高次のタイミングソース（ｓｏｕｒｃｅ）に内部 タイミングソースを同期させる方法であって、上記通信接続の各々がインターフ ェースと結合されている場合の上記方法において、（Ａ）第１タイミングソース として、上記複数のインターフェースを走査するステップと、 （Ｂ）上記内部タイミングソースを上記第１タミングソースのタイミングに同期 させるステップとから成る方法。
30. ３０．（Ｃ）第２タイミングソースとして上記インターフェースを走査するステ ップと、 （Ｄ）上記第２タイミングソースが上記第１タイミングソースより高次なもので あるときは、上記内部タイミングソースを上記第２タイミングソースに同期させ るステップとをさらに有する請求項２９記載の方法。
31. ３１．遠隔通信システムで用いられる装置であって、複数の通信チャンネルから 選択された最高次のタイミングソースに内部タイミングソースを同期させる装置 において、 上記複数の通信チャンネルの１つに接続されて、上記通信チャンネルに周期させ られるタイミング信号を発生する少なくとも１つのインターフェース手段と、 上記インターフェース手段に接続されて、上記複数の通信チャンネルの中から最 高次のタイミング信号を選択する選択手段と、上記選択手段に接続されて、上記 最高次のタイミング信号からタイミング信号を引出し発生する発生手段とから成 る装置。
32. ３２．上記発生手段に接続されて、上記遠隔通信システムを介して、上記引出さ れたタイミング信号を分配する分配手段をさらに有する請求項３２記載の装置。