JPH0748736B2 - Signal transmission device - Google Patents

Signal transmission device

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JPH0748736B2
JPH0748736B2 JP63115268A JP11526888A JPH0748736B2 JP H0748736 B2 JPH0748736 B2 JP H0748736B2 JP 63115268 A JP63115268 A JP 63115268A JP 11526888 A JP11526888 A JP 11526888A JP H0748736 B2 JPH0748736 B2 JP H0748736B2
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signal
abnormality
master station
reset
output
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正博 田野
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Mitsubishi Electric Corp
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Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、例えばローカルエリアネットワーク(LA
N)における端末局の故障検出およびその処理に関する
ものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to, for example, a local area network (LA).
N) in the terminal station failure detection and its processing.

[従来の技術] 一般にLANにおいては、親局と端末局との間のデータの
伝送の合間をぬって、端末局が正常に作動しているか否
かを検出する親局からおいわゆる「呼びかけ」が定期的
に行なわれている。
[Prior Art] Generally, in a LAN, a so-called "call" is made from the master station, which detects whether the terminal station is operating normally after a gap between data transmissions between the master station and the terminal station. Is regularly performed.

従来のLAN等における信号伝送装置の構成を第2図を用
いて説明する。
The configuration of a conventional signal transmission device in a LAN or the like will be described with reference to FIG.

第2図において従来の信号伝送装置の端末局10は、例え
ば1チップのCPU1と、入出力回路2と、伝送用トランシ
ーバ3と、CPU1の異常を検出する異常検出回路4とを具
備し、伝送バス線5を介して親局100に接続されてい
る。
In FIG. 2, a terminal station 10 of a conventional signal transmission device includes, for example, a one-chip CPU 1, an input / output circuit 2, a transmission transceiver 3, and an abnormality detection circuit 4 for detecting an abnormality of the CPU 1, It is connected to the master station 100 via the bus line 5.

次に従来例の動作を説明する。Next, the operation of the conventional example will be described.

親局100からのデータ信号101は伝送バス線5を介して伝
送用トランシーバ3に入力される。データ信号101は伝
送用トランシーバ3により所定の受信信号7に変換され
CPU1に入力される。受信信号7に変換された親局100か
らのデータ信号101はCPU1で処理され、入出力回路2を
介して出力される。また入出力回路2に入力されたデー
タ信号はCPU1に読み込まれ、送信信号6として伝送用ト
ランシーバ3に出力される。送信信号6は伝送用トラン
シーバ3により所定の伝送信号11に変換され、伝送バス
線5を介して親局100に伝送される。
The data signal 101 from the master station 100 is input to the transmission transceiver 3 via the transmission bus line 5. The data signal 101 is converted into a predetermined reception signal 7 by the transmission transceiver 3.
Input to CPU1. The data signal 101 from the master station 100 converted into the received signal 7 is processed by the CPU 1 and output via the input / output circuit 2. The data signal input to the input / output circuit 2 is read by the CPU 1 and output as the transmission signal 6 to the transmission transceiver 3. The transmission signal 6 is converted into a predetermined transmission signal 11 by the transmission transceiver 3 and transmitted to the master station 100 via the transmission bus line 5.

CPU1は正常動作を行なっている時は、一定周期でパルス
信号8を異常検出回路4に出力する。CPU1がノイズ等に
より誤動作を行なうと、パルス信号8の出力が停止した
り、その周期がかわる。異常検出回路4はパルス信号8
の異常(停止あるいは異常周期)を検出し、リセット信
号9をCPU1に出力する。CPU1はリセット信号9によりリ
セットされる。
When the CPU 1 is operating normally, it outputs the pulse signal 8 to the abnormality detection circuit 4 at a constant cycle. When the CPU 1 malfunctions due to noise or the like, the output of the pulse signal 8 is stopped or its cycle is changed. The abnormality detection circuit 4 has a pulse signal 8
And outputs a reset signal 9 to the CPU1. The CPU 1 is reset by the reset signal 9.

親局100からはデータ信号101の間をぬって呼びかけ信号
102が端末局10に対し出力される。呼びかけ信号102は伝
送用トランシーバ3により所定の信号71に変換され、CP
U1に入力される。CPU1は信号71を受信すると、応答のた
めの信号61を伝送用トランシーバ3に出力する。信号61
は伝送用トランシーバ3により所定の応答信号12に変換
され、伝送バス線5を介して親局100に出力される。親
局100は応答信号12を受信することにより端末局10が正
常に動作していることを確認する。
Call signal from the master station 100 through the data signal 101
102 is output to the terminal station 10. The calling signal 102 is converted into a predetermined signal 71 by the transmission transceiver 3 and
Input to U1. When the CPU 1 receives the signal 71, it outputs a signal 61 for a response to the transmission transceiver 3. Signal 61
Is converted into a predetermined response signal 12 by the transmission transceiver 3 and output to the master station 100 via the transmission bus line 5. The master station 100 receives the response signal 12 and confirms that the terminal station 10 is operating normally.

[発明が解決しようとする課題] 従来の信号伝送装置は、端末局のCPUの異常について
は、その異常を検出し、CPUをリセットすることは可能
であるが、親局の故障および誤動作等あるいは伝送バス
線の断線等による異常については検出することができな
いという問題点を有していた。
[Problems to be Solved by the Invention] The conventional signal transmission device can detect the abnormality of the CPU of the terminal station and reset the CPU, but the failure and malfunction of the master station or the like There is a problem that an abnormality due to a disconnection of the transmission bus line cannot be detected.

この発明は以上のような問題点を解決するためになされ
たものであり、親局の故障や伝送バス線の断線による送
信機能の異常をも検出することができる信号伝送装置を
提供することを目的としている。
The present invention has been made to solve the above problems, and it is an object of the present invention to provide a signal transmission device capable of detecting an abnormality in a transmission function due to a failure of a master station or a disconnection of a transmission bus line. Has an aim.

[課題を解決するための手段] この発明に係る信号伝送装置は、 (a)所定の周期ごとに所定の信号を出力する親局と、 (b)伝送線を介して前記親局に接続され、 前記親局からの前記所定の信号を受信するごとに所定の
応答信号を出力する演算手段と、 前記演算手段に異常が発生したか否かを検出する第1の
異常検出手段と、 前記演算手段が前記所定の周期ごとに前記応答信号を出
力したか否かを監視することにより、前記応答信号が前
記所定の周期ごとに出力されない場合に前記親局あるい
は前記伝送線に異常が発生したことを検出する第2の異
常検出手段と、 前記第1の異常検出手段および前記第2の異常検出手段
のいずれかが異常を検出した場合に、前記演算手段をリ
セットするためのリセット信号を所定の周期で出力する
リセット手段と、 を有する少なくとも1つの端末局と、 を具備している。
[Means for Solving the Problems] A signal transmission device according to the present invention includes: (a) a master station that outputs a predetermined signal at predetermined cycles; and (b) a master station connected via a transmission line to the master station. Calculating means for outputting a predetermined response signal every time the predetermined signal is received from the master station; first abnormality detecting means for detecting whether or not an abnormality has occurred in the calculating means; By monitoring whether or not the response signal is output at each of the predetermined cycles, the abnormality occurs in the master station or the transmission line when the response signal is not output at each of the predetermined cycles. And a reset signal for resetting the arithmetic means when a predetermined abnormality is detected by one of the first abnormality detecting means and the second abnormality detecting means. Reset output in cycles And at least one terminal station having:

[作用] 親局は、所定の周期、例えば、10〜50msec(任意)ごと
に、端末局が正常に動作しているか否かを検出するため
のいわゆる呼びかけ信号を出力する。
[Operation] The master station outputs a so-called interrogation signal for detecting whether or not the terminal station is normally operating at a predetermined cycle, for example, every 10 to 50 msec (arbitrary).

端末局に設けられた演算手段、例えば、CPUは親局から
の呼びかけ信号を受信すると、正常に作動している場合
は応答信号を出力する。また、演算手段は、正常に動作
している場合には一定の周期、例えば、10msec(任意)
ごとに第1の異常検出手段にパルス信号を出力する。
When the arithmetic means provided in the terminal station, for example, the CPU, receives the call signal from the master station, it outputs a response signal when it is operating normally. In addition, the computing means has a fixed period when it is operating normally, for example, 10 msec (arbitrary)
A pulse signal is output to the first abnormality detecting means for each.

演算手段自体にノイズ等による誤動作等の異常が発生し
た場合、前述のパルス信号が出力されなかったり、周期
が変る。そのため、第1の異常検出手段は演算手段から
のパルス信号の異常を検出し、異常検出信号をリセット
手段に出力する。
When an abnormality such as a malfunction due to noise or the like occurs in the calculation means itself, the above-mentioned pulse signal is not output or the cycle changes. Therefore, the first abnormality detecting means detects the abnormality of the pulse signal from the calculating means and outputs the abnormality detecting signal to the reset means.

親局または親局と端末局とを結ぶ伝送線等に故障や断線
等が生じた場合、親局からの呼びかけ信号は端末局に入
力されず、端末局の演算手段は応答信号を出力しない。
その結果、第2の異常検出手段は応答信号が所定時間内
に出力されなかったことを検出し、親局または伝送線等
に異常が生じたものと判断しリセット手段に異常検出信
号を出力する。
When the master station or the transmission line connecting the master station and the terminal station is broken or disconnected, the call signal from the master station is not input to the terminal station, and the calculation means of the terminal station does not output the response signal.
As a result, the second abnormality detecting means detects that the response signal has not been output within the predetermined time, judges that an abnormality has occurred in the master station or the transmission line, and outputs the abnormality detecting signal to the reset means. .

リセット手段は第1の異常検出手段または第2の異常検
出手段のいずれかが異常検出信号を出力した場合に、演
算手段をリセットするためのリセット信号を一定の周
期、例えば、100msecごとに演算手段がリセットされる
まで、繰り返し出力する。
The reset means, when either the first abnormality detecting means or the second abnormality detecting means outputs an abnormality detection signal, outputs a reset signal for resetting the calculating means at a constant cycle, for example, every 100 msec. Outputs repeatedly until is reset.

[実施例] この発明に係る信号伝送装置を一実施例を示す第1図を
用いて説明する。なお第2図に示す従来例と同一の番号
を付した要素は同一とする。
[Embodiment] A signal transmission apparatus according to the present invention will be described with reference to FIG. 1 showing an embodiment. The elements with the same numbers as in the conventional example shown in FIG. 2 are the same.

第1図において、この発明に係る信号伝送装置の端末局
20は、例えば1チップのCPU1と、入出力回路2と、親局
100との間で所定のクロック信号に同期して信号のやり
取りを行う伝送用トランシーバ3と、CPU1の異常を検出
する第1の異常検出手段である異常検出回路4と、伝送
バス線5あるいは親局100の異常を検出する第2の異常
検出手段である監視回路21と、異常検出回路4および監
視回路21に接続されたオア回路25およびオア回路25の出
力を受けてリセット信号9を出力するリセット回路26か
らなるリセット手段を具備し、さらに、監視回路21とオ
ア回路25との間にはスイッチ22が、また監視回路21には
誤動作表示素子24が接続されている。
In FIG. 1, a terminal station of a signal transmission device according to the present invention
20 is, for example, a one-chip CPU 1, an input / output circuit 2, a master station
A transmission transceiver 3 for exchanging signals with 100 in synchronization with a predetermined clock signal, an abnormality detection circuit 4 as first abnormality detection means for detecting an abnormality of the CPU 1, a transmission bus line 5 or a parent The reset circuit 9 receives the outputs of the monitoring circuit 21 which is the second abnormality detecting means for detecting the abnormality of the station 100, the OR circuit 25 connected to the abnormality detection circuit 4 and the monitoring circuit 21, and the OR circuit 25. A reset means including a reset circuit 26 is provided, a switch 22 is connected between the monitoring circuit 21 and the OR circuit 25, and a malfunction display element 24 is connected to the monitoring circuit 21.

次に実施例の動作を説明する。Next, the operation of the embodiment will be described.

親局100からのデータ信号101は伝送バス線5を介して伝
送用トランシーバ3に入力される。データ信号101は伝
送用トランシーバ3により所定の受信信号7に変換され
CPU1に入力される。受信信号7に変換された親局100か
らのデータ信号101はCPU1で処理され、入出力回路2を
介して出力される。また入出力回路2に入力されたデー
タ信号はCPU1に読み込まれ、送信信号6として伝送用ト
ランシーバ3に出力される。送信信号6は伝送用トラン
シーバ3により所定の伝送信号11に変換され、伝送バス
線5を介して親局100に伝送される。
The data signal 101 from the master station 100 is input to the transmission transceiver 3 via the transmission bus line 5. The data signal 101 is converted into a predetermined reception signal 7 by the transmission transceiver 3.
Input to CPU1. The data signal 101 from the master station 100 converted into the received signal 7 is processed by the CPU 1 and output via the input / output circuit 2. The data signal input to the input / output circuit 2 is read by the CPU 1 and output as the transmission signal 6 to the transmission transceiver 3. The transmission signal 6 is converted into a predetermined transmission signal 11 by the transmission transceiver 3 and transmitted to the master station 100 via the transmission bus line 5.

CPU1は正常動作を行なっている時は、一定周期でパルス
信号8を異常検出回路4に出力する。CPU1がノイズ等に
より誤動作を行なうと、パルス信号8の出力が停止した
り、その周期がかわる。異常検出回路4はパルス信号8
の異常(停止あるいは異常周期)を検出し、異常検出信
号をオア回路25に出力する。オア回路25は異常検出回路
4からの異常検出信号を受信すると例えば所定の電圧を
リセット回路26に出力し、リセット回路26はリセット信
号9をCPU1に出力する。CPU1はリセット信号9をCPU1に
出力する。CPU1はリセット信号9によりリセットされ
る。
When the CPU 1 is operating normally, it outputs the pulse signal 8 to the abnormality detection circuit 4 at a constant cycle. When the CPU 1 malfunctions due to noise or the like, the output of the pulse signal 8 is stopped or its cycle is changed. The abnormality detection circuit 4 has a pulse signal 8
Abnormal state (stop or abnormal period) is detected and an abnormal state detection signal is output to the OR circuit 25. Upon receiving the abnormality detection signal from the abnormality detection circuit 4, the OR circuit 25 outputs, for example, a predetermined voltage to the reset circuit 26, and the reset circuit 26 outputs the reset signal 9 to the CPU 1. CPU1 outputs reset signal 9 to CPU1. The CPU 1 is reset by the reset signal 9.

親局100からはデータ信号101の間をぬって呼びかけ信号
102が端末局20に対し一定周期、例えば10〜50msecの任
意の間隔で出力される。呼びかけ信号102は伝送用トラ
ンシーバ3により所定の信号71に変換され、CPU1に入力
される。CPU1は信号71を受信すると、応答のための信号
61を伝送用トランシーバ3に出力する。信号61は伝送用
トランシーバ3により所定の応答信号12に変換され、伝
送バス線5を介して親局100に出力される。親局100は応
答信号12を受信することにより端末局20が正常に動作し
ていることを確認する。
Call signal from the master station 100 through the data signal 101
102 is output to the terminal station 20 at a constant cycle, for example, at an arbitrary interval of 10 to 50 msec. The call signal 102 is converted into a predetermined signal 71 by the transmission transceiver 3 and input to the CPU 1. When CPU1 receives signal 71, it sends a signal for response.
61 is output to the transceiver 3 for transmission. The signal 61 is converted into a predetermined response signal 12 by the transmission transceiver 3 and output to the master station 100 via the transmission bus line 5. The master station 100 receives the response signal 12 and confirms that the terminal station 20 is operating normally.

監視回路21は、応答のための信号61が正しく出力された
か否かを監視するためのものである。親局100および伝
送バス線5等が正常であれば親局100からのよびかけ信
号102の前述の一定周期で端末局20に入力され、端末局2
0のCPU1は当該一定周期で応答のための信号61を出力す
るはずである。一方親局100や伝送バス線5等に故障や
断線、あるいはショート等の異常が生じると、端末局20
には呼びかけ信号102が入力されないかまたはその周期
が変動する。したがって、監視回路21は応答のための信
号61が前記所定の周期で出力されなかった場合に、親局
100あるいは伝送バス線5に異常が生じたものとして異
常検出信号を出力する。通常スイッチ22はオン状態にあ
り、異常検出信号はオア回路25に入力される。オア回路
25は異常検出回路4が異常検出信号を出力した場合と同
様に所定の電圧をリセット回路26を出力し、さらにリセ
ット回路26はリセット信号9をCPU1に出力する。CPU1は
リセット信号9によりリセットされる。また同時に監視
回路21は所定の電圧を誤動作表示素子24に出力し、誤動
作表示素子24が点灯することにより異常発生を警告表示
する。CPU1をリセットする必要がなく、異常発生検出に
よる異常検出信号を保持しておきたい場合はスイッチ22
をオフにしておけばよい。
The monitoring circuit 21 is for monitoring whether or not the signal 61 for response is correctly output. If the master station 100, the transmission bus line 5 and the like are normal, the call signal 102 from the master station 100 is input to the terminal station 20 at the above-mentioned constant cycle, and the terminal station 2
The CPU 1 of 0 should output the signal 61 for the response at the constant cycle. On the other hand, if an abnormality such as a failure, disconnection, or short circuit occurs in the master station 100 or the transmission bus line 5, the terminal station 20
The interrogation signal 102 is not input to or the cycle thereof changes. Therefore, when the signal 61 for response is not output in the predetermined cycle, the monitoring circuit 21 determines that the master station
An abnormality detection signal is output assuming that 100 or the transmission bus line 5 has an abnormality. Normally, the switch 22 is on, and the abnormality detection signal is input to the OR circuit 25. OR circuit
25 outputs the predetermined voltage to the reset circuit 26 as in the case where the abnormality detection circuit 4 outputs the abnormality detection signal, and the reset circuit 26 outputs the reset signal 9 to the CPU 1. The CPU 1 is reset by the reset signal 9. At the same time, the monitoring circuit 21 outputs a predetermined voltage to the malfunction display element 24, and the malfunction display element 24 lights up to display a warning that an abnormality has occurred. If you do not need to reset CPU1 and want to retain the abnormality detection signal due to abnormality detection, switch 22
Turn off.

リセット回路26はオア回路25に対し異常検出回路4ある
いは監視回路21のいずれかが異常検出信号を出力した場
合に、CPU1に対しリセット信号9を出力するが、一般に
CPU1が1回のリセット信号出力で確実にリセットされる
とは保証できないため、一定周期例えば100msecの間隔
でCPU1がリセットされるまでリセット信号9を繰り返し
出力する。CPU1のリセットが完了すると異常検出回路4
は異常検出信号を出力しなくなるため、リセット回路26
もリセット信号9の出力を停止する。CPU1にリセットが
かかり続けるのを防止するため、リセット信号9の繰り
返し周期は親局100からの呼びかけ信号102の周期よりも
長くし、またリセット信号9のパルス幅を十分に小さく
することはいうまでもない。
The reset circuit 26 outputs a reset signal 9 to the CPU 1 when either the abnormality detection circuit 4 or the monitoring circuit 21 outputs an abnormality detection signal to the OR circuit 25.
Since it cannot be guaranteed that the CPU1 is reset surely by one output of the reset signal, the reset signal 9 is repeatedly output until the CPU1 is reset at a constant cycle, for example, an interval of 100 msec. Abnormality detection circuit 4 when the reset of CPU1 is completed
Does not output the abnormality detection signal, the reset circuit 26
Also stops outputting the reset signal 9. In order to prevent the CPU 1 from being continuously reset, the repetition period of the reset signal 9 is made longer than the period of the call signal 102 from the master station 100, and the pulse width of the reset signal 9 is made sufficiently small. Nor.

なお、上記実施例ではLANの接続方式をバス線型に接続
したものについて説明したが、LANの接続方式は、ルー
プ型、スター型、リング型等であっても同様の効果を有
する。
In the above-mentioned embodiment, the LAN connection method is connected to the bus line type, but the LAN connection method may be a loop type, a star type, a ring type or the like, and the same effect can be obtained.

[発明の効果] 以上のように、この発明によれば端末局からの応答信号
を監視しているため、応答信号が正しく出力されなかっ
た場合に親局あるいは伝送線等の異常を検出することが
できるという効果を有する。
EFFECTS OF THE INVENTION As described above, according to the present invention, the response signal from the terminal station is monitored. Therefore, when the response signal is not correctly output, it is possible to detect an abnormality in the master station or the transmission line. It has the effect that

【図面の簡単な説明】[Brief description of drawings]

第1図はこの発明に係る信号伝送装置の一実施例の構成
を示す図、第2図は従来の信号伝送装置を示す図であ
る。 図中、1はCPU、4は異常検出回路、20は端末局、21は
監視回路、26はリセット回路、100は親局である。
FIG. 1 is a diagram showing a configuration of an embodiment of a signal transmission device according to the present invention, and FIG. 2 is a diagram showing a conventional signal transmission device. In the figure, 1 is a CPU, 4 is an abnormality detection circuit, 20 is a terminal station, 21 is a monitoring circuit, 26 is a reset circuit, and 100 is a master station.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】(a)所定の周期ごとに所定の信号を出力
する親局と、 (b)伝送線を介して前記親局に接続され、 前記親局からの前記所定の信号を受信するごとに所定の
応答信号を出力する演算手段と、 前記演算手段に異常が発生したか否かを検出する第1の
異常検出手段と、 前記演算手段が前記所定の周期ごとに前記応答信号を出
力したか否かを監視することにより、前記応答信号が前
記所定の周期ごとに出力されない場合に前記親局あるい
は前記伝送線に異常が発生したことを検出する第2の異
常検出手段と、 前記第1の異常検出手段および前記第2の異常検出手段
のいずれかが異常を検出した場合に、前記演算手段をリ
セットするためのリセット信号を所定の周期で出力する
リセット手段と、 を有する少なくとも1つの端末局と、 を具備した信号伝送装置。
1. A master station which outputs a predetermined signal at a predetermined cycle, and a second station which is connected to the master station via a transmission line and receives the predetermined signal from the master station. Calculating means for outputting a predetermined response signal every time, first abnormality detecting means for detecting whether or not an abnormality has occurred in the calculating means, and the calculating means outputs the response signal for each predetermined cycle Second abnormality detecting means for detecting that an abnormality has occurred in the master station or the transmission line when the response signal is not output in each of the predetermined cycles by monitoring whether or not the response signal is output. At least one of a first abnormality detecting unit and a second abnormality detecting unit detects an abnormality, and a reset unit that outputs a reset signal for resetting the arithmetic unit at a predetermined cycle. Terminal station, A signal transmission device equipped with.
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