JPH0748554B2 - マスタースライス方式半導体集積回路装置の製造方法 - Google Patents
マスタースライス方式半導体集積回路装置の製造方法Info
- Publication number
- JPH0748554B2 JPH0748554B2 JP26706587A JP26706587A JPH0748554B2 JP H0748554 B2 JPH0748554 B2 JP H0748554B2 JP 26706587 A JP26706587 A JP 26706587A JP 26706587 A JP26706587 A JP 26706587A JP H0748554 B2 JPH0748554 B2 JP H0748554B2
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- wiring
- layer
- master slice
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、マスタースライス方式半導体集積回路装置に
関する。
関する。
従来の技術 近年、半導体集積回路の分野は多品種少量生産化が顕著
であり、開発・製造期間の短縮が求められている。そこ
で、半導体基板上へのトランジスタ素子形成工程までを
あらかじめ準備しておき、その後必要な配線のみを行っ
て半導体集積回路を構成する、いわゆるマスタースライ
ス方式が採用されている。そしてこのようなマスタース
ライス方式の半導体集積回路を設計する際には、半導体
基板上への論理機能セル配置，論理機能セル間の配線
を、計算機を使って自動設計することが進められてい
る。
であり、開発・製造期間の短縮が求められている。そこ
で、半導体基板上へのトランジスタ素子形成工程までを
あらかじめ準備しておき、その後必要な配線のみを行っ
て半導体集積回路を構成する、いわゆるマスタースライ
ス方式が採用されている。そしてこのようなマスタース
ライス方式の半導体集積回路を設計する際には、半導体
基板上への論理機能セル配置，論理機能セル間の配線
を、計算機を使って自動設計することが進められてい
る。
従来、マスタースライスを半導体基板上へのトランジス
タ素子形成工程までとし、その後マスタースライス上に
２層の配線を行うことによって最終的な半導体集積回路
を設計する場合には、トランジスタ素子と第１層配線を
接続するコンタクトホール、第１層配線、第１層配線と
第２層配線を接続するコンタクトホール、第２層配線の
４つのマスクパターンを，求められる回路に固有のもの
とする必要があった。
タ素子形成工程までとし、その後マスタースライス上に
２層の配線を行うことによって最終的な半導体集積回路
を設計する場合には、トランジスタ素子と第１層配線を
接続するコンタクトホール、第１層配線、第１層配線と
第２層配線を接続するコンタクトホール、第２層配線の
４つのマスクパターンを，求められる回路に固有のもの
とする必要があった。
第２図はこのような従来のマスタースライス方式の半導
体集積回路の自動配線による論理機能セル間の配線状態
を示したものである。第２図は、半導体基板１上に形成
されたこの論理機能セル2,2間を配線領域３上に設けた
配線およびコンタクトホール６〜15bにより接続してい
る様子を示している。各論理機能セル2,2は、半導体基
板１上に形成された多数のトランジスタ素子（図示せ
ず）の集合体で構成されている。各論理機能セル2,2の
端子4a−4b間を、第１層配線７、第２層配線6,8と、こ
れらを接続するコンタクトホール9a,9bにより接続し、
端子5a−5b間を、第１層配線11,第２層配線10,12と、こ
れらを接続するコンタクトホール15a,15bによって接続
している。第２図にＰで示すように、論理機能セル2,2
間を配線する際には、配線間に交差する箇所が生じる
が、Ｐの地点では第１層配線11と第２層配線８は、それ
らの間に形成された層間絶縁膜（図示せず）によって絶
縁されているため、各々の配線11と８は電気的に独立を
保っている。ところで、開発，製造期間はより一層短縮
されることがのぞましく、この目的を達成することがで
きる方式として、マスタースライス工程を、トランジス
タ素子形成工程に加えて、トランジスタ素子と第１層配
線を接続するコンタクトホール，第１層配線，第１層配
線と第２層配線を接続するコンタクトホールの形成工程
までとすることによって、要求される回路に第２層配線
のみで対応するマスタースライス方式が考えられる。
体集積回路の自動配線による論理機能セル間の配線状態
を示したものである。第２図は、半導体基板１上に形成
されたこの論理機能セル2,2間を配線領域３上に設けた
配線およびコンタクトホール６〜15bにより接続してい
る様子を示している。各論理機能セル2,2は、半導体基
板１上に形成された多数のトランジスタ素子（図示せ
ず）の集合体で構成されている。各論理機能セル2,2の
端子4a−4b間を、第１層配線７、第２層配線6,8と、こ
れらを接続するコンタクトホール9a,9bにより接続し、
端子5a−5b間を、第１層配線11,第２層配線10,12と、こ
れらを接続するコンタクトホール15a,15bによって接続
している。第２図にＰで示すように、論理機能セル2,2
間を配線する際には、配線間に交差する箇所が生じる
が、Ｐの地点では第１層配線11と第２層配線８は、それ
らの間に形成された層間絶縁膜（図示せず）によって絶
縁されているため、各々の配線11と８は電気的に独立を
保っている。ところで、開発，製造期間はより一層短縮
されることがのぞましく、この目的を達成することがで
きる方式として、マスタースライス工程を、トランジス
タ素子形成工程に加えて、トランジスタ素子と第１層配
線を接続するコンタクトホール，第１層配線，第１層配
線と第２層配線を接続するコンタクトホールの形成工程
までとすることによって、要求される回路に第２層配線
のみで対応するマスタースライス方式が考えられる。
第３図はこのようなマスタースライス方式による配線状
態を示している。半導体基板１上に形成された論理機能
セル2,2間を、配線領域３上に設けた配線およびコンタ
クトホール６〜15dにより接続している様子を示してい
る。各論理機能セル2,2の端子4a−4b間は、第１層配線
７と、第２層配線6,8と、これらを接続するコンタクト
ホール9a,9bにより接続している。また、端子5a−5b間
は、第１層配線11,13と、第２層配線10,12,14と、これ
らを接続するコンタクトホール15a〜15dにより接続して
いる。
態を示している。半導体基板１上に形成された論理機能
セル2,2間を、配線領域３上に設けた配線およびコンタ
クトホール６〜15dにより接続している様子を示してい
る。各論理機能セル2,2の端子4a−4b間は、第１層配線
７と、第２層配線6,8と、これらを接続するコンタクト
ホール9a,9bにより接続している。また、端子5a−5b間
は、第１層配線11,13と、第２層配線10,12,14と、これ
らを接続するコンタクトホール15a〜15dにより接続して
いる。
なお、第２図と第３図において、論理機能セル2,2の端
子4a,5a,4b,5bの位置関係は等価である。すなわち、第
２図は第３図は、配線の形態は異なっているが、回路と
しては等価である。
子4a,5a,4b,5bの位置関係は等価である。すなわち、第
２図は第３図は、配線の形態は異なっているが、回路と
しては等価である。
第３図のようにすれば、求められる回路に第２層配線の
みで対応することができるから、第２図の場合に比べて
開発期間をより一層短縮することができる。
みで対応することができるから、第２図の場合に比べて
開発期間をより一層短縮することができる。
発明が解決しようとする問題点 しかし、マスタースライス工程を第１層配線と第２層配
線を接続するコンタクトホール形成工程までとする第３
図の方法を、マスタースライストランジスタ素子形成工
程までとする第２図の方法と比較すると、等価な接続関
係を実現するために必要な配線領域３の面積が非常に大
きくなり、その結果チップ全体の面積が大きくなるとい
う問題がある。
線を接続するコンタクトホール形成工程までとする第３
図の方法を、マスタースライストランジスタ素子形成工
程までとする第２図の方法と比較すると、等価な接続関
係を実現するために必要な配線領域３の面積が非常に大
きくなり、その結果チップ全体の面積が大きくなるとい
う問題がある。
すなわち、第２図のように、マスタースライス工程後、
必要とされる接続関係を第１層配線と第２層配線の両方
で実現する場合には、第１層配線も第２層配線も必要な
ものだけを形成すればよく、使用しない配線は一切形成
する必要がない。ところが、第３図のように、マスター
スライス工程後、必要とされる接続関係を第２層配線の
みで実現する場合には、第２図の場合と同程度の配線の
自由度を確保しようとすれば、マスタースライス工程中
で、あらかじめ第３図に示す程度の数の第１層配線を形
成して余裕を与えておく必要がある。しかも、第３図に
示す例では、第１層配線素片の長さを、その上を１本の
第２層配線を通過させるのに過不足のない長さに設定し
ており、第１層配線素片の長さそのものは第２図の第１
層配線とほぼ同一である。その第１層配線素片を適当な
間隔をあけて多数形成しなければならないため、配線領
域３の面積が非常に大きくなる。
必要とされる接続関係を第１層配線と第２層配線の両方
で実現する場合には、第１層配線も第２層配線も必要な
ものだけを形成すればよく、使用しない配線は一切形成
する必要がない。ところが、第３図のように、マスター
スライス工程後、必要とされる接続関係を第２層配線の
みで実現する場合には、第２図の場合と同程度の配線の
自由度を確保しようとすれば、マスタースライス工程中
で、あらかじめ第３図に示す程度の数の第１層配線を形
成して余裕を与えておく必要がある。しかも、第３図に
示す例では、第１層配線素片の長さを、その上を１本の
第２層配線を通過させるのに過不足のない長さに設定し
ており、第１層配線素片の長さそのものは第２図の第１
層配線とほぼ同一である。その第１層配線素片を適当な
間隔をあけて多数形成しなければならないため、配線領
域３の面積が非常に大きくなる。
本発明は、このような問題を解決するもので、マスター
スライス工程後の、いわゆるカスタムマスクを第２層配
線のみとした場合の配線領域の面積の増大を抑えること
ができ、マスタースライス方式半導体集積回路装置の提
供を目的とする。
スライス工程後の、いわゆるカスタムマスクを第２層配
線のみとした場合の配線領域の面積の増大を抑えること
ができ、マスタースライス方式半導体集積回路装置の提
供を目的とする。
問題点を解決するための手段 この目的を達成するために本発明のマスタースライス方
式半導体集積回路装置の製造方法は、両端に第２層配線
との接続用のコンタクトホールを有する第１層配線の長
さを、この上に絶縁膜によって第１層配線に対して電気
的な独立を保つ第２層配線の２本を通過させるのに過不
足のない長さに設定してこれを定形の第１層配線素片と
なし、同第１層配線素片をマスタースライス上に規則的
に配列したマスタースライスを製造する工程と、所望の
コンタクトホールを介して第１層配線素片と接続する第
２層配線を形成する工程とを有している。
式半導体集積回路装置の製造方法は、両端に第２層配線
との接続用のコンタクトホールを有する第１層配線の長
さを、この上に絶縁膜によって第１層配線に対して電気
的な独立を保つ第２層配線の２本を通過させるのに過不
足のない長さに設定してこれを定形の第１層配線素片と
なし、同第１層配線素片をマスタースライス上に規則的
に配列したマスタースライスを製造する工程と、所望の
コンタクトホールを介して第１層配線素片と接続する第
２層配線を形成する工程とを有している。
作用 この構成によれば要求される回路に第２層配線のみで対
応でき、しかも配線領域の面積の増加に起因するチップ
面積の増加を最小限に抑えたマスタースライス方式が実
現できる。
応でき、しかも配線領域の面積の増加に起因するチップ
面積の増加を最小限に抑えたマスタースライス方式が実
現できる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は、本発明の一実施例におけるマスタースライス
方式半導体集積回路装置の配線状態を示している。半導
体基板１上に複数の論理機能セル2,2が形成されてい
る。論理機能セル2,2間には、両端に第１層配線と第２
層配線を接続するコンタクトホールを有し、その上を２
本の第２層配線が過不足なく通過できる長さを有する第
１層配線素片7,11,13等が縦方向，横方向にそれぞれ所
定の間隔をあけて規則的に配列されている。これらの第
１層配線素片上へ絶縁膜（図示せず）が形成され、さら
にその上へ、第２層配線6,8,10,12,14が形成される。
方式半導体集積回路装置の配線状態を示している。半導
体基板１上に複数の論理機能セル2,2が形成されてい
る。論理機能セル2,2間には、両端に第１層配線と第２
層配線を接続するコンタクトホールを有し、その上を２
本の第２層配線が過不足なく通過できる長さを有する第
１層配線素片7,11,13等が縦方向，横方向にそれぞれ所
定の間隔をあけて規則的に配列されている。これらの第
１層配線素片上へ絶縁膜（図示せず）が形成され、さら
にその上へ、第２層配線6,8,10,12,14が形成される。
以上のように形成された本実施例のマスタースライス方
式半導体集積回路装置では、各論理機能セル2,2の端子4
a−4b間は、第１層配線７と、第２層配線6,8と、これら
を接続するコンタクトホール9a,9bにより接続されてい
る。また、端子5a−5b間は、第１層配線11,13と、第２
層配線10,12,14と、これらを接続するコンタクトホール
15a〜15dにより接続されている。
式半導体集積回路装置では、各論理機能セル2,2の端子4
a−4b間は、第１層配線７と、第２層配線6,8と、これら
を接続するコンタクトホール9a,9bにより接続されてい
る。また、端子5a−5b間は、第１層配線11,13と、第２
層配線10,12,14と、これらを接続するコンタクトホール
15a〜15dにより接続されている。
本実施例によれば、マスタースライス工程後、第２層配
線のみで、第２図に示す第１層配線と、第２層配線と、
それらを接続するコンタクトホールによる配線と等価な
接続関係を実現することができる。したがって開発期間
を大幅に短縮することができる。
線のみで、第２図に示す第１層配線と、第２層配線と、
それらを接続するコンタクトホールによる配線と等価な
接続関係を実現することができる。したがって開発期間
を大幅に短縮することができる。
次に、配線に要する面積について説明する。第２図に示
したトランジスタ素子形成工程までをマスタースライス
とする方式では、第２図の配線を実現するために、縦方
向へ４本の第２層配線6,8,10,12が通過しうる面積を必
要とした。一方、第２層配線のみで配線を行う第３図の
方式では、第２図と同じ配線を実現するために第２層配
線が12本通過しうる面積が必要となる。すなわち、第１
層配線の中央（計４本）とコンタクトホール列上（計８
本）の合計12本分の面積が必要となる。ところが、本実
施例の場合は、第１層配線素片の長さを、その上を２本
の第２層配線を通過させるのに過不足のない長さに設定
しているため、第２層配線が８本通過しうる面積で第２
図と同じ配線が実現可能である。すなわち、本実施例に
よれば、第３図の方式と比較すると、配線に要する面積
を2/3に減少させることができる。この結果、チップ面
積を小さくすることが可能となり、歩留り向上が図ら
れ、安価なチップ開発が可能となる。
したトランジスタ素子形成工程までをマスタースライス
とする方式では、第２図の配線を実現するために、縦方
向へ４本の第２層配線6,8,10,12が通過しうる面積を必
要とした。一方、第２層配線のみで配線を行う第３図の
方式では、第２図と同じ配線を実現するために第２層配
線が12本通過しうる面積が必要となる。すなわち、第１
層配線の中央（計４本）とコンタクトホール列上（計８
本）の合計12本分の面積が必要となる。ところが、本実
施例の場合は、第１層配線素片の長さを、その上を２本
の第２層配線を通過させるのに過不足のない長さに設定
しているため、第２層配線が８本通過しうる面積で第２
図と同じ配線が実現可能である。すなわち、本実施例に
よれば、第３図の方式と比較すると、配線に要する面積
を2/3に減少させることができる。この結果、チップ面
積を小さくすることが可能となり、歩留り向上が図ら
れ、安価なチップ開発が可能となる。
また、本実施例によれば、第１層配線素片の長さを、そ
の上を第２層配線が２本通過するために過不足のない長
さに設定しているため、第２図，第３図に示した従来の
配線を計算機で自動設計する際に用いられている自動配
線プログラムのアルゴリズムの基本的な部分をそのまま
使用することができる。
の上を第２層配線が２本通過するために過不足のない長
さに設定しているため、第２図，第３図に示した従来の
配線を計算機で自動設計する際に用いられている自動配
線プログラムのアルゴリズムの基本的な部分をそのまま
使用することができる。
これに対し、第１層配線素片の長さを、その上を第２層
配線が３本以上通過しうる長さにし、３本以上の第２層
配線を通過させる構造とした場合には、従来の自動配線
プログラムのアルゴリズムは適用できなくなる。その理
由を第４図を用いて説明する。第４図は、第１層配線素
片が、その上を３本の第２層配線が通過しうる長さをも
つ場合を示している。第４図ａ〜ｅにおいて、16は前述
の長さを有する第１層配線素片であり、17〜19は、第１
層配線素片16上を通過する３本の第２層配線を示してい
る。また、第１層配線素片16の両端には、第１層配線素
片16と、第２層配線17〜19を接続するコンタクトホール
20,21が形成されている。
配線が３本以上通過しうる長さにし、３本以上の第２層
配線を通過させる構造とした場合には、従来の自動配線
プログラムのアルゴリズムは適用できなくなる。その理
由を第４図を用いて説明する。第４図は、第１層配線素
片が、その上を３本の第２層配線が通過しうる長さをも
つ場合を示している。第４図ａ〜ｅにおいて、16は前述
の長さを有する第１層配線素片であり、17〜19は、第１
層配線素片16上を通過する３本の第２層配線を示してい
る。また、第１層配線素片16の両端には、第１層配線素
片16と、第２層配線17〜19を接続するコンタクトホール
20,21が形成されている。
ここで、第２層配線17,18,19のいずれかを第１層配線16
に接続する場合を考える。左側の第２層配線17を第１層
配線16に接続する場合には、第４図ｂに示すように、第
２層配線17の一部を左側に折り曲げ、左側のコンタクト
ホール20を利用することによって、残る２本の第２層配
線18,19の通過を防げることなく、第２層配線17を第１
層配線16へ接続することが可能である。また、右側の第
２層配線19を第１層配線16に接続する場合には，第４図
ｃに示すように、第２層配線19の一部を右側に折り曲
げ、右側のコンタクトホール21を利用することによっ
て、残る２本の第２層配線17,18の通過を防げることな
く、第２層配線19を第１層配線16へ接続することができ
る。ところが、第４図d,eに示すように、中央の第２層
配線18を第１層配線16へ接続する場合には、中央の第２
層配線18を左側のコンタクトホール20へ向けて折り曲げ
ると左側の第２層配線17の通過を妨げ、逆に右側のコン
タクトホール21へ向けて折り曲げると右側の第２層配線
19の通過を妨げる。従って、他の第２層配線の通過を妨
げることなく、第２層配線と第１層配線を接続できるこ
とを前提とする従来の自動配線プログラムのアルゴリズ
ムは第４図の例では適用できなくなる。
に接続する場合を考える。左側の第２層配線17を第１層
配線16に接続する場合には、第４図ｂに示すように、第
２層配線17の一部を左側に折り曲げ、左側のコンタクト
ホール20を利用することによって、残る２本の第２層配
線18,19の通過を防げることなく、第２層配線17を第１
層配線16へ接続することが可能である。また、右側の第
２層配線19を第１層配線16に接続する場合には，第４図
ｃに示すように、第２層配線19の一部を右側に折り曲
げ、右側のコンタクトホール21を利用することによっ
て、残る２本の第２層配線17,18の通過を防げることな
く、第２層配線19を第１層配線16へ接続することができ
る。ところが、第４図d,eに示すように、中央の第２層
配線18を第１層配線16へ接続する場合には、中央の第２
層配線18を左側のコンタクトホール20へ向けて折り曲げ
ると左側の第２層配線17の通過を妨げ、逆に右側のコン
タクトホール21へ向けて折り曲げると右側の第２層配線
19の通過を妨げる。従って、他の第２層配線の通過を妨
げることなく、第２層配線と第１層配線を接続できるこ
とを前提とする従来の自動配線プログラムのアルゴリズ
ムは第４図の例では適用できなくなる。
発明の効果 本発明は、両端に第２層配線との接続用コンタクトホー
ルを有する第１層配線の長さを、この上を絶縁膜によっ
て第１層配線に対して電気的な独立を保つ第２層配線の
２本を通過させるのに過不足のない長さに設定してこれ
を定形の第１層配線素片となし、この第１層配線素片を
マスタースライス上に規則的に配置したことにより、マ
スタースライス工程後のカスタム化工程に要する時間を
短縮し、しかも、配線に要するチップ面積の増加を抑え
ることのできる優れたマスタースライス方式半導体集積
回路装置を実現できるものである。
ルを有する第１層配線の長さを、この上を絶縁膜によっ
て第１層配線に対して電気的な独立を保つ第２層配線の
２本を通過させるのに過不足のない長さに設定してこれ
を定形の第１層配線素片となし、この第１層配線素片を
マスタースライス上に規則的に配置したことにより、マ
スタースライス工程後のカスタム化工程に要する時間を
短縮し、しかも、配線に要するチップ面積の増加を抑え
ることのできる優れたマスタースライス方式半導体集積
回路装置を実現できるものである。
第１図は本発明の一実施例における配線の平面図、第２
図は従来のトランジスタ素子形成工程以前の工程をマス
タースライスとする方式での配線例の平面図、第３図は
第１層配線と第２層配線を接続するコンタクトホールの
形成までをマスタースライスとする方式での配線の平面
図、第４図は第２層配線が３本通過しうる長さを持つ第
１層配線を使用する場合の各配線接続の場合を示す模式
図である。 １……半導体基板、２……論理機能セル、３……配線領
域、4a,4b,5a,5b……論理機能セル上の配線端子、6,8,1
0,12,14……第２層配線、7,11,13……第１層配線、9a,9
b,15a〜15d……コンタクトホール、16……第１層配線、
17〜19……第２層配線、20,21……コンタクトホール。
図は従来のトランジスタ素子形成工程以前の工程をマス
タースライスとする方式での配線例の平面図、第３図は
第１層配線と第２層配線を接続するコンタクトホールの
形成までをマスタースライスとする方式での配線の平面
図、第４図は第２層配線が３本通過しうる長さを持つ第
１層配線を使用する場合の各配線接続の場合を示す模式
図である。 １……半導体基板、２……論理機能セル、３……配線領
域、4a,4b,5a,5b……論理機能セル上の配線端子、6,8,1
0,12,14……第２層配線、7,11,13……第１層配線、9a,9
b,15a〜15d……コンタクトホール、16……第１層配線、
17〜19……第２層配線、20,21……コンタクトホール。
フロントページの続き (72)発明者 西浦 雅夫 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 千村 盛幸 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (56)参考文献 特開 昭59−172250（ＪＰ，Ａ) 特開 昭58−51537（ＪＰ，Ａ) 実開 昭62−8637（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】半導体基板上に複数の半導体素子、複数の
第１層配線素片、及び前記半導体素子、及び第１層配線
素片上に層間絶縁膜を形成した後、前記層間絶縁膜上の
前記第１層配線素片の両端、及び前記半導体素子の所望
の位置に第２層配線との接続用のコンタクトホールを形
成する工程からなるマスタースライスを製造する第１工
程と、前記複数のコンタクトホール中の所望のコンタク
トホールを介して前記第１層配線素片、及び前記半導体
素子と接続する第２層配線を形成することにより所望の
半導体集積回路を製造する第２工程からなり、前記複数
の第１層配線素片が、前記第２層配線の２本を通過させ
るのに過不足のない長さに設定され、前記マスタースラ
イス上に規則的に配列していることを特徴とするマスタ
ースライス方式半導体集積回路装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26706587A JPH0748554B2 (ja) | 1987-10-22 | 1987-10-22 | マスタースライス方式半導体集積回路装置の製造方法 |
| EP88309787A EP0314376B1 (en) | 1987-10-22 | 1988-10-19 | Master slice type integrated circuit device and method of using it |
| DE3852692T DE3852692T2 (de) | 1987-10-22 | 1988-10-19 | Integriertes Schaltkreis-Bauelement vom Typ "Master Slice" und dessen Verwendung. |
| KR1019880013825A KR930000602B1 (ko) | 1987-10-22 | 1988-10-22 | 마스터 슬라이스방식 반도체집적회로장치 및 그 제조방법 |
| US07/666,452 US5185283A (en) | 1987-10-22 | 1991-03-04 | Method of making master slice type integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26706587A JPH0748554B2 (ja) | 1987-10-22 | 1987-10-22 | マスタースライス方式半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01109742A JPH01109742A (ja) | 1989-04-26 |
| JPH0748554B2 true JPH0748554B2 (ja) | 1995-05-24 |
Family
ID=17439545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26706587A Expired - Lifetime JPH0748554B2 (ja) | 1987-10-22 | 1987-10-22 | マスタースライス方式半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748554B2 (ja) |
-
1987
- 1987-10-22 JP JP26706587A patent/JPH0748554B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01109742A (ja) | 1989-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5049969A (en) | Customizable semiconductor devices | |
| US4652974A (en) | Method and structure for effecting engineering changes in a multiple device module package | |
| JPH01165134A (ja) | 注文応答回路 | |
| JPH0727968B2 (ja) | 半導体集積回路装置 | |
| JPH07111971B2 (ja) | 集積回路装置の製造方法 | |
| JP3606769B2 (ja) | 半導体装置 | |
| JP2003100947A (ja) | 半導体装置及び半導体装置モジュール | |
| JPS6218732A (ja) | 集積回路とその個性化方法 | |
| US4943841A (en) | Wiring structure for semiconductor integrated circuit device | |
| JPH1187400A (ja) | 半導体装置 | |
| JP2001035950A (ja) | 多層回路基板及び半導体装置 | |
| JPH0748554B2 (ja) | マスタースライス方式半導体集積回路装置の製造方法 | |
| JPH01185943A (ja) | 半導体集積回路装置 | |
| JPH0542823B2 (ja) | ||
| JPH07106771A (ja) | 多層プリント基板の配線構造 | |
| JPH02244670A (ja) | マスタースライス方式半導体集積回路装置 | |
| JPH0482244A (ja) | 半導体集積回路装置およびその配線変更方法 | |
| JPS60105251A (ja) | 半導体集積回路 | |
| JPS59143342A (ja) | 論理変更可能な半導体装置 | |
| JPH02125663A (ja) | ゲートアレイ半導体集積回路装置 | |
| JPH0475665B2 (ja) | ||
| JP2664720B2 (ja) | Ｉｃ実装装置 | |
| JPH01274451A (ja) | 半導体集積回路 | |
| JPH03255665A (ja) | 半導体集積回路装置 | |
| JPH0513577A (ja) | 半導体集積回路配線方式 |