JPH0748474B2 - 半導体結晶の構造 - Google Patents
半導体結晶の構造Info
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- JPH0748474B2 JPH0748474B2 JP33603687A JP33603687A JPH0748474B2 JP H0748474 B2 JPH0748474 B2 JP H0748474B2 JP 33603687 A JP33603687 A JP 33603687A JP 33603687 A JP33603687 A JP 33603687A JP H0748474 B2 JPH0748474 B2 JP H0748474B2
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- Japan
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- layer
- layers
- gaas
- semiconductor
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- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 半導体結晶の構造に関する。
（従来の技術） ガリウムひ素（GaAs）、インジウム燐（InP）などの閃
亜鉛鉱型の結晶構造を有するIII-V族化合物半導体は、
シリコン（Si）よりも電子の移動度が大きく高速スイッ
チング素子や高周波増幅素子の材料として用いられ、ま
た、直接遷移型のバンド構造をしているため発光素子の
材料として用いられている。
亜鉛鉱型の結晶構造を有するIII-V族化合物半導体は、
シリコン（Si）よりも電子の移動度が大きく高速スイッ
チング素子や高周波増幅素子の材料として用いられ、ま
た、直接遷移型のバンド構造をしているため発光素子の
材料として用いられている。
例えば、第４図に示すGaAsを用いたショットキー障壁型
電界効果トランジスタ（MESFET）には、引き上げ法によ
り成長した結晶から切り出した（100）面の半絶縁性のG
aAs基板14が用いられている。この場合には基板にイオ
ン注入などの方法で、ｎ型の動作層24を形成し、その上
にゲート電極34、ソース電極44、ドレイン電極54を形成
し、さらにSiO2などの絶縁膜を表面保護膜64として被着
している。
電界効果トランジスタ（MESFET）には、引き上げ法によ
り成長した結晶から切り出した（100）面の半絶縁性のG
aAs基板14が用いられている。この場合には基板にイオ
ン注入などの方法で、ｎ型の動作層24を形成し、その上
にゲート電極34、ソース電極44、ドレイン電極54を形成
し、さらにSiO2などの絶縁膜を表面保護膜64として被着
している。
（発明が解決しようとする問題点） 従来の技術で示したGaAsMESFETの場合には、ゲート金属
とGaAs基板の熱膨張率の差や、表面保護膜、オーム性電
極などの影響でGaAsに歪が生じる。GaAsの様なIII-V族
化合物半導体は中心対称性がなく極性を有するため、こ
の様な歪によって、圧電効果による電荷が誘起される。
そのため、MESFETのドレイン電流がドリフトしたり、し
きい値電圧がシフトするなどの特性の均一性が劣化する
という問題、或は、MESFETのゲート電極の方向によって
特性が異なる異方性の問題がある。これは、例えばアプ
ライド・フィジックス・レターズ（Appleid Physics Le
tters）第45巻、第３号（1984年）279頁に報告されてい
る。従来はこれを防ぐ方法として歪が入らないようにゲ
ート電極及び表面保護膜の材料と厚みを選んだりする対
策が考えられているが、材料の選択には制限があるた
め、半導体材料の物性を変える根本的な解決法が望まれ
ていたが、従来解決法がなかった。
とGaAs基板の熱膨張率の差や、表面保護膜、オーム性電
極などの影響でGaAsに歪が生じる。GaAsの様なIII-V族
化合物半導体は中心対称性がなく極性を有するため、こ
の様な歪によって、圧電効果による電荷が誘起される。
そのため、MESFETのドレイン電流がドリフトしたり、し
きい値電圧がシフトするなどの特性の均一性が劣化する
という問題、或は、MESFETのゲート電極の方向によって
特性が異なる異方性の問題がある。これは、例えばアプ
ライド・フィジックス・レターズ（Appleid Physics Le
tters）第45巻、第３号（1984年）279頁に報告されてい
る。従来はこれを防ぐ方法として歪が入らないようにゲ
ート電極及び表面保護膜の材料と厚みを選んだりする対
策が考えられているが、材料の選択には制限があるた
め、半導体材料の物性を変える根本的な解決法が望まれ
ていたが、従来解決法がなかった。
本発明は、このような圧電効果による素子特性の変動や
不均一性と異方性を防ぎ、歪による特性変動の無い半導
体素子を実現する半導体結晶構造を提供することを目的
とする。
不均一性と異方性を防ぎ、歪による特性変動の無い半導
体素子を実現する半導体結晶構造を提供することを目的
とする。
（問題点を解決するための手段） 上記目的を達成するために、本発明は、基板上に閃亜鉛
鉱型結晶を構成するIII−Ｖ族化合物半導体のIII族原子
層とＶ族原子層を交互に同数層少なくとも１層積層した
第一の半導体層と、前記第一の半導体層上にIII族原子
層とＶ族原子層を前記第一の半導体層のIII族原子層と
Ｖ族原子層の積層順とは逆の順番で交互に同数層少なく
とも１層積層した第二の半導体層とを、前記第一の半導
体層と前記第二の半導体層との間にIV族原子からなる層
を介在させて積層した半導体層を単位層として、前記単
位層が少なくとも一層以上周期的に積層してなり、前記
第一の半導体層を構成する原子の層数又は層厚が前記第
二の半導体層を構成する原子の層数又は層厚と等しくな
るようにしたものである。
鉱型結晶を構成するIII−Ｖ族化合物半導体のIII族原子
層とＶ族原子層を交互に同数層少なくとも１層積層した
第一の半導体層と、前記第一の半導体層上にIII族原子
層とＶ族原子層を前記第一の半導体層のIII族原子層と
Ｖ族原子層の積層順とは逆の順番で交互に同数層少なく
とも１層積層した第二の半導体層とを、前記第一の半導
体層と前記第二の半導体層との間にIV族原子からなる層
を介在させて積層した半導体層を単位層として、前記単
位層が少なくとも一層以上周期的に積層してなり、前記
第一の半導体層を構成する原子の層数又は層厚が前記第
二の半導体層を構成する原子の層数又は層厚と等しくな
るようにしたものである。
（作用） 本発明の原理は、本発明の単位半導体層において、第一
の半導体層の分極は［111］方向であり、第二の半導体
層の分極方向［］と反対で、単位半導体層内で分
極がキャンセルしあい、GaAsが有する極性が打ち消され
る事に基づく。従って、極性に基づく圧電分極も打ち消
され、結晶全体をマクロスコピックにみた場合、無極性
の結晶と考えることができるようになる。
の半導体層の分極は［111］方向であり、第二の半導体
層の分極方向［］と反対で、単位半導体層内で分
極がキャンセルしあい、GaAsが有する極性が打ち消され
る事に基づく。従って、極性に基づく圧電分極も打ち消
され、結晶全体をマクロスコピックにみた場合、無極性
の結晶と考えることができるようになる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図はGaAsMESFET用基板における本発明の第一の実施
例の結晶構造の断面図である。
例の結晶構造の断面図である。
第１図の結晶構造は、例えば、次のようにして成長し
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650℃に
保った半絶縁性（100）GaAs基板上11上にGaのフラック
スを１原子層分だけ照射する。続いて、Gaのフラックス
をシャッターで止め、Asのフラックスを１原子層分だけ
照射する。これを繰り返す事によりGaAsを１層づつ制御
して成長する原子層エピタキシー（ALE）が可能であ
る。ALEにより20層のGa・Asの順に並んだ層よりなる第
一のGaAs層21と、さらに連続的にGeのフラックスを４層
分照射して成長した第一のGe層31と、さらに連続的に第
一の半導体層21と同様にして成長した20層のAs・Gaの順
に並んだ第二のGaAs層41と、さらに連続的に成長した４
原子層分の第二のGe層51の４層よりなる計48原子層の単
位半導体層（厚み67.8Å）61が、70層（厚み0.47μｍ）
積層してある。この単位半導体層において、第一のGaAs
層の分極は［111］方向であり、第二の半導体層の分極
方向［］と反対で、単位半導体層内で分極がキャ
ンセルされる。
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650℃に
保った半絶縁性（100）GaAs基板上11上にGaのフラック
スを１原子層分だけ照射する。続いて、Gaのフラックス
をシャッターで止め、Asのフラックスを１原子層分だけ
照射する。これを繰り返す事によりGaAsを１層づつ制御
して成長する原子層エピタキシー（ALE）が可能であ
る。ALEにより20層のGa・Asの順に並んだ層よりなる第
一のGaAs層21と、さらに連続的にGeのフラックスを４層
分照射して成長した第一のGe層31と、さらに連続的に第
一の半導体層21と同様にして成長した20層のAs・Gaの順
に並んだ第二のGaAs層41と、さらに連続的に成長した４
原子層分の第二のGe層51の４層よりなる計48原子層の単
位半導体層（厚み67.8Å）61が、70層（厚み0.47μｍ）
積層してある。この単位半導体層において、第一のGaAs
層の分極は［111］方向であり、第二の半導体層の分極
方向［］と反対で、単位半導体層内で分極がキャ
ンセルされる。
また、第一のGaAs層21上に第二のGaAs層41を成長するの
は困難であるため、第一のGe層31と第二のGe層51を設け
た。従って、Ge層の積層数は少なくてもよい。少数積層
する場合には、格子の整合性を考慮する必要がないた
め、Ge以外のIV族原子も可能である。また、積層数は偶
数の方が効果が大きい。というのは、奇数層では、第一
のGaAs層と第二のGaAs層のGaとAsの周期、従って結晶層
の極性が同じとなり、第一のGaAs層の数層がGeに起き変
っただけとみることができるのに対し、偶数層では第一
のGaAs層と第二のGaAs層のGaとAsの周期が逆になるから
である。
は困難であるため、第一のGe層31と第二のGe層51を設け
た。従って、Ge層の積層数は少なくてもよい。少数積層
する場合には、格子の整合性を考慮する必要がないた
め、Ge以外のIV族原子も可能である。また、積層数は偶
数の方が効果が大きい。というのは、奇数層では、第一
のGaAs層と第二のGaAs層のGaとAsの周期、従って結晶層
の極性が同じとなり、第一のGaAs層の数層がGeに起き変
っただけとみることができるのに対し、偶数層では第一
のGaAs層と第二のGaAs層のGaとAsの周期が逆になるから
である。
更に、第一、第二の半導体層として、GaAs層以外の例え
ばInP層、InAs、GaP、InGaAs、InGaAsPを用いることが
できる。例えば、InGaAs等の３元化合物の場合III族元
素であるIn、Gaの比をGa単独のフラックスのかわりに所
望のフラックス比で被着させればよい。この場合にも上
記のGe層と同様の働きをするIV族原子層を設けることが
可能である。
ばInP層、InAs、GaP、InGaAs、InGaAsPを用いることが
できる。例えば、InGaAs等の３元化合物の場合III族元
素であるIn、Gaの比をGa単独のフラックスのかわりに所
望のフラックス比で被着させればよい。この場合にも上
記のGe層と同様の働きをするIV族原子層を設けることが
可能である。
第２図は、本発明の結晶構造をGaAsMESFETに用いた一例
の断面図である。GaAs（100）基板12の上に上記の結晶
構造22があり、その表面には不純物ドーピングにより形
成した厚み0.1μｍ、濃度２×1017cm-3の動作層32があ
り、その上にゲート電極42、ソース電極52、ドレイン電
極62が設けられている。MESFETの表面は厚み１μｍのSi
O2表面保護膜72で覆われている。ゲート長１μｍのMESF
ETを、従来のように（100）基板上に第２図と同じ条件
で製作した場合、発明者の実験によれば、＜110＞方向
のFETと＜１０＞方向と互いにゲート方向が直交するF
ETのしきい値電圧が180mV異なるというFET特性の異方性
が観察された。一方で、実施例で示した場合にはFET特
性の異方性が観察されず、かつ、圧電効果による設計値
からのずれが生じない。歪のFET特性への影響が除去さ
れた。
の断面図である。GaAs（100）基板12の上に上記の結晶
構造22があり、その表面には不純物ドーピングにより形
成した厚み0.1μｍ、濃度２×1017cm-3の動作層32があ
り、その上にゲート電極42、ソース電極52、ドレイン電
極62が設けられている。MESFETの表面は厚み１μｍのSi
O2表面保護膜72で覆われている。ゲート長１μｍのMESF
ETを、従来のように（100）基板上に第２図と同じ条件
で製作した場合、発明者の実験によれば、＜110＞方向
のFETと＜１０＞方向と互いにゲート方向が直交するF
ETのしきい値電圧が180mV異なるというFET特性の異方性
が観察された。一方で、実施例で示した場合にはFET特
性の異方性が観察されず、かつ、圧電効果による設計値
からのずれが生じない。歪のFET特性への影響が除去さ
れた。
また、第３図はGaAsMESFET用基板における本発明の第二
の実施例の結晶構造の断面図である。
の実施例の結晶構造の断面図である。
第３図の結晶構造は、例えば、次のようにして成長し
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650℃に
保った半絶縁性（100）GaAs基板11上にGaのフラックス
を１原子層分だけ照射する。続いて、Gaのフラックスを
シャッターで止め、Asのフラックスを１原子層分だけ照
射する。これを繰り返す事によりGaAsを１層づつ制御し
て成長する原子層エピタキシー（ALE）が可能であり、
例えば、Ga・Asの順に並んだ層を堆積する場合は、最初
に、Gaのフラックス、次に、Asのフラックスの順に照射
する。また、As・Gaの順に並んだ層を堆積する場合は、
最初に、Asのフラックス、次に、Gaのフラックスの順で
照射する。
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650℃に
保った半絶縁性（100）GaAs基板11上にGaのフラックス
を１原子層分だけ照射する。続いて、Gaのフラックスを
シャッターで止め、Asのフラックスを１原子層分だけ照
射する。これを繰り返す事によりGaAsを１層づつ制御し
て成長する原子層エピタキシー（ALE）が可能であり、
例えば、Ga・Asの順に並んだ層を堆積する場合は、最初
に、Gaのフラックス、次に、Asのフラックスの順に照射
する。また、As・Gaの順に並んだ層を堆積する場合は、
最初に、Asのフラックス、次に、Gaのフラックスの順で
照射する。
ALEにより30層のAs・Gaの順に並んだ層よりなる第一のG
aAs層23と、さらに連続的にGeのフラックスを４層分照
射して成長した第一のGe層33と、さらに連続的に第一の
半導体層23と同様にして成長した30層のGa・Asの順に並
んだ第二のGaAs層43と、さらに連続的に成長した４原子
層分の第二のGe層53の４層よりなる計68原子層の単位半
導体層（厚み96.1Å）63が、70層（厚み0.67μｍ）積層
してある。この単位半導体層において、第一のGaAs層の
分極は［］方向であり、第二の半導体層の分極方
向［111］と反対で、単位半導体層内で分極がキャンセ
ルされる。
aAs層23と、さらに連続的にGeのフラックスを４層分照
射して成長した第一のGe層33と、さらに連続的に第一の
半導体層23と同様にして成長した30層のGa・Asの順に並
んだ第二のGaAs層43と、さらに連続的に成長した４原子
層分の第二のGe層53の４層よりなる計68原子層の単位半
導体層（厚み96.1Å）63が、70層（厚み0.67μｍ）積層
してある。この単位半導体層において、第一のGaAs層の
分極は［］方向であり、第二の半導体層の分極方
向［111］と反対で、単位半導体層内で分極がキャンセ
ルされる。
上記の場合、GaAs（100）基板に積層したGa原子層、As
原子層、Ge原子層の積層構造例を示したが、GaAs（10
0）基板の代わりに、Ge（100）基板GaAs（111）基板、G
e（111）基板等を用いることも可能である。また、格子
定数がほぼ等しいエピタキシャル成長の可能なあらゆる
極性結晶（InP等）において、等極性超格子構造が実現
でき、極性に基づく特性の異方性を回避して均一な素子
が実現できる、また本結晶構造は基板上に［111］軸方
向に成長した場合にも同様に等極性の超格子構造が実現
できる。
原子層、Ge原子層の積層構造例を示したが、GaAs（10
0）基板の代わりに、Ge（100）基板GaAs（111）基板、G
e（111）基板等を用いることも可能である。また、格子
定数がほぼ等しいエピタキシャル成長の可能なあらゆる
極性結晶（InP等）において、等極性超格子構造が実現
でき、極性に基づく特性の異方性を回避して均一な素子
が実現できる、また本結晶構造は基板上に［111］軸方
向に成長した場合にも同様に等極性の超格子構造が実現
できる。
また、本発明の結晶構造は、実施例で示したGaAsMESFET
以外のヘテロバイポーラトランジスタ（HBT）やレーザ
ーダイオードなどあらゆる化合物半導体素子に用いる事
によって、歪による特性変動の抑制に効果があり、応用
分野が広い。
以外のヘテロバイポーラトランジスタ（HBT）やレーザ
ーダイオードなどあらゆる化合物半導体素子に用いる事
によって、歪による特性変動の抑制に効果があり、応用
分野が広い。
（発明の効果） 以上の説明から明らかなように、本発明によれば極性に
基づく特性の異方性を回避し、例えば、GaAsMESFETの歪
により生じた圧電効果のもたらすしきい値電圧のゲート
方向による違いを無くし、集積回路の設計自由度を向上
する効果や、歪による特性ばらつきを無くしてFET特性
の均一性を向上する効果を有する。
基づく特性の異方性を回避し、例えば、GaAsMESFETの歪
により生じた圧電効果のもたらすしきい値電圧のゲート
方向による違いを無くし、集積回路の設計自由度を向上
する効果や、歪による特性ばらつきを無くしてFET特性
の均一性を向上する効果を有する。
第１図はGaAsにおける本発明の一実施例を示す結晶構造
の断面図、第２図は本発明の第一の実施例をGaAsMESFET
に用いた時のFETの断面図、第３図は本発明の第二の実
施例を示す結晶構造の断面図、第４図は従来のGaAsMESF
ETを示す断面図である。 11,12,13…半絶縁性GaAs（100）基板 14…半絶縁性GaAs（100）基板 21,23…第一のGaAs層 31,33…第一のGe層 41,43…第二のGaAs層 51,53…第二のGe層 61,63…単位半導体層 22…本発明の結晶構造 32,24…ｎ型動作層 42,34…ゲート電極 52,44…ソース電極 62,54…ドレイン電極 72,64…SiO2保護膜
の断面図、第２図は本発明の第一の実施例をGaAsMESFET
に用いた時のFETの断面図、第３図は本発明の第二の実
施例を示す結晶構造の断面図、第４図は従来のGaAsMESF
ETを示す断面図である。 11,12,13…半絶縁性GaAs（100）基板 14…半絶縁性GaAs（100）基板 21,23…第一のGaAs層 31,33…第一のGe層 41,43…第二のGaAs層 51,53…第二のGe層 61,63…単位半導体層 22…本発明の結晶構造 32,24…ｎ型動作層 42,34…ゲート電極 52,44…ソース電極 62,54…ドレイン電極 72,64…SiO2保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】基板上に閃亜鉛鉱型結晶を構成するIII−
Ｖ族化合物半導体のIII族原子層とＶ族原子層を交互に
同数層少なくとも１層積層した第一の半導体層と、前記
第一の半導体層上にIII族原子層とＶ族原子層を前記第
一の半導体層のIII族原子層とＶ族原子層の積層順とは
逆の順番で交互に同数層少なくとも１層積層した第二の
半導体層とを、前記第一の半導体層と前記第二の半導体
層との間にIV族原子からなる層を介在させて積層した半
導体層を単位層として、前記単位層が少なくとも一層以
上周期的に積層してなり、前記第一の半導体層を構成す
る原子の層数又は層厚が前記第二の半導体層を構成する
原子の層数又は層厚と等しいことを特徴とする半導体結
晶の構造。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33603687A JPH0748474B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
| US07/291,646 US4980750A (en) | 1987-12-29 | 1988-12-29 | Semiconductor crystal |
| DE3885436T DE3885436T2 (de) | 1987-12-29 | 1988-12-29 | Halbleiterkristallstruktur und deren Herstellungsverfahren. |
| EP88312391A EP0323249B1 (en) | 1987-12-29 | 1988-12-29 | Semiconductor crystal structure and a process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33603687A JPH0748474B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175723A JPH01175723A (ja) | 1989-07-12 |
| JPH0748474B2 true JPH0748474B2 (ja) | 1995-05-24 |
Family
ID=18295043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33603687A Expired - Lifetime JPH0748474B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748474B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4113969A1 (de) * | 1991-04-29 | 1992-11-05 | Telefunken Electronic Gmbh | Verfahren zur herstellung von ohmschen kontakten fuer verbindungshalbleiter |
| JP5672868B2 (ja) * | 2010-08-31 | 2015-02-18 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
-
1987
- 1987-12-29 JP JP33603687A patent/JPH0748474B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175723A (ja) | 1989-07-12 |
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