JPH0746126B2 - アナログコンパレ−タの特性測定方法 - Google Patents
アナログコンパレ−タの特性測定方法Info
- Publication number
- JPH0746126B2 JPH0746126B2 JP62068401A JP6840187A JPH0746126B2 JP H0746126 B2 JPH0746126 B2 JP H0746126B2 JP 62068401 A JP62068401 A JP 62068401A JP 6840187 A JP6840187 A JP 6840187A JP H0746126 B2 JPH0746126 B2 JP H0746126B2
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- JP
- Japan
- Prior art keywords
- analog comparator
- circuit
- input
- flip
- measuring
- Prior art date
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- Expired - Lifetime
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- Tests Of Electronic Circuits (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はヒステリシス特性を持たせたアナログコンパレ
ータとフリップフロップ回路を一体化内蔵させた集積回
路の入力ヒステリシス幅の測定方法に関するものであ
る。
ータとフリップフロップ回路を一体化内蔵させた集積回
路の入力ヒステリシス幅の測定方法に関するものであ
る。
従来の技術 ヒステリシスを持たせたアナログコンパレータの入出力
特性の測定回路例を第４図に、入出力波形図を第５図に
示す。第５図から、アナログコンパレータ単体の入力ヒ
ステリシス幅を求めることができる。
特性の測定回路例を第４図に、入出力波形図を第５図に
示す。第５図から、アナログコンパレータ単体の入力ヒ
ステリシス幅を求めることができる。
発明が解決しようとする問題点 しかし、アナログコンパレータとフリップフロップが一
体化された集積回路では、従来の技術では単純には対応
できない。集積回路化された場合は、当然、内部配線さ
れて各ブロック毎の入出力端子は外部へ配線されていな
い場合が多く、結局は同集積回路自身の入力端子，出力
端子を活用してアナログ入力のヒステリシス幅の測定が
必要となる。
体化された集積回路では、従来の技術では単純には対応
できない。集積回路化された場合は、当然、内部配線さ
れて各ブロック毎の入出力端子は外部へ配線されていな
い場合が多く、結局は同集積回路自身の入力端子，出力
端子を活用してアナログ入力のヒステリシス幅の測定が
必要となる。
問題点を解決するための手段 本発明は、上記問題点を解決するもので、アナログコン
パレータの出力側にフリップフロップ回路を結合し、前
記アナログコンパレータの入力部に高い周波数信号と低
い周波数信号との混合信号を印加し、前記フリップフロ
ップ回路の出力信号を同フリップフロップ回路の制御信
号入力部に帰還入力して、前記アナログコンパレータの
入力特性を検知するアナログコンパレータの特性測定方
法である。
パレータの出力側にフリップフロップ回路を結合し、前
記アナログコンパレータの入力部に高い周波数信号と低
い周波数信号との混合信号を印加し、前記フリップフロ
ップ回路の出力信号を同フリップフロップ回路の制御信
号入力部に帰還入力して、前記アナログコンパレータの
入力特性を検知するアナログコンパレータの特性測定方
法である。
作用 本発明によると、低い周波数（正弦波）入力信号源の周
波数Ｌ、高い周波数（正弦波）入力信号源の周波数
Ｈとし、Ｈ Ｌかつ、低い周波数Ｌの入力信号レベ
ルを被試験アナログコンパレータのオン／オフしきい値
レベルを十分にカバーするように設定することにより、
アナログコンパレータの入力ヒステリシス幅を検知する
ことできる。
波数Ｌ、高い周波数（正弦波）入力信号源の周波数
Ｈとし、Ｈ Ｌかつ、低い周波数Ｌの入力信号レベ
ルを被試験アナログコンパレータのオン／オフしきい値
レベルを十分にカバーするように設定することにより、
アナログコンパレータの入力ヒステリシス幅を検知する
ことできる。
実施例 第１図は本発明の実施例で使用した測定回路であり、ま
ず高い周波数入力信号源６の電圧レベルを零にする。ア
ナログコンパレータ1,モノマルチ回路２およびR/Sフリ
ップフロップ回路３を集積化した被試験回路４の出力端
子Ｃの出力信号をオシロスコープ11,周波数カウンタ10
で観測，測定すると、第２図のように、低い周波数入力
信号源５の交流入力信号Ｌと同期し、デジタル出力の
周期Ｔは低い周波数信号周波数Ｌと一致する。第１図
示の被試験回路４の出力パルス信号のパルス幅t1はディ
レー回路８の遅延設定時間となる。次に、高い周波数入
力信号源６の電圧レベルを零から次第に増加させてゆく
と、被試験回路４の出力端子Ｃの出力パルス周期Ｔが低
い周波数入力信号源５の周波数Ｌから２L,3Ｌ…
…η・Ｌへと変ってゆく。出力パルス周期ＴがＬか
ら２Ｌへ変る時の高い周波数入力信号源６の電圧レベ
ルをオシロスコープ12で観測，測定することで、被試験
回路４のアナログコンパレータ１の入力ヒステリシス幅
を知ることができる。アナログ加算器７の加算利得を0d
Bに設定しておけば、高い周波数入力信号源６の電圧レ
ベル（ピーク値mVP-P）が入力ヒステリシス幅に換算さ
れることは当然である。この時の、被試験回路４の出力
波形図を第３図に示す。第３図の第１パルスと第２パル
スとの間の時間t2はモノマルチ回路９のパルス幅時間で
ある。このモノマルチ回路９のパルス幅は高い周波数
Ｈ周期の３〜５周期時間が適当である。
ず高い周波数入力信号源６の電圧レベルを零にする。ア
ナログコンパレータ1,モノマルチ回路２およびR/Sフリ
ップフロップ回路３を集積化した被試験回路４の出力端
子Ｃの出力信号をオシロスコープ11,周波数カウンタ10
で観測，測定すると、第２図のように、低い周波数入力
信号源５の交流入力信号Ｌと同期し、デジタル出力の
周期Ｔは低い周波数信号周波数Ｌと一致する。第１図
示の被試験回路４の出力パルス信号のパルス幅t1はディ
レー回路８の遅延設定時間となる。次に、高い周波数入
力信号源６の電圧レベルを零から次第に増加させてゆく
と、被試験回路４の出力端子Ｃの出力パルス周期Ｔが低
い周波数入力信号源５の周波数Ｌから２L,3Ｌ…
…η・Ｌへと変ってゆく。出力パルス周期ＴがＬか
ら２Ｌへ変る時の高い周波数入力信号源６の電圧レベ
ルをオシロスコープ12で観測，測定することで、被試験
回路４のアナログコンパレータ１の入力ヒステリシス幅
を知ることができる。アナログ加算器７の加算利得を0d
Bに設定しておけば、高い周波数入力信号源６の電圧レ
ベル（ピーク値mVP-P）が入力ヒステリシス幅に換算さ
れることは当然である。この時の、被試験回路４の出力
波形図を第３図に示す。第３図の第１パルスと第２パル
スとの間の時間t2はモノマルチ回路９のパルス幅時間で
ある。このモノマルチ回路９のパルス幅は高い周波数
Ｈ周期の３〜５周期時間が適当である。
発明の効果 以上述べた手法を用い、２つの交流信号周波数比H/
Ｌを大きくするほど高精度でヒステリシス幅を測定する
ことができる。また、簡易な回路構成で自動計測化も極
めて容易である。
Ｌを大きくするほど高精度でヒステリシス幅を測定する
ことができる。また、簡易な回路構成で自動計測化も極
めて容易である。
第１図は本発明実施例におけるヒステリシス幅測定に用
いた試験回路を示すブロック図、第２図はヒステリシス
幅に達しない入力信号状態下での入出力信号波形図、第
３図はヒステリシス幅調節、設定時の入出力信号波形
図、第４図はヒステリシスを有するアナログコンパレー
タとフリップフロップ回路等が一体化されたアナログレ
ベル検出回路側のブロック図、第５図はヒステリシスを
有するアナログコンパレータの従来特性図である。 １……アナログコンパレータ、２……モノマルチ回路、
３……R/Sフリップフロップ回路、４……被試験集積回
路、５……低い周波数入力信号源、６……高い周波数入
力信号源、７……アナログ加算回路、８……ディレー回
路、９……モノマルチ回路、10……周波数カウンタ、1
1,12……オシロスコープ。
いた試験回路を示すブロック図、第２図はヒステリシス
幅に達しない入力信号状態下での入出力信号波形図、第
３図はヒステリシス幅調節、設定時の入出力信号波形
図、第４図はヒステリシスを有するアナログコンパレー
タとフリップフロップ回路等が一体化されたアナログレ
ベル検出回路側のブロック図、第５図はヒステリシスを
有するアナログコンパレータの従来特性図である。 １……アナログコンパレータ、２……モノマルチ回路、
３……R/Sフリップフロップ回路、４……被試験集積回
路、５……低い周波数入力信号源、６……高い周波数入
力信号源、７……アナログ加算回路、８……ディレー回
路、９……モノマルチ回路、10……周波数カウンタ、1
1,12……オシロスコープ。
Claims (1)
- 【請求項１】アナログコンパレータの出力側にフリップ
フロップ回路を結合し、前記アナログコンパレータの入
力部に高い周波数信号と低い周波数信号との混合信号を
印加し、前記フリップフロップ回路の出力信号を同フリ
ップフロップ回路の制御信号入力部に帰還入力して、前
期アナログコンパレータの入力特性を検知するアナログ
コンパレータの特性測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068401A JPH0746126B2 (ja) | 1987-03-23 | 1987-03-23 | アナログコンパレ−タの特性測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62068401A JPH0746126B2 (ja) | 1987-03-23 | 1987-03-23 | アナログコンパレ−タの特性測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234170A JPS63234170A (ja) | 1988-09-29 |
| JPH0746126B2 true JPH0746126B2 (ja) | 1995-05-17 |
Family
ID=13372631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62068401A Expired - Lifetime JPH0746126B2 (ja) | 1987-03-23 | 1987-03-23 | アナログコンパレ−タの特性測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746126B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035749B2 (en) | 2001-11-26 | 2006-04-25 | Koninklijke Philips Electronics, N.V. | Test machine for testing an integrated circuit with a comparator |
-
1987
- 1987-03-23 JP JP62068401A patent/JPH0746126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234170A (ja) | 1988-09-29 |
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