JPH0745611A - Wiring structure - Google Patents
Wiring structureInfo
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- JPH0745611A JPH0745611A JP18456293A JP18456293A JPH0745611A JP H0745611 A JPH0745611 A JP H0745611A JP 18456293 A JP18456293 A JP 18456293A JP 18456293 A JP18456293 A JP 18456293A JP H0745611 A JPH0745611 A JP H0745611A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路の配線構
造に関し、特に化学気相成長タングステン膜とアルミ膜
との積層配線構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure of a semiconductor integrated circuit, and more particularly to a laminated wiring structure of a chemical vapor deposition tungsten film and an aluminum film.
【0002】[0002]
【従来の技術】従来、集積回路の配線構造としては、ス
トレスマイグレーション対策としてスパッタ法で形成さ
れるCu含有のAlとバリアメタルとの積層構造が使わ
れている。ここで、バリアメタルとしては窒化チタン又
はチタン含有のタングステン又はタングステンが一般的
であり、これらはスパッタ法で形成される。2. Description of the Related Art Conventionally, as a wiring structure of an integrated circuit, a laminated structure of Cu-containing Al and a barrier metal formed by a sputtering method is used as a countermeasure for stress migration. Here, the barrier metal is generally titanium nitride or titanium-containing tungsten or tungsten, and these are formed by a sputtering method.
【0003】一方、半導体集積回路装置の高集積化に伴
ない、配線間の接続孔、及び拡散領域と配線との接続孔
が微細化されている。この接続孔が微細化されていく
と、スパッタ法で形成されるCu含有のAlとバリアメ
タルの被覆性が悪くなり断線することがある。On the other hand, with the high integration of semiconductor integrated circuit devices, the connection holes between the wirings and the connection holes between the diffusion region and the wirings have been miniaturized. As this connection hole is further miniaturized, the coverage of Al containing Cu and the barrier metal formed by the sputtering method may be deteriorated and the wire may be broken.
【0004】この様な問題を解決するために、“199
0年VMIC Conference Proceed
ing”のP133〜141掲載の論文「バリア・メタ
ル・エフェクツ・オン・エレクトロマイグレーション・
オブ・レイヤード・アルミニウム・メタリゼーション
(Barrier metal effects on
electromigration of layer
ed Aluminum metallizatio
n)」に示されているCu含有のAlと化学気相成長タ
ングステンとの積層構造配線が注目されている。In order to solve such a problem, "199
0 years VMIC Conference Proceed
ing ", P133-141," Barrier Metal Effects on Electromigration.
Barrier metal effects on
electromigration of layer
ed Aluminum metallizatio
Attention has been paid to the laminated structure wiring of Cu-containing Al and chemical vapor deposition tungsten shown in “n)”.
【0005】この構造は、図2の断面図に示すように、
シリコン基板10上に層間膜20を形成し、この層間膜
21の上にCVDによるタングステン層13を形成し、
このタングステン層13の上にアルミニウム層を形成し
ている。This structure, as shown in the sectional view of FIG.
An interlayer film 20 is formed on the silicon substrate 10, a tungsten layer 13 is formed by CVD on the interlayer film 21,
An aluminum layer is formed on the tungsten layer 13.
【0006】ここで化学気相成長タングステンを用いる
理由としては、図2に示す様に、このタングステン層1
3の接続孔内での被覆性が優れているから、Al層14
が接続孔内で断線してても、タングステン層13で、接
続され、特性上問題ないからである。The reason why the chemical vapor deposition tungsten is used here is as shown in FIG.
Since the coating property in the connection hole of No. 3 is excellent, the Al layer 14
This is because even if the wire breaks in the connection hole, the tungsten layer 13 makes a connection and there is no problem in terms of characteristics.
【0007】[0007]
【発明が解決しようとする課題】この従来の配線構造の
場合は、CVDW表面の凹凸が激しいために、その上に
形成されたAl層14のグレインサイズが、スパッタ法
で形成されたバリアメタル上のAlのグレインサイズよ
りも小さくなり、エレクトロマイグレーション耐性が悪
くなることである。このエレクトロマイグレーションの
実際の評価結果を、次の表1に示す。In the case of this conventional wiring structure, since the CVDW surface has severe irregularities, the grain size of the Al layer 14 formed thereon is on the barrier metal formed by the sputtering method. The grain size of Al is smaller than that of Al and the electromigration resistance is deteriorated. The actual evaluation results of this electromigration are shown in Table 1 below.
【0008】[0008]
【表1】 [Table 1]
【0009】この結果の様に、エレクトロマイグレーシ
ョン耐性は、化学気相成長(CVD)のタングステン膜
との積層にすると悪くなる問題があった。なお、この場
合保管温度150℃、電流密度2×106 A/cm2 で
ある。As described above, there is a problem that electromigration resistance is deteriorated when it is laminated with a chemical vapor deposition (CVD) tungsten film. In this case, the storage temperature is 150 ° C. and the current density is 2 × 10 6 A / cm 2 .
【0010】本発明の目的は、このような問題を解決
し、エレクトロマイグレーション耐性を向上させた配線
構造を提供することにある。An object of the present invention is to solve the above problems and provide a wiring structure having improved electromigration resistance.
【0011】[0011]
【課題を解決するための手段】本発明の配線構造の構成
は、半導体集積回路基板上に化学気相成長したタングス
テン膜と、このタングステン膜表面上に表面が平坦化さ
れた第1のアルミニウム膜と、この第1のアルミニウム
膜表面に形成したアルミニウム膜以外の導電膜と、前記
アルミニウム膜以外の導電膜表面上に形成した第2のア
ルミニウム膜とを有することを特徴とする。The structure of the wiring structure of the present invention comprises a tungsten film chemically vapor-deposited on a semiconductor integrated circuit substrate and a first aluminum film having a surface flattened on the surface of the tungsten film. And a conductive film other than the aluminum film formed on the surface of the first aluminum film, and a second aluminum film formed on the surface of the conductive film other than the aluminum film.
【0012】[0012]
【実施例】図1は本発明の一実施例を製造工程順に説明
した断面図である。まず図1(a)のように、シリコン
基板10上にシリコン酸化膜11を形成する。次に、図
1(b)のように、そのシリコン酸化膜11上に100
0オングストローム膜厚のタングステン12をスパッタ
法で形成する。次に図1(c)のようにスパッタしたタ
ングステン12上に1000オングストローム膜厚のC
VDタングステン13を形成する。このCVDタングス
テン13の形成はWF6 とH2 ガスを用いた、減圧CV
Dにより行われる。FIG. 1 is a sectional view illustrating an embodiment of the present invention in the order of manufacturing steps. First, as shown in FIG. 1A, a silicon oxide film 11 is formed on a silicon substrate 10. Next, as shown in FIG. 1B, 100 is formed on the silicon oxide film 11.
Tungsten 12 having a thickness of 0 angstrom is formed by the sputtering method. Next, as shown in FIG. 1 (c), C having a thickness of 1000 angstrom is formed on the sputtered tungsten 12.
The VD tungsten 13 is formed. The CVD tungsten 13 is formed by using WF 6 and H 2 gas and using a reduced pressure CV.
D.
【0013】さらに、図1(d)によりCVDタングス
テン13上にCu含有のアルミニウム14を膜厚200
0オングストローム、スパッタ装置にて形成する。引き
続き同一スパッタ装置内で、400〜500℃の熱処理
を行い、アルミニウムをリフローし、表面を平坦化す
る。そしてこのアルミニウム層14の表面上に、図1
(e)のようにチタン又は窒化チタン又はアングステン
といった導電層15を1000オングストロームの膜厚
でスパッタ法により形成する。最後に、その導電層14
表面上に、図1(f)のようにアルミ15を2000オ
ングストロームの膜厚でスパッタ法により形成し、その
後通常の微細加工技術により、配線を形成する。Further, as shown in FIG. 1D, a Cu-containing aluminum 14 is formed on the CVD tungsten 13 to a film thickness of 200.
It is formed by a sputtering apparatus with a thickness of 0 angstrom. Subsequently, heat treatment at 400 to 500 ° C. is performed in the same sputtering apparatus to reflow aluminum and flatten the surface. Then, on the surface of the aluminum layer 14, as shown in FIG.
As shown in (e), the conductive layer 15 such as titanium, titanium nitride, or angusten is formed to a film thickness of 1000 angstrom by the sputtering method. Finally, the conductive layer 14
As shown in FIG. 1F, aluminum 15 is formed on the surface by a sputtering method to have a film thickness of 2000 angstrom, and then wiring is formed by an ordinary fine processing technique.
【0014】この配線のエレクトロマイグレーション耐
性は、表2に示す通り、アルミ膜を積層した場合には、
アルミ膜とCVDW膜を積層した場合よりも改善され
る。As shown in Table 2, the electromigration resistance of this wiring is as follows:
This is improved compared to the case where an aluminum film and a CVDW film are laminated.
【0015】[0015]
【表2】 [Table 2]
【0016】この表2において、保管温度150℃、電
流密度2×166 A/cm2 である。In Table 2, the storage temperature is 150 ° C. and the current density is 2 × 16 6 A / cm 2 .
【0017】次に本発明の第2の実施例について説明す
る。本実施例は、第1の実施例の図1(c)でタングス
テン層13を形成した後、SF6 ガスを用いたプラズマ
エッチングにより、タングステン層13の表面をエッチ
ングする。これによって、タングステン層13の表面の
凹凸を減らし、その後は、図1(d)以降のプロセスに
より配線を形成する。Next, a second embodiment of the present invention will be described. In this embodiment, after forming the tungsten layer 13 in FIG. 1C of the first embodiment, the surface of the tungsten layer 13 is etched by plasma etching using SF6 gas. As a result, unevenness on the surface of the tungsten layer 13 is reduced, and thereafter, wiring is formed by the process of FIG.
【0018】この第2の実施例は、第1の実施例に比べ
て、CVDW層13の表面の凹凸が小さくなっているた
め、第1のAl膜14のグレインサイズが大きくなる。
そのためエレクトロマイグレーション耐性が、第1の実
施例の場合よりも向上するという利点がある。In the second embodiment, the roughness of the surface of the CVDW layer 13 is smaller than that in the first embodiment, so that the grain size of the first Al film 14 is large.
Therefore, there is an advantage that the electromigration resistance is improved as compared with the case of the first embodiment.
【0019】[0019]
【発明の効果】以上説明したように本発明は、CVDW
の表面上に表面が平坦な第1のアルミ膜を形成した後、
導電層を一層設けて、第2のアルミ膜を形成しているた
め、第1のアルミ膜の細かいグレインサイズを第2のア
ルミ膜のグレインサイズが反映せずに大きくなる。従っ
て、アルミ膜とCVDW層の積層配線よりも、エレクト
ロマイグレーション耐性が向上するという効果を有す
る。As described above, the present invention is a CVDW.
After forming the first aluminum film with a flat surface on the surface of
Since the second aluminum film is formed by providing one conductive layer, the fine grain size of the first aluminum film is increased without reflecting the grain size of the second aluminum film. Therefore, it has an effect of improving electromigration resistance as compared with the laminated wiring of the aluminum film and the CVDW layer.
【図1】本発明の第1の実施例を製造工程順に示す断面
図。FIG. 1 is a sectional view showing a first embodiment of the present invention in the order of manufacturing steps.
【図2】従来技術の配線構造を説明する縦断面図。FIG. 2 is a vertical cross-sectional view illustrating a conventional wiring structure.
10 シリコン基板 11 シリコン酸化膜 12 (スパッタ)タングステン膜 13 CVDW(タグステン)膜 14 第1アルミニウム膜 15 導電層(窒化チタン・タングステン) 16 第2アルミニウム膜 10 Silicon Substrate 11 Silicon Oxide Film 12 (Sputtering) Tungsten Film 13 CVDW (Tagsten) Film 14 First Aluminum Film 15 Conductive Layer (Titanium Nitride / Tungsten) 16 Second Aluminum Film
Claims (2)
たタングステン膜と、このタングステン膜表面上に表面
が平坦化された第1のアルミニウム膜と、この第1のア
ルミニウム膜表面に形成したアルミニウム膜以外の導電
膜と、前記アルミニウム膜以外の導電膜表面上に形成し
た第2のアルミニウム膜とを有することを特徴とする配
線構造。1. A tungsten film chemically vapor-deposited on a semiconductor integrated circuit substrate, a first aluminum film whose surface is flattened on the surface of the tungsten film, and aluminum formed on the surface of the first aluminum film. A wiring structure comprising: a conductive film other than a film and a second aluminum film formed on a surface of the conductive film other than the aluminum film.
れ、その表面が平坦化されたものである請求項1記載の
配線構造。2. The wiring structure according to claim 1, wherein the first aluminum is reflowed at a high temperature and the surface thereof is flattened.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP5184562A JP2674473B2 (en) | 1993-07-27 | 1993-07-27 | Wiring structure |
Applications Claiming Priority (1)
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JP5184562A JP2674473B2 (en) | 1993-07-27 | 1993-07-27 | Wiring structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745611A true JPH0745611A (en) | 1995-02-14 |
JP2674473B2 JP2674473B2 (en) | 1997-11-12 |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS60202953A (en) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | Semiconductor device |
JPH0472733A (en) * | 1990-07-13 | 1992-03-06 | Sharp Corp | Manufacture of semiconductor device |
-
1993
- 1993-07-27 JP JP5184562A patent/JP2674473B2/en not_active Expired - Fee Related
Patent Citations (2)
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JPS60202953A (en) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | Semiconductor device |
JPH0472733A (en) * | 1990-07-13 | 1992-03-06 | Sharp Corp | Manufacture of semiconductor device |
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