JPH0744835B2 - 負荷を等しく分配する並列直流電源 - Google Patents
負荷を等しく分配する並列直流電源Info
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- JPH0744835B2 JPH0744835B2 JP59230447A JP23044784A JPH0744835B2 JP H0744835 B2 JPH0744835 B2 JP H0744835B2 JP 59230447 A JP59230447 A JP 59230447A JP 23044784 A JP23044784 A JP 23044784A JP H0744835 B2 JPH0744835 B2 JP H0744835B2
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/285—Single converters with a plurality of output stages connected in parallel
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- Power Engineering (AREA)
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- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
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Description
【発明の詳細な説明】 （発明の背景と概要） 本発明は、共通負荷に直流電力を供給するための並列接
続された電源に関するものである。一例として、低電圧
（たとえば、1.5〜6V）で大電流（たとえば数千Ａ）を
要する大型コンピユータに対する電源などである。典型
的には、この型の電源はそれぞれ数百Ａまでの容量を有
する並列スイツチング電源が使われる。このようなスイ
ツチング電源は、交流を整流し、波して非調整の直流
とし、この非調整の直流を高い周波数（たとえば、20KH
z）のパルス幅に変調した波形にコンバートし、この波
形を所定の直流出力電圧に従つてデユーテイ・サイクル
が制御されるパルスを供給できるように整流し、最後に
このパルス化された電力を所定の直流出力を供給するよ
うに波する。たとえば、交流電力が従来型の整流ブリ
ツジ回路で整流され、従来型のコンデンサ・フイルター
（またはLCフイルター）で波されて非直流の直流電力
となり、この直流電力がスイツチング・トランジスタ
（またはトランジスタ群）によつて高い周波数の変調パ
ルス波形（0Vインタバルをおいて正パルスとなり、次に
負パルスとなり、続いて次の0Vインタバルがくるような
波形）にコンバートされる。この波形は変圧器の１次側
に印加され、その２次側で信号が整流されて、スイツチ
ング・トランジスタ（群）のオン・オフ時間の機能であ
るデユーテイ・サイクルを持つた単極性パルス列とな
る。このパルス化された電力は、たとえば従来型のLCフ
イルターによつて波されて、所定の直流出力電圧を供
給する。
続された電源に関するものである。一例として、低電圧
（たとえば、1.5〜6V）で大電流（たとえば数千Ａ）を
要する大型コンピユータに対する電源などである。典型
的には、この型の電源はそれぞれ数百Ａまでの容量を有
する並列スイツチング電源が使われる。このようなスイ
ツチング電源は、交流を整流し、波して非調整の直流
とし、この非調整の直流を高い周波数（たとえば、20KH
z）のパルス幅に変調した波形にコンバートし、この波
形を所定の直流出力電圧に従つてデユーテイ・サイクル
が制御されるパルスを供給できるように整流し、最後に
このパルス化された電力を所定の直流出力を供給するよ
うに波する。たとえば、交流電力が従来型の整流ブリ
ツジ回路で整流され、従来型のコンデンサ・フイルター
（またはLCフイルター）で波されて非直流の直流電力
となり、この直流電力がスイツチング・トランジスタ
（またはトランジスタ群）によつて高い周波数の変調パ
ルス波形（0Vインタバルをおいて正パルスとなり、次に
負パルスとなり、続いて次の0Vインタバルがくるような
波形）にコンバートされる。この波形は変圧器の１次側
に印加され、その２次側で信号が整流されて、スイツチ
ング・トランジスタ（群）のオン・オフ時間の機能であ
るデユーテイ・サイクルを持つた単極性パルス列とな
る。このパルス化された電力は、たとえば従来型のLCフ
イルターによつて波されて、所定の直流出力電圧を供
給する。
今日、スイツチング電源としては、一般的に1000〜1500
Wの出力範囲で最も有効に使われている。トランジスタ
の電流容量が標準のコンバータ・トポロジーを1500W域
に制限いている。そこで、1500W以上の直流電力が必要
な場合、一般的には数個の電源が並列に接続される。そ
れは、単一の高出力電源を設計する試みに伴う相当な困
難を避けるためである。たとえば、コンピユータの製造
者が5V−1000Aの電源を要求したとすると、一般的には5
V−300Aの電源を４個並列に接続するだろう。理論的に
は、各電源は共通負荷に5Vで250Aずつ供給するだろう
が、実際には、そうはならない。というのは、各電源の
出力電圧、出力インピーダンスおよび温度係数がわずか
ずつではあるが、異なる電源の間に等配分をしないよう
にするのに十分変化するからである。その結果、たまた
ま最高出力電圧を有することになつた電源は、そのよう
な状況で一般に用いられる出力電流制限回路によつて出
力電圧が減小するまで、総電流を供給する。次いで、２
番目に高い出力を有する電源が、他の電源を作用させな
がら、電流制限回路がその出力電圧を減小させるまで全
電流を供給する。このような電流制限回路は一般に規定
負荷の110％を制限する（上記例でいえば330A）ので、
４個の並列電源に対しては、どんな瞬時にもそのうちの
３個の電源が約330Aで作用し、残りの１個の電源は非常
にわずかしか電流を供給しないか、あるいは何も電流を
供給しないことになりやすい。もちろん、電源が最高容
量いつぱいの限度で作動させられれば、その信頼性は明
らかに落ちるということはすでに知られている。そのよ
うな並列の電源システムに更に他の電源を付加すること
は、それ自身では、この問題を解決することにならな
い。というのは、そのような状況下では、付加された電
源もまた、最高負荷か、ほとんど無負荷か、あるいは完
全な無負荷のいずれかにおいて作動することになりやす
いからである。
Wの出力範囲で最も有効に使われている。トランジスタ
の電流容量が標準のコンバータ・トポロジーを1500W域
に制限いている。そこで、1500W以上の直流電力が必要
な場合、一般的には数個の電源が並列に接続される。そ
れは、単一の高出力電源を設計する試みに伴う相当な困
難を避けるためである。たとえば、コンピユータの製造
者が5V−1000Aの電源を要求したとすると、一般的には5
V−300Aの電源を４個並列に接続するだろう。理論的に
は、各電源は共通負荷に5Vで250Aずつ供給するだろう
が、実際には、そうはならない。というのは、各電源の
出力電圧、出力インピーダンスおよび温度係数がわずか
ずつではあるが、異なる電源の間に等配分をしないよう
にするのに十分変化するからである。その結果、たまた
ま最高出力電圧を有することになつた電源は、そのよう
な状況で一般に用いられる出力電流制限回路によつて出
力電圧が減小するまで、総電流を供給する。次いで、２
番目に高い出力を有する電源が、他の電源を作用させな
がら、電流制限回路がその出力電圧を減小させるまで全
電流を供給する。このような電流制限回路は一般に規定
負荷の110％を制限する（上記例でいえば330A）ので、
４個の並列電源に対しては、どんな瞬時にもそのうちの
３個の電源が約330Aで作用し、残りの１個の電源は非常
にわずかしか電流を供給しないか、あるいは何も電流を
供給しないことになりやすい。もちろん、電源が最高容
量いつぱいの限度で作動させられれば、その信頼性は明
らかに落ちるということはすでに知られている。そのよ
うな並列の電源システムに更に他の電源を付加すること
は、それ自身では、この問題を解決することにならな
い。というのは、そのような状況下では、付加された電
源もまた、最高負荷か、ほとんど無負荷か、あるいは完
全な無負荷のいずれかにおいて作動することになりやす
いからである。
この問題を除こうとする多数の試みがなされた。たとえ
ば、各電源の出力電流を感知し、電流配分を保つために
誤り信号を電源に送る（一般に各電源の感知リード線を
通じて）回路が提案された。しかし、並列電源の数や、
温度係数および各電源から共通負荷に伸びる電力線の性
質のような要因によつて影響されるので、この提案は各
適用に対して設計されなければならない回路を付加する
だけであり、特に各電源の数が増すので、複雑になり、
扱いにくく、安定させるのが困難である。また、配分を
強いるようなやり方で他の電源に並列接続され得る電流
駆動制御回路を用いる試みもなされた。しかし、電源の
数が増すと安定化を達成するのは困難であり、並列電源
が出力電圧の選択を必要とするときこの試みを果たすの
は困難である。電源を並列にする試みの例は、米国特許
3,521,150、4,194,147、4,359,679および4,371,919にお
いて論じられており、これらの開示は参考文献として一
括される。
ば、各電源の出力電流を感知し、電流配分を保つために
誤り信号を電源に送る（一般に各電源の感知リード線を
通じて）回路が提案された。しかし、並列電源の数や、
温度係数および各電源から共通負荷に伸びる電力線の性
質のような要因によつて影響されるので、この提案は各
適用に対して設計されなければならない回路を付加する
だけであり、特に各電源の数が増すので、複雑になり、
扱いにくく、安定させるのが困難である。また、配分を
強いるようなやり方で他の電源に並列接続され得る電流
駆動制御回路を用いる試みもなされた。しかし、電源の
数が増すと安定化を達成するのは困難であり、並列電源
が出力電圧の選択を必要とするときこの試みを果たすの
は困難である。電源を並列にする試みの例は、米国特許
3,521,150、4,194,147、4,359,679および4,371,919にお
いて論じられており、これらの開示は参考文献として一
括される。
上記試みとは対照的に、本発明に従つたシステムと方法
とにより、これら及び他の関連する問題点を、外部回路
に頼ることなくかつ、選択可能な出力電圧で作動する能
力を与えながら、解決することができる。本発明に従つ
て、２以上の電源が所要の負荷と温度範囲に対する出力
電圧と出力インピーダンスに関し、できる限り同一に設
計され作られる。そして、それらの出力電圧は、できる
限り等しく負荷を配分するような方法で制御される。さ
らに特には、いくつかの電源が共通負荷に対し直流電力
を供給するために並列に接続される。これらの各電源
は、出力電流をモニターし、かつ、選択電流範囲以上に
出力電流がふえたとき選択初期公称レベルから選択勾配
で出力電流を減らすよう、出力電圧を制御する。各電源
は互いに整合されているので、初期公称出力電圧レベル
は実質的に互いに同一であり、また、出力電流に対し出
力電圧が降下する勾配も同一である。電源には、出力電
圧と出力電流をモニターし制御する回路の作動を、電源
の出力端子を負荷に接続する電力線の特性（たとえば抵
抗）に実質的に依存しないようにする手段が含まれてい
る。本発明による電源は従来からある電力線と感知リー
ド線とを通してのみ負荷に接続され、他の特別な接続は
何も必要としない。
とにより、これら及び他の関連する問題点を、外部回路
に頼ることなくかつ、選択可能な出力電圧で作動する能
力を与えながら、解決することができる。本発明に従つ
て、２以上の電源が所要の負荷と温度範囲に対する出力
電圧と出力インピーダンスに関し、できる限り同一に設
計され作られる。そして、それらの出力電圧は、できる
限り等しく負荷を配分するような方法で制御される。さ
らに特には、いくつかの電源が共通負荷に対し直流電力
を供給するために並列に接続される。これらの各電源
は、出力電流をモニターし、かつ、選択電流範囲以上に
出力電流がふえたとき選択初期公称レベルから選択勾配
で出力電流を減らすよう、出力電圧を制御する。各電源
は互いに整合されているので、初期公称出力電圧レベル
は実質的に互いに同一であり、また、出力電流に対し出
力電圧が降下する勾配も同一である。電源には、出力電
圧と出力電流をモニターし制御する回路の作動を、電源
の出力端子を負荷に接続する電力線の特性（たとえば抵
抗）に実質的に依存しないようにする手段が含まれてい
る。本発明による電源は従来からある電力線と感知リー
ド線とを通してのみ負荷に接続され、他の特別な接続は
何も必要としない。
第１図は本発明の一実施例よりなる並列電源のブロツク
図、第２図は第１図に示された並列電源の一つの電源の
詳細なブロツク図である。
図、第２図は第１図に示された並列電源の一つの電源の
詳細なブロツク図である。
（好ましい実施例の詳細な説明） 第１図に示すように、いくつかの電源10、10′、10″…
…が共通負荷RLに直流電力を供給するために並列に接続
されている。成分特性の避けられない変化を除いて、各
電源は実質的に互いに同一なので、電源10だけを詳細に
示してある。
…が共通負荷RLに直流電力を供給するために並列に接続
されている。成分特性の避けられない変化を除いて、各
電源は実質的に互いに同一なので、電源10だけを詳細に
示してある。
電源10の正の出力端子12が抵抗Raを介して正の電力線で
共通負荷RLの正側に接続され、負の出力端子14が抵抗Rb
を介して負の電力線で共通負荷RLの負側に接続され、ま
た、正の感知入力端子16が無記名の抵抗を介して感知線
で共通負荷RLの正側に接続され、負の感知入力端子18が
無記名の抵抗を介して感知線で共通負荷RLの負端に接続
されている。
共通負荷RLの正側に接続され、負の出力端子14が抵抗Rb
を介して負の電力線で共通負荷RLの負側に接続され、ま
た、正の感知入力端子16が無記名の抵抗を介して感知線
で共通負荷RLの正側に接続され、負の感知入力端子18が
無記名の抵抗を介して感知線で共通負荷RLの負端に接続
されている。
電源10の電力コンバータおよび出力フイルター24は、入
力端子20、22を通して電力を供給される。図示された例
においては、端子20と22は非調整の直流電源、たとえば
交流電源に接続され整流・波する回路の出力に、たと
えば米国特許4,163,906の第１図に関し複数の２次側端
子に整流器や平滑コンデンサを接続した変圧器の１次側
に交流電源が接続されているのと類似の技術を用いて、
接続される。
力端子20、22を通して電力を供給される。図示された例
においては、端子20と22は非調整の直流電源、たとえば
交流電源に接続され整流・波する回路の出力に、たと
えば米国特許4,163,906の第１図に関し複数の２次側端
子に整流器や平滑コンデンサを接続した変圧器の１次側
に交流電源が接続されているのと類似の技術を用いて、
接続される。
他の並列電源は非調整の直流電力を受給するために対応
する端子、対応する電力線を通して共通負荷に接続され
た対応する出力端子、および対応する感知リード線を通
して共通負荷に接続された対応する感知入力端子を有し
ている。
する端子、対応する電力線を通して共通負荷に接続され
た対応する出力端子、および対応する感知リード線を通
して共通負荷に接続された対応する感知入力端子を有し
ている。
第１図では、各出力端子がそれに直結した正または負の
電力線で負荷に接続されているシステムを示している
が、本発明はもちろん他のタイプの接続に対しても同様
に適用することができる。たとえば、正の出力端子が、
単線で負荷の正側にそれぞれ順に接続されるような正の
バス（共通母線）に接続され、負の出力端子が、単線で
負荷の負側にそれぞれ順に接続されるような負のバスに
接続されるような場合、および、各電力線とバスとが結
合して用いられるような場合にも適用される。
電力線で負荷に接続されているシステムを示している
が、本発明はもちろん他のタイプの接続に対しても同様
に適用することができる。たとえば、正の出力端子が、
単線で負荷の正側にそれぞれ順に接続されるような正の
バス（共通母線）に接続され、負の出力端子が、単線で
負荷の負側にそれぞれ順に接続されるような負のバスに
接続されるような場合、および、各電力線とバスとが結
合して用いられるような場合にも適用される。
同様にして、入力端子20、22、20′、22′……は電源1
0、10′……の各々に対して非調整の直流電源に別々に
接続され、あるいは各電源毎の電力線や、バスや、電力
線とバスの結合を通して非調整の直流電源に共通に接続
され得る。
0、10′……の各々に対して非調整の直流電源に別々に
接続され、あるいは各電源毎の電力線や、バスや、電力
線とバスの結合を通して非調整の直流電源に共通に接続
され得る。
電源10に対し図示しているように、各電源は電力コンバ
ータおよび出力フイルター24を内蔵している。前掲の米
国特許において論じられているスイツチング・コンバー
タのように、これは非調整の直流電力を引き込み、出力
電圧が所定レベルになるようにデユーテイ・サイクルが
制御される内部スイツチング回路によつて調整直流出力
に変換する。
ータおよび出力フイルター24を内蔵している。前掲の米
国特許において論じられているスイツチング・コンバー
タのように、これは非調整の直流電力を引き込み、出力
電圧が所定レベルになるようにデユーテイ・サイクルが
制御される内部スイツチング回路によつて調整直流出力
に変換する。
本発明によれば、このデユーテイ・サイクルは２組の入
力を持つモニター・制御回路26によつて決定される。１
組の入力は、電源10内の電流検知分流抵抗Rsの両側に接
続されたリード線で、もう１組は電源10の感知入力端子
16、18に接続された一対のリード線である。
力を持つモニター・制御回路26によつて決定される。１
組の入力は、電源10内の電流検知分流抵抗Rsの両側に接
続されたリード線で、もう１組は電源10の感知入力端子
16、18に接続された一対のリード線である。
分流抵抗Rsをまたぐリード線を通つて供給される信号
は、電源がその時供給する出力電流を回路26が追跡する
のを許し、感知入力端子16、18からのリード線を通して
供給される信号は、電源10の出力電圧を追跡するのを許
す。これらの信号に対応して、かつ、内部の正確な電圧
基準に対応して、回路26は電力コンバータおよび出力フ
イルター24のデユーテイ・サイクルを制御し、負荷が各
電源に実質的に等配分されるのを確実にするような方法
で、出力端子12、14に所要出力電圧を供給する。
は、電源がその時供給する出力電流を回路26が追跡する
のを許し、感知入力端子16、18からのリード線を通して
供給される信号は、電源10の出力電圧を追跡するのを許
す。これらの信号に対応して、かつ、内部の正確な電圧
基準に対応して、回路26は電力コンバータおよび出力フ
イルター24のデユーテイ・サイクルを制御し、負荷が各
電源に実質的に等配分されるのを確実にするような方法
で、出力端子12、14に所要出力電圧を供給する。
第１図と同じ要素には同じ参照番号が付けられている第
２図において、モニター・制御回路26はゼロ基準線とし
て作用する負の感知入力端子18に接続された線を有して
いる。精密な電圧基準回路は精密な基準28を有してい
る。これは、ゼロ基準に関する選択公称電圧を、基準ア
ンプA1の正側入力および精密な可変抵抗（プログラム抵
抗）Rpに供給する。この可変抵抗Rpは、基準アンプA1の
負側入力とゼロ基準線との間に接続され、無記名のフイ
ードバツク抵抗を介して基準アンプA1の出力側に接続さ
れている。
２図において、モニター・制御回路26はゼロ基準線とし
て作用する負の感知入力端子18に接続された線を有して
いる。精密な電圧基準回路は精密な基準28を有してい
る。これは、ゼロ基準に関する選択公称電圧を、基準ア
ンプA1の正側入力および精密な可変抵抗（プログラム抵
抗）Rpに供給する。この可変抵抗Rpは、基準アンプA1の
負側入力とゼロ基準線との間に接続され、無記名のフイ
ードバツク抵抗を介して基準アンプA1の出力側に接続さ
れている。
図示された実施例において、精密な基準28は公称2Vの出
力電圧を供給し、プログラム抵抗Rpの設定に依存しなが
ら基準アンプA1の公称出力電圧は2V、3.6V、5V、5.2Vま
たは5.7Vとなつている。
力電圧を供給し、プログラム抵抗Rpの設定に依存しなが
ら基準アンプA1の公称出力電圧は2V、3.6V、5V、5.2Vま
たは5.7Vとなつている。
なお、これらの電圧値は、以下示す回路成分の電圧や電
流値と同様、単に一実施例に適用されるのみで、本発明
の範囲を限定するものではない。それは、特許請求の範
囲によつてのみ決定されるものである。
流値と同様、単に一実施例に適用されるのみで、本発明
の範囲を限定するものではない。それは、特許請求の範
囲によつてのみ決定されるものである。
エラーアンプA2は直列抵抗R1を介して基準アンプA1の公
称出力電圧を正側入力で受け、負側入力は正の感知入力
端子16に接続されている。その出力を、たとえばすでに
記した米国特許に論じられているような方法でスイツチ
ングトランジスタのデユーテイ・サイクルを制御するた
めに、電力コンバータおよび出力フイルター24に供給す
る。知られているように、このデユーテイ・サイクルは
電源の出力端子12と14の間にかかる電圧を制御する。
称出力電圧を正側入力で受け、負側入力は正の感知入力
端子16に接続されている。その出力を、たとえばすでに
記した米国特許に論じられているような方法でスイツチ
ングトランジスタのデユーテイ・サイクルを制御するた
めに、電力コンバータおよび出力フイルター24に供給す
る。知られているように、このデユーテイ・サイクルは
電源の出力端子12と14の間にかかる電圧を制御する。
線降下オフセツトアンプA4は正側入力がゼロ基準線に接
続され、負側入力が1Kの抵抗を介して分流抵抗Rsの端子
（負荷）側に接続され、負側入力と出力との間に1Kのフ
イードバツク抵抗を有している。
続され、負側入力が1Kの抵抗を介して分流抵抗Rsの端子
（負荷）側に接続され、負側入力と出力との間に1Kのフ
イードバツク抵抗を有している。
電流検知アンプA3は負側入力が線降下オフセツトアンプ
A4の出力に1Kの抵抗を介して接続され、正側入力がゼロ
基準線に接続され、負側入力と出力との間に100Kのフイ
ードバツク抵抗を有している。
A4の出力に1Kの抵抗を介して接続され、正側入力がゼロ
基準線に接続され、負側入力と出力との間に100Kのフイ
ードバツク抵抗を有している。
分圧抵抗R2、R3は電流検知アンプA3とゼロ基準線との間
に接続され、減衰電流アンプA5は正側入力を分圧抵抗R2
とR3の接続点に接続され、負側入力を抵抗Rcを介してゼ
ロ基準線に接続されている。減衰電流アンプA5の出力
は、トランジスタQ1のベースに接続されている。トラン
ジスタQ1のコレクターはエラーアンプA2の正側入力に接
続され、エミツターは抵抗抗Rcに接続されている。
に接続され、減衰電流アンプA5は正側入力を分圧抵抗R2
とR3の接続点に接続され、負側入力を抵抗Rcを介してゼ
ロ基準線に接続されている。減衰電流アンプA5の出力
は、トランジスタQ1のベースに接続されている。トラン
ジスタQ1のコレクターはエラーアンプA2の正側入力に接
続され、エミツターは抵抗抗Rcに接続されている。
図示された実施例において、各素子の配分と選択は、分
流抵抗Rsを通る出力電流が０から300Aまで変化すると
き、基準アンプA1の公称出力電圧（たとえば5V）がエラ
ーアンプA2の正側入力に供給される前に０から30mVの範
囲で線形的に減少するようになされる。また、電力コン
バータおよび出力フイルター24を制御するため、端子12
と14の間の出力電圧が同様に、出力電流の０から300Aへ
の増加を伴いながら、5Vから4,970Vへ線形的に減少する
ように、回路素子の配列と選択がなされる。
流抵抗Rsを通る出力電流が０から300Aまで変化すると
き、基準アンプA1の公称出力電圧（たとえば5V）がエラ
ーアンプA2の正側入力に供給される前に０から30mVの範
囲で線形的に減少するようになされる。また、電力コン
バータおよび出力フイルター24を制御するため、端子12
と14の間の出力電圧が同様に、出力電流の０から300Aへ
の増加を伴いながら、5Vから4,970Vへ線形的に減少する
ように、回路素子の配列と選択がなされる。
この目的のため（この素子、電圧、電流の実施例におい
て）、分流抵抗Rsの値が0.1mΩのとき、その分流抵抗Rs
を流れる出力電流の10A毎に分流抵抗Rsで1mVの電圧降下
が起こる。
て）、分流抵抗Rsの値が0.1mΩのとき、その分流抵抗Rs
を流れる出力電流の10A毎に分流抵抗Rsで1mVの電圧降下
が起こる。
線降下オフセツトアンプA4は、負の電力線の抵抗Rbの電
圧降下Vcと、ゼロ基準線の電圧レベルとを比較する。ゼ
ロ基準線の電圧レベルは感知リード線の電流がわずかで
あり、感知リード線の電圧がゼロに近くて無視できるた
め、負荷の負側の電圧レベルに等しい。
圧降下Vcと、ゼロ基準線の電圧レベルとを比較する。ゼ
ロ基準線の電圧レベルは感知リード線の電流がわずかで
あり、感知リード線の電圧がゼロに近くて無視できるた
め、負荷の負側の電圧レベルに等しい。
よつて、線降下オフセツトアンプA4は、端子14からの電
圧降下と負荷の負側の電圧とを比較して、図中Vcという
記号で表わされた電圧と大きさが等しく極性が反対の出
力を発生する。この電圧（−Vc）は電流検知アンプA3に
おいて、分流抵抗Rsの負側の電圧すなわちVc＋Vs（Vsは
分流抵抗の電圧降下）と加え合わされる。
圧降下と負荷の負側の電圧とを比較して、図中Vcという
記号で表わされた電圧と大きさが等しく極性が反対の出
力を発生する。この電圧（−Vc）は電流検知アンプA3に
おいて、分流抵抗Rsの負側の電圧すなわちVc＋Vs（Vsは
分流抵抗の電圧降下）と加え合わされる。
したがつて、アンプA3の入力電圧は−Vc＋（Vc＋Vs）で
あり、Vsに等しくなる。アンプA3の出力（アンプA3およ
びA4の指示ゲインを考慮して）は、分流抵抗Rsの電圧Vs
の100倍となる。すなわち、分流抵抗Rsを流れる出力電
流が０から300Aまで変化するとき、アンプA3の出力は０
から3Vまで変化する。
あり、Vsに等しくなる。アンプA3の出力（アンプA3およ
びA4の指示ゲインを考慮して）は、分流抵抗Rsの電圧Vs
の100倍となる。すなわち、分流抵抗Rsを流れる出力電
流が０から300Aまで変化するとき、アンプA3の出力は０
から3Vまで変化する。
分圧抵抗R2，R3により、アンプA3の出力が1/10に分割さ
れる。したがつて、出力電流が０から300Aまで変化する
とき、分圧抵抗R2とR3の接続点の電圧は０から0.3Vまで
変化する。
れる。したがつて、出力電流が０から300Aまで変化する
とき、分圧抵抗R2とR3の接続点の電圧は０から0.3Vまで
変化する。
トランジスタQ1に接続されたアンプA5は、300Ωの抵抗R
cのこの電圧を維持しようとする。アンプA5の正側入力
への電圧が０から300mVまで変化するとき、トランジス
タ−Q1のコレクター電流が抵抗Rcを通る電流に実質的に
等しいので、抵抗Rcを流れる電流は０から1mAまで変化
する。
cのこの電圧を維持しようとする。アンプA5の正側入力
への電圧が０から300mVまで変化するとき、トランジス
タ−Q1のコレクター電流が抵抗Rcを通る電流に実質的に
等しいので、抵抗Rcを流れる電流は０から1mAまで変化
する。
したがつて、30Ωの抵抗R1を通る電流により、アンプA1
の出力側に発生する基準電圧が、エラーアンプA2の正側
入力へ供給される前に、０から30mVの範囲で減少する
（出力電流が０から300Aまで増加するので）。
の出力側に発生する基準電圧が、エラーアンプA2の正側
入力へ供給される前に、０から30mVの範囲で減少する
（出力電流が０から300Aまで増加するので）。
もちろん、アンプA2の負側入力を正側入力に追跡させる
ため、すなわち、端子12と14の間の電圧をエラーアンプ
A2の正側入力への電圧供給に追跡させるため、エラーア
ンプA2は電力コンバータおよび出力フイルター24を制御
する。
ため、すなわち、端子12と14の間の電圧をエラーアンプ
A2の正側入力への電圧供給に追跡させるため、エラーア
ンプA2は電力コンバータおよび出力フイルター24を制御
する。
その効果として、出力電流がゼロの時、負荷の出力を基
準アンプA1の公称出力電圧に正確に維持するために用い
られるエラーアンプA2の正側入力に絶対的な基準電圧を
発生させ、出力電流が０から300Aまで増加する時、負荷
の出力が基準アンプA1の公称出力電圧よりも０から30mV
以下に減少する（“droop"）ように、エラーアンプA2の
正側入力における基準電圧の絶対値を減小させる。
準アンプA1の公称出力電圧に正確に維持するために用い
られるエラーアンプA2の正側入力に絶対的な基準電圧を
発生させ、出力電流が０から300Aまで増加する時、負荷
の出力が基準アンプA1の公称出力電圧よりも０から30mV
以下に減少する（“droop"）ように、エラーアンプA2の
正側入力における基準電圧の絶対値を減小させる。
正味の効果として、テブナンの等価回路において直列イ
ンピーダンスが0.1mΩである所定出力電圧を有する電圧
源を供給する。これは実質的に負荷端子でみられること
であり、線抵抗Ra、Rbの変化を無視し得るような機能を
有する。
ンピーダンスが0.1mΩである所定出力電圧を有する電圧
源を供給する。これは実質的に負荷端子でみられること
であり、線抵抗Ra、Rbの変化を無視し得るような機能を
有する。
基準アンプA1の公称出力電圧が操作温度範囲や時間に対
し十分安定して保たれるなら、システムは上述したよう
に働く。同様に、エラーアンプA2は、上記操作パラメー
タに対し受容できないオフセツト・エラーを何ら生じな
い。各電源の端子12、14間の出力電圧が温度範囲０〜70
℃、交流入力電圧の変動185〜250V、および電力線の抵
抗による1/2Vの変動に対し、所定電圧の約3mV以内に維
持されるように、各素子が選択され互いに接続される。
各電源間に実質的に等しく負荷が配分されるように、各
電源が共通負荷に並列接続されているので、基準アンプ
A1の出力と、上述した安定化パラメータとは実質的に同
等である。
し十分安定して保たれるなら、システムは上述したよう
に働く。同様に、エラーアンプA2は、上記操作パラメー
タに対し受容できないオフセツト・エラーを何ら生じな
い。各電源の端子12、14間の出力電圧が温度範囲０〜70
℃、交流入力電圧の変動185〜250V、および電力線の抵
抗による1/2Vの変動に対し、所定電圧の約3mV以内に維
持されるように、各素子が選択され互いに接続される。
各電源間に実質的に等しく負荷が配分されるように、各
電源が共通負荷に並列接続されているので、基準アンプ
A1の出力と、上述した安定化パラメータとは実質的に同
等である。
上記システムの利点の一つは、各電源が自己内蔵型であ
り、出力端子が負荷に接続されるような方法で変動に対
し左右されない内部回路によつて制御されることであ
る。この故に、ある特定の適用に対し電源システムをあ
つらえる必要がなく、また、並列接続された電源の数が
変わつた時でも調整する必要がない。更に、各電源がそ
の出力電圧を制御することに関し自己内蔵型であるの
で、外部制御回路や、先行技術で提案されたような各電
源の出力間の差異を追跡し続けるような回路類は必要が
ない。
り、出力端子が負荷に接続されるような方法で変動に対
し左右されない内部回路によつて制御されることであ
る。この故に、ある特定の適用に対し電源システムをあ
つらえる必要がなく、また、並列接続された電源の数が
変わつた時でも調整する必要がない。更に、各電源がそ
の出力電圧を制御することに関し自己内蔵型であるの
で、外部制御回路や、先行技術で提案されたような各電
源の出力間の差異を追跡し続けるような回路類は必要が
ない。
本発明のシステムにおいて、各電源に負荷を実質的に等
配分させるのは、設計範囲内で与えられたどんな条件下
でも負荷に対し実質的に等しい出力電圧と出力インピー
ダンスを現わすように、内部特性が整合し、十分安定し
て保たれるからである。
配分させるのは、設計範囲内で与えられたどんな条件下
でも負荷に対し実質的に等しい出力電圧と出力インピー
ダンスを現わすように、内部特性が整合し、十分安定し
て保たれるからである。
本発明をいかに為し、使用するかについて説明するため
に、一例について上記のように詳述したが、これは本発
明の一例にすぎず、本発明の範囲は特許請求の範囲によ
つてのみ限定されることは明らかである。
に、一例について上記のように詳述したが、これは本発
明の一例にすぎず、本発明の範囲は特許請求の範囲によ
つてのみ限定されることは明らかである。
第１図は本発明の一実施例よりなる並列電源のブロツク
図であり、第２図は第１図に示された並列電源の一つの
電源の詳細ブロツク図である。
図であり、第２図は第１図に示された並列電源の一つの
電源の詳細ブロツク図である。
Claims (7)
- 【請求項１】共通負荷に直流電力を供給するために並列
接続された複数の電源からなり、前記各電源は、電源の
出力電流をモニターし、選択された電流範囲で電源の出
力電流が増加する際、電源の出力電圧を選択された初期
公称レベルから選択された勾配で実質的に線形的に減少
させるのを制御する回路をそれぞれ有し、かつ、前記電
源は各電源間で前記初期公称出力電圧レベルおよび勾配
を実質的に等しくさせるように、そしてそれにより前記
電源に前記負荷を実質的に等しく配分させやすいように
互いに整合させられていることを特徴とする電源システ
ム。 - 【請求項２】各電源が出力電流の通路に電流検知分流抵
抗を有し、各モニター・制御回路が前記初期公称出力電
圧に対応する出力を供給する正確な電圧基準回路、分流
抵抗にかかる電圧降下を検知する回路、該検知された電
圧降下に比例して基準回路の出力を減少させる回路、お
よび該減少した基準回路出力に応じ、電源の出力電圧を
制御するために共通負荷にかかる実際の電圧に応じる回
路からなる特許請求の範囲第１項に記載された電源シス
テム。 - 【請求項３】前記減少回路の作用を、選択された線抵抗
の範囲について、電源を負荷に接続する線の抵抗に対し
実質的に独立であるようにさせる手段を含む特許請求の
範囲第２項に記載された電源システム。 - 【請求項４】複数の並列接続された電源からなり、各電
源が電力線を通して負荷に接続するための正と負の出力
端子、該負の出力端子の電源側に電流検知分流抵抗、お
よび検知リード線を通して負荷に接続するための正と負
の検知入力端子を有し、さらに、ゼロ基準としてそれを
用いるために負の検知入力端子に接続されたモニター・
制御回路を有し、該モニター・制御回路がゼロ基準に関
し選択された公称電圧を供給する正確な基準、該公称電
圧を正側入力で受ける基準アンプ、該基準アンプの負側
入力とゼロ基準との間に接続され選択できる抵抗値を持
つプログラム抵抗、エラーアンプ、該エラーアンプの正
側入力と前記基準アンプの出力との間に接続された直列
抵抗、前記エラーアンプの負側入力を正の検知入力端子
に接続するリード線、電源の出力端子間の電圧を制御す
るために接続されているエラーアンプの出力、正側入力
がゼロ基準に接続され、負側入力が分流抵抗の端子側に
接続された線降下オフセツトアンプ、負側入力が該線降
下オフセツトアンプの出力に接続され、負側入力がゼロ
基準に接続された電流検知アンプ、該電流検知アンプと
ゼロ基準との間に接続された分圧抵抗、正側入力が該分
圧抵抗に接続され、負側入力がゼロ基準に接続された減
少電流アンプ、コレクターがエラーアンプの正側入力に
接続され、エミツターがゼロ基準と減少電流アンプの負
側入力に接続され、ベースが減少電流アンプの出力に接
続されたトランジスターからなり、これらの素子が、選
択された電流範囲について分流抵抗を通る電流が増加す
る際、電源の出力端子間の電圧を選択されたレベルから
線形的に減少させ、異なる電源間で各電源の電流特性に
対する出力電圧を前記と実質的に同様に維持し、それに
よつて負荷配分を実質的に等しくさせるように選択さ
れ、互いに接続されていることを特徴とする電源システ
ム。 - 【請求項５】非調整直流電力を受けて負荷に調整直流電
力を供給し、デユーテイ・サイクルが該調整直流電力の
電圧レベルを制御するスイツチング回路網を含む電力コ
ンバータ・出力フイルター回路と、負荷への電流レベル
をモニターし、選択された電流の範囲について負荷への
電流が増加する際、選択された初期公称レベルから選択
された勾配で実質的に線形に前記調整直流電力の電圧レ
ベルを制御し、該制御が前記スイツチング回路網のデユ
ーテイ・サイクルを制御することにより実行されるモニ
ター・制御回路とからなる電源。 - 【請求項６】前記モニター・制御回路が初期公称電圧レ
ベルに対応する出力を供給する正確な電圧基準回路と、
分流抵抗にかかる電圧降下を検知する回路と、該検知さ
れた電圧降下に比例して基準回路出力を減少させる回路
と、該減少させられた基準回路の出力と調整直流電力の
出力電圧レベルを制御するために負荷にかかる実際の電
圧とに対応する回路とからなり、負荷への電流の通路に
電流検知分流抵抗を含む特許請求の範囲第５項記載の電
源。 - 【請求項７】減少回路の作動を、線抵抗の選択された範
囲について、電源に接続された線の抵抗とは実質的に独
立にさせる手段を含む特許請求の範囲第６項記載の電
源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US549259 | 1983-11-04 | ||
| US06/549,259 US4635178A (en) | 1983-11-04 | 1983-11-04 | Paralleled DC power supplies sharing loads equally |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134771A JPS60134771A (ja) | 1985-07-18 |
| JPH0744835B2 true JPH0744835B2 (ja) | 1995-05-15 |
Family
ID=24192266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230447A Expired - Fee Related JPH0744835B2 (ja) | 1983-11-04 | 1984-11-02 | 負荷を等しく分配する並列直流電源 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4635178A (ja) |
| EP (1) | EP0143955A1 (ja) |
| JP (1) | JPH0744835B2 (ja) |
| DE (1) | DE3439566A1 (ja) |
| GB (1) | GB2150323B (ja) |
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1983
- 1983-11-04 US US06/549,259 patent/US4635178A/en not_active Expired - Lifetime
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1984
- 1984-10-13 EP EP84112388A patent/EP0143955A1/de not_active Withdrawn
- 1984-10-22 GB GB08426695A patent/GB2150323B/en not_active Expired
- 1984-10-29 DE DE19843439566 patent/DE3439566A1/de not_active Withdrawn
- 1984-11-02 JP JP59230447A patent/JPH0744835B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCIOSUKE BULLETIN=1982 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2150323B (en) | 1987-05-07 |
| DE3439566A1 (de) | 1985-05-23 |
| GB8426695D0 (en) | 1984-11-28 |
| EP0143955A1 (de) | 1985-06-12 |
| US4635178A (en) | 1987-01-06 |
| GB2150323A (en) | 1985-06-26 |
| JPS60134771A (ja) | 1985-07-18 |
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