JPH0744490A - マルチプロセッサ構成のバス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】バスがフローティング状態に移る場合に、バス
制御信号を能動的に切り替えることにより、バスを高速
に動作させることができるようにする。 【構成】１サイクル前に優先順位制御回路１２により自
プロセッサのバス取得が許可されたことがフリップ・フ
ロップ１３２に記憶されており、且つ次のサイクルでの
バス取得のためのバス取得要求が自プロセッサを含むい
ずれのプロセッサからも出力されていないことがＮＯＲ
回路１３１により検出されていることを、ＡＮＤ回路１
３３により検出して、その検出結果を次のサイクルにフ
リップ・フロップ１３５に記憶する。そして、フリップ
・フロップ１３５の出力に応じて、自プロセッサ生成の
通常の制御信号またはレベル“１”のＶｃｃ信号をセレ
クタ１３６により選択し、バスドライバ１５によりバス
制御線２１に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のプロセッサが
バスにより相互接続されたマルチプロセッサシステムに
係り、特にバスの制御を司るマルチプロセッサ構成のバ
ス制御回路に関する。

【０００２】

【従来の技術】従来、マルチプロセッサシステムにおけ
るプロセッサ間の接続には、バス方式（バス接続方式）
が多く採用されている。このバス接続方式の長所と短所
は次の通りである。

【０００３】長所：入力信号数が少なく、ハードウェア
構成が比較的簡単 短所：サイクルタイムが上げにくい バス接続方式において、サイクルタイムが上がらない要
因として、信号の反射や伝送線路遅延等が挙げられる
が、最大の要因は、複数のプロセッサが相互接続される
ことに伴う負荷容量の増大と各プロセッサ間を接続する
配線容量の増大である。

【０００４】汎用大型機のような大型コンピュータで
は、上記短所をカバーするために、ハードウェア量が大
規模となるポート接続方式を採用して、接続形態をシン
プルにすることで、高速なデータ転送を行う等により、
高速化を実現している。しかしながら、中型機以下のコ
ンピュータでは、安価なバス接続方式が依然主流を占め
ている。

【０００５】

【発明が解決しようとする課題】上記したバス接続方式
では、バスに接続された各プロセッサが当該バス（の使
用権）を取得することから、バス取得中の送信側プロセ
ッサのみバスドライバをイネーブル状態にスイッチング
して受信側のプロセッサに対して信号を出力する。ま
た、その他のプロセッサは、送信側プロセッサからの信
号伝達を妨げないように、電気的に切り離した状態（ハ
イインピーダンス状態）に制御するのが一般的である。

【０００６】一方、いずれのプロセッサもバスを取得し
ていないときには、送信側の全プロセッサがハイインピ
ーダンス状態になり、バスがフローティング状態にな
る。この状態が長時間続くと大電流が流れ、ＩＣ故障を
引き起こす原因にもなる。

【０００７】このフローティング状態を防ぐためには、
バスを数１００Ωの抵抗でプルアップして受信側プロセ
ッサの入力レベルを安定させるのが有効な手段である。
ここで、バスを高速なサイクルで動作させ、且つ１つの
プロセッサがスイッチングしている状態から、いずれの
プロセッサもバスを取得していないフローティング状態
に制御が変化する場合を想定する。このとき、信号電圧
の変化は、バスの負荷容量（Ｃ）とプルアップ抵抗
（Ｒ）によって算出できる単純なＲＣ回路（Ｅ＝Ｅ₀
（１−ｅ^-t/RC ））になる。このため、バスの負荷容量
（Ｃ）が大きくなればなるほど、高速なサイクル内でレ
ベルを変化させるのが難しくなる。

【０００８】従来は、このタイミングの遅れによる制御
系の信号が変化しきれないケースが誤動作につながり、
ボトルネックとなって、システムのサイクルタイムが上
げられない等の問題があった。

【０００９】この発明は上記事情を考慮してなされたも
のでその目的は、バスがフローティング状態に移る場合
に、バス制御信号を能動的に切り替えることにより、バ
スを高速に動作させることができるマルチプロセッサ構
成のバス制御回路を提供することにある。

【００１０】

【課題を解決するための手段】この発明は、自プロセッ
サが１サイクル前にバスを取得し、且つ次サイクルに上
記バスを取得するためのバス取得要求が上記バスに接続
された各プロセッサのいずれからも出力されていない特
定状態を検出する検出回路と、この検出回路の検出結果
に応じてバスの制御信号を切り替える切替回路とを設
け、上記検出回路により上記特定状態が検出された場合
には、バスの制御信号を無効状態を示す所定レベルに能
動的に切り替えることを特徴とするものである。

【００１１】

【作用】上記の構成において、自プロセッサがバスを取
得すると、その旨が次のサイクルでフリップ・フロップ
等の状態保持手段に記憶され、この状態保持手段の状態
出力により１サイクル前に自プロセッサがバスを取得し
たことが示される。

【００１２】検出回路は、状態保持手段の状態出力によ
り、１サイクル前に自プロセッサがバスを取得したこと
が示され、しかも次サイクルにバスを取得するためのバ
ス取得要求がバスに接続された各プロセッサのいずれか
らも出力されていない特定状態が発生すると、それを検
出して切替回路に通知する。これを受けて切替回路は、
バスの制御信号を、無効状態を示す所定レベルに能動的
に切り替える。

【００１３】このように、上記の構成においては、従来
であればバスがフローティング状態に移ることになる場
合を、その前にバスを取得したプロセッサ内のバス制御
回路にて検出し、そのバス制御回路が、自プロセッサの
バス使用後に、バス制御信号を、無効状態を示す電圧レ
ベルに能動的に切り替えるようにしているため、プルア
ップ抵抗値と負荷容量によるＲＣ時定数に関係なく、バ
スドライバの能力を使ったスイッチングできるようにな
り、バスを高速動作させることが可能となる。

【００１４】

【実施例】図１はこの発明を適用するマルチプロセッサ
システムの一実施例を示すブロック構成図である。図１
において、１０-1〜１０-4は演算制御を行うプロセッ
サ、２０はプロセッサ１０-1〜１０-4を相互接続するバ
スである。なお、各プロセッサ１０-1〜１０-4により共
有される共有メモリ等は、この発明に直接関係しないた
め省略されている。

【００１５】バス２０は、各プロセッサ１０-1〜１０-4
間の制御に用いられる複数ビット構成のバス制御線２１
と、各プロセッサ１０-1〜１０-4間のデータ転送に用い
られる複数ビット構成のバスデータ線２２と、バスリク
エスト線２３-1〜２３-4を含む。バス制御線２１を構成
する複数本の信号線は、レベル“０”のときイネーブル
（アクティブ）を意味する。なお、図では省略されてい
るが、バス制御線２１は、１箇所でプルアップ抵抗によ
りプルアップされている。

【００１６】バスリクエスト線２３-1〜２３-4は、プロ
セッサ１０-1〜１０-4がバス２０を取得したい場合に、
その旨を示すバス取得要求（バスリクエスト）を他の各
プロセッサに伝達するのに用いられる。このバスリクエ
スト線２３-1〜２３-4は、バス取得の１サイクル前にレ
ベル“１”に設定される。

【００１７】図２は、図１中のプロセッサ１０-1の内部
構成を本発明に直接関係するバス制御回路を中心に示す
ブロック図である。図２において、１１はバス取得の１
サイクル前にバスリクエスト線に要求信号を出力するバ
ス取得要求制御回路、１２は優先順位制御回路である。
優先順位制御回路１２は、バス取得要求制御回路１１よ
り出力される自プロセッサ１０-1からのバス取得要求
と、バスリクエスト線２３-2〜２３-4を介して伝達され
る他のプロセッサ１０-2〜１０-4からのバス取得要求を
もとに、即ちプロセッサ１０-1〜１０-4からのバス取得
要求をもとに、バス取得の優先順位を予め定められたア
ルゴリズムに従って決定し、その決定結果をもとに自プ
ロセッサ１０-1を選択する。

【００１８】１３は本発明に直接関係するバス制御回路
である。バス制御回路１３は、バス制御信号を制御する
ためのもので、各プロセッサ１０-1〜１０-4からのバス
取得要求がいずれも無いことを検出するための４入力の
ＮＯＲ回路１３１と、優先順位制御回路１２によって自
プロセッサ１０-1が選択された際に同回路１２から出力
される信号を１サイクル保持するためのフリップ・フロ
ップ１３２と、２入力のＡＮＤ回路１３３とを有してい
る。このＡＮＤ回路１３３は、ＮＯＲ回路１３１および
フリップ・フロップ１３２の両出力の論理積をとり、プ
ロセッサ１０-1〜１０-4のいずれからもバス取得要求が
無く、且つ１サイクル前に自プロセッサ１０-1がバスを
取得したことを検出する。

【００１９】バス制御回路１３はまた、優先順位制御回
路１２およびＡＮＤ回路１３３の出力の論理和をとり、
自プロセッサ１０-1が次サイクルにバスを取得すること
を検出する２入力のＯＲ回路１３４と、ＡＮＤ回路１３
３の出力を１サイクル保持するフリップ・フロップ１３
５と、フリップ・フロップ１３５の出力に応じて選択動
作を行うセレクタ１３６とを有している。このセレクタ
１３６は、フリップ・フロップ１３５の出力がレベル
“０”のときは自プロセッサ１０-1内で生成された通常
の制御信号（プロセッサ１０-1制御信号）を、レベル
“１”のときはレベル“１”信号（High Level信号）で
あるＶｃｃ信号を選択し出力する。

【００２０】さて、プロセッサ１０-1は、上記バス取得
要求制御回路１１、優先順位制御回路１２およびバス制
御回路１３の他に、（バス制御回路１３内の）ＯＲ回路
１３４の出力を１サイクル保持してバスイネーブル信号
を生成するフリップ・フロップ１４と、３ステートのバ
スドライバ１５，１６とを有している。

【００２１】バスドライバ１５は、フリップ・フロップ
１４の出力がレベル“０”のときはハイインピーダンス
を、レベル“１”のときはバス制御回路１３内のセレク
タ１３６の出力をバス制御線２１に出力する。一方、バ
スドライバ１６は、フリップ・フロップ１４の出力がレ
ベル“０”のときはハイインピーダンスを、レベル
“１”のときは自プロセッサ１０-1で生成されたデータ
をバスデータ線２２に出力する。

【００２２】以上に述べたプロセッサ１０-1の構成は、
他のプロセッサ１０-2〜１０-4においても同様である。
但し、プロセッサ１０-2〜１０-4では、バス取得要求制
御回路１１からのバス取得要求の出力先は、バスリクエ
スト線２３-1ではなくて、バスリクエスト線２３-2〜２
３-4となる。

【００２３】次に、プロセッサ１０-1内のバス制御回路
１３を中心とするバス制御動作の概略を、図１および図
２を参照して説明する。まず、プロセッサ１０-1は、他
のプロセッサ１０-2〜１０-4と同様に、（バス制御線２
１、バスデータ線２２およびバスリクエスト線２３-1〜
２３-4を含む）バス２０と接続されている。

【００２４】プロセッサ１０-1は、バス２０を使用する
必要がある場合、バス２０を取得したい１サイクル前
に、バス取得要求制御回路１１からレベル“１”のバス
取得要求信号をバスリクエスト線２３-1に出力する。し
たがって、バスリクエスト線２３-1がレベル“１”の場
合には、プロセッサ１０-1がバス取得要求状態にあるこ
とを示す。同様に、バスリクエスト線２３-2〜２３-4が
レベル“１”の場合には、プロセッサ１０-2〜１０-4が
バス取得要求状態にあることを示す。

【００２５】プロセッサ１０-1内の優先順位制御回路１
２には、バス取得要求制御回路１１（自プロセッサ）か
らのバス取得要求信号の他に、バスリクエスト線２３-2
〜２３-4を介して伝達される他のプロセッサ１０-2〜１
０-4からのバス取得要求信号が入力される。即ち優先順
位制御回路１２には、各プロセッサ１０-1〜１０-4から
のバス取得要求信号が入力される。

【００２６】優先順位制御回路１２は、各プロセッサ１
０-1〜１０-4からのバス取得要求をもとに、バス取得の
優先順位を決定し、自プロセッサ１０-1を選択した場合
だけ、レベル“１”の信号（バス取得許可信号）を出力
する。この種の優先順位の決定には、従来より様々なア
ルゴリズムが提案されている。例えば、ハードウェア的
に優先順位を固定する方法や、優先順位をサイクル毎に
変化させるラウンドロビン等が一般的である。但し、優
先順位制御回路１２の優先順位決定にいずれのアルゴリ
ズムを適用するかは、本発明の対象外であり、ここでは
言及しない。

【００２７】さて、優先順位制御回路１２の出力は、各
プロセッサ１０-1〜１０-4からのバス取得要求信号と共
にバス制御回路１３に供給される。バス制御回路１３
（内のＯＲ回路１３４）は、詳細を後述するように、バ
ス取得の１サイクル前にレベル“１”信号をフリップ・
フロップ１４に出力する。

【００２８】このバス制御回路１３からのレベル“１”
信号の状態は、次サイクルにフリップ・フロップ１４に
保持され、これにより同フリップ・フロップ１４（のＱ
出力端子）からレベル“１”信号が出力される。

【００２９】フリップ・フロップ１４の出力（Ｑ出力）
は、３ステートのバスドライバ１５，１６のイネーブル
信号として用いられる。バスドライバ１５，１６は、フ
リップ・フロップ１４の出力（イネーブル信号）がレベ
ル“１”の場合にイネーブルになり、レベル“０”の場
合にハイインピーダンス状態となる。

【００３０】バスドライバ１５は、イネーブルの場合
に、バス制御回路１３内のセレクタ１３６の出力をバス
制御信号としてバス制御線２１に出力する。一方、バス
ドライバ１６は、イネーブル部の場合に、自プロセッサ
１０-1で生成されたバスデータ信号をバスデータ線２２
に出力する。本実施例においてバス制御信号は負論理で
あり、レベルが“０”のとき有効（バリッド）になる。

【００３１】さて、プロセッサ１０-1内のバスドライバ
１５，１６は、それぞれバス制御線２１，バスデータ線
２２を介して、他のプロセッサ１０-2〜１０-4に接続さ
れている。これら他プロセッサ１０-2〜１０-4は、バス
制御線２１の状態により処理を行う。

【００３２】バス制御線２１は、プルアップ抵抗（図示
せず）を介してプルアップされており、プロセッサ１０
-1〜１０-4のいずれからもバス制御信号が出力されない
（ハイインピーダンス状態の）場合には、このプルアッ
プ抵抗により、レベル“１”が保証される。

【００３３】次に、プロセッサ１０-1内のバス制御回路
１３を中心とするバス制御動作の詳細を、図１および図
２の他に、図３のタイミングチャートを参照して説明す
る。まず、サイクルｔ1 では、２つのプロセッサ１０-
1，１０-2から対応するバスリクエスト線２３-1，２３-
2にレベル“１”の有効なバス取得要求信号が出力され
ているものとする。

【００３４】このサイクルｔ１において、バスリクエス
ト線２３-2に対応したプロセッサ１０-2の方が、バスリ
クエスト線２３-1に対応したプロセッサ１０-1よりバス
取得についての優先順位が高い場合、プロセッサ１０-1
内の優先順位制御回路１２は、バス（２０）が取得でき
ないことを示すレベル“０”の信号を出力する。

【００３５】次のサイクルｔ２では、図３のタイミング
チャートに示すように、バスリクエスト線２３-1上にの
み、レベル“１”の有効なバス取得要求信号が出力され
ている。この場合、優先順位制御回路１２は、自プロセ
ッサ１０-1がバス（２０）を取得できることを示すレベ
ル“１”の信号（バス取得許可信号）を出力する。

【００３６】優先順位制御回路１２から出力されたレベ
ル“１”の信号はＯＲ回路１３４を介してフリップ・フ
ロップ１４に入力される。これによりフリップ・フロッ
プ１４には、次のサイクルｔ３に、レベル“１”が保持
される。

【００３７】サイクルｔ２において、優先順位制御回路
１２から出力された上記レベル“１”の信号は、同時に
フリップ・フロップ１３２にも入力される。これにより
フリップ・フロップ１３２には、次のサイクルｔ３に、
レベル“１”が保持される。

【００３８】このように、フリップ・フロップ１３２に
は、自プロセッサ１０-1がバス（２０）を取得した次の
サイクルにレベル“１”が保持されるようになってい
る。言い換えるなら、フリップ・フロップ１３２の出力
（Ｑ出力）がレベル“１”であるならば、１サイクル前
に自プロセッサ１０-1がバス（２０）を取得したことを
示す。

【００３９】さて、プロセッサ１０-1〜１０-4からのバ
ス取得要求信号は、優先順位制御回路１２の他に、４入
力ＮＯＲ回路１３１にも入力される。このＮＯＲ回路１
３１は、プロセッサ１０-1〜１０-4のいずれもがバス取
得を要求していないときのみ、レベル“１”を出力し、
いずれか１つのプロセッサでもバス取得を要求している
ときはレベル“０”を出力する。したがって、プロセッ
サ１０-1がバスリクエスト線２３-1にレベル“１”のバ
ス取得要求信号を出力しているサイクルｔ２では、ＮＯ
Ｒ回路１３１の出力はレベル“０”となる。

【００４０】ＮＯＲ回路１３１の出力はフリップ・フロ
ップ１３２の出力（Ｑ出力）と共に２入力ＡＮＤ回路１
３３に入力される。ＡＮＤ回路１３３は、フリップ・フ
ロップ１３２の出力とＮＯＲ回路１３１の出力がいずれ
もレベル“１”のときのみ、即ち自プロセッサ１０-1が
１サイクル前にバス（２０）を取得し、且つ次のサイク
ルにバス（２０）を取得するためのバス取得要求がプロ
セッサ１０-1〜１０-4のいずれからも出力されていない
特定状態のときのみ、レベル“１”を出力する。

【００４１】ＡＮＤ回路１３３の出力はフリップ・フロ
ップ１３５に入力される。サイクルｔ２では、ＡＮＤ回
路１３３の出力はレベル“０”であり、したがってフリ
ップ・フロップ１３５の出力は、次のサイクルｔ３もレ
ベル“０”となる。

【００４２】フリップ・フロップ１３５の出力はセレク
タ１３６の選択制御信号として用いられる。セレクタ１
３６は、サイクルｔ２の場合のように、フリップ・フロ
ップ１３５の出力がレベル“０”である期間は、プロセ
ッサ１０-1で生成された通常の制御信号（プロセッサ１
０-1制御信号）を選択し、レベル“１”である期間は、
Ｖｃｃ信号（レベル“１”信号）を選択する。

【００４３】サイクルｔ３では、フリップ・フロップ１
４にレベル“１”が保持されることから、同フリップ・
フロップ１４の出力（Ｑ出力）はレベル“１”となる。
このフリップ・フロップ１４のレベル“１”の出力は、
バスドライバ１５，１６に対する有効なイネーブル信号
となる。したがってサイクルｔ３では、バスドライバ１
５，および１６は出力イネーブルとなり、バス制御信号
およびデータ信号をバス２０Ａ（中のバス制御線２１お
よびバスデータ線２２）に出力する。

【００４４】このサイクルｔ３では、フリップ・フロッ
プ１３５の出力はレベル“０”である。このため、セレ
クタ１３６からバスドライバ１５へは、プロセッサ１０
-1で生成された通常の制御信号（プロセッサ１０-1制御
信号）が選択出力され、同制御信号がイネーブル状態に
あるバスドライバ１５によりバス制御線２１に出力され
る。

【００４５】一方、サイクルｔ３では、プロセッサ１０
-1〜１０-4のいずれもバスリクエスト線２３-1〜２３-4
にバス取得要求を出していないため、４入力ＮＯＲ回路
１３１の出力はレベル“１”になる。また、１サイクル
前のｔ２で、優先順位制御回路１２の出力がレベル
“１”となり、自プロセッサ１０-1がバス（２０）を取
得していることから、サイクルｔ３では、（サイクルｔ
２での優先順位制御回路１２からのレベル“１”出力に
応じて）フリップ・フロップ１３２の出力（Ｑ出力）が
レベル“１”になる。

【００４６】したがってサイクルｔ３では、ＡＮＤ回路
１３３の出力は、ＮＯＲ回路１３１およびフリップ・フ
ロップ１３２のレベル“１”出力に応じてレベル“１”
になる。このＡＮＤ回路１３３のレベル“１”出力はフ
リップ・フロップ１３５に入力されると共に、ＯＲ回路
１３４を介してフリップ・フロップ１４にも入力され
る。これにより、フリップ・フロップ１３５には、次の
サイクルｔ４に、レベル“１”が保持される。またフリ
ップ・フロップ１４には、次のサイクルｔ４に、サイク
ルｔ３に続いてレベル“１”が保持される。

【００４７】サイクルｔ４では、フリップ・フロップ１
３５の出力が（サイクルｔ３と異なって）レベル“１”
になることから、セレクタ１３６はＶｃｃ信号（レベル
“１”信号）をバスドライバ１５に選択出力する。この
バスドライバ１５は、サイクルｔ４では、フリップ・フ
ロップ１４の出力がレベル“１”のために、サイクルｔ
３に続いてイネーブル状態となる。これにより、セレク
タ１３６により選択されたＶｃｃ信号は、バスドライバ
１５を介してバス制御線２１に出力される。

【００４８】このように本実施例においては、自プロセ
ッサ１０-1がサイクルｔ２にバス（２０）を取得し、サ
イクルｔ３では、プロセッサ１０-1〜１０-4のいずれか
らも次のサイクルｔ４でバス（２０）を取得するための
バス取得要求が出されなかった場合に、サイクルｔ４で
は、プロセッサ１０-1内のバス制御回路１３の制御によ
り、バス制御信号が能動的にレベル“１”に切り替えら
れる。

【００４９】サイクルｔ５では、プロセッサ１０-1〜１
０-4のいずれもがハイインピーダンス状態となる。この
場合、バス制御線２１は、プルアップ抵抗により、サイ
クルｔ４に引き続きレベル“１”が保証される。既に、
サイクルｔ４でバス制御線２１の電圧レベル変化は終わ
っているため、サイクルｔ５でバスドライバ１５，１６
をハイインピーダンス状態にして、バス（２０）を切り
離しても、プルアップ抵抗による電圧レベルの保証のみ
でタイミング上は何ら問題とならない。

【００５０】これに対して従来であれば、ｔ４のサイク
ルでバスドライバ１５，１６をハイインピーダンス状態
にして、バス（２０）を切り離すため、バス制御線２１
の信号電圧はプルアップ抵抗（Ｒ）と負荷容量（Ｃ）の
時定数によって変化し、高速なレベルの切り替えを行う
ことが困難であった。

【００５１】なお、前記実施例では、自プロセッサ（１
０-1）のバス（２０）取得後の次のサイクルに、プロセ
ッサ１０-1〜１０-4のいずれからもバス取得要求が出さ
れていない場合には、更に次の１サイクルのみ、自プロ
セッサ（１０-1）からバス制御線２１にＶｃｃ信号を出
力して、バス制御信号を能動的にレベル“１”に切り替
えるものとして説明したが、これに限るものではない。
例えば、１サイクルだけＶｃｃ信号を出力するのではな
く、プロセッサ１０-1〜１０-4のいずれかから次にバス
取得要求が出されるまでの間、Ｖｃｃ信号を出力し続け
るようにしても構わない。この場合、バス制御線２１を
プルアップする必要がないため、プルアップ抵抗が不要
となる。

【００５２】

【発明の効果】以上詳述したようにこの発明によれば、
１サイクル前に自プロセッサがバスを取得した後、いず
れのプロセッサからもバス取得要求が出されないため
に、従来であればバスがフローティング状態に移ること
になる場合を、自プロセッサ内のバス制御回路にて検出
して、バス制御信号を、当該バス制御回路により、無効
状態を示す電圧レベルに能動的に切り替える構成とした
ので、プルアップ抵抗値（Ｒ）とバスの負荷容量（Ｃ）
によるＲＣ時定数に関係なく、バスドライバの能力を使
ったスイッチングが行えるようになり、バスを高速に動
作させてデータ転送の高速化を図ることができる。

【図面の簡単な説明】

【図１】この発明を適用するマルチプロセッサシステム
の一実施例を示すブロック構成図。

【図２】図１中のプロセッサ１０-1の内部構成を本発明
に直接関係するバス制御回路を中心に示すブロック図。

【図３】同実施例の動作を説明するためのタイミングチ
ャート。

【符号の説明】

１０-1〜１０-4…プロセッサ、１１…バス取得要求制御
回路、１２…優先順位制御回路、１３…バス制御回路、
１４…フリップ・フロップ、１５，１６…バスドライ
バ、２０…バス、２１…バス制御線、２２…バスデータ
線、２３-1〜２３-4…バスリクエスト線、１３１…ＮＯ
Ｒ回路（第１の検出回路）、１３２…フリップ・フロッ
プ（状態保持手段）、１３３…ＡＮＤ回路（検出回路、
第２の検出回路）、１３４…ＯＲ回路、１３５…フリッ
プ・フロップ、１３６…セレクタ（切替回路）。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサがバスにより相互接続
   されたマルチプロセッサシステムに適用されるマルチプ
   ロセッサ構成のバス制御回路であって、 自プロセッサが１サイクル前に前記バスを取得し、且つ
   次サイクルに前記バスを取得するためのバス取得要求が
   前記複数のプロセッサのいずれからも出力されていない
   特定状態を検出する検出回路と、 この検出回路の検出結果に応じて前記バスの制御信号を
   切り替える切替回路とを具備し、前記検出回路により前
   記特定状態が検出された場合に、前記切替回路により前
   記バスの制御信号を無効状態を示す所定レベルに能動的
   に切り替えることを特徴とするマルチプロセッサ構成の
   バス制御回路。
2. 【請求項２】 複数のプロセッサがバスにより相互接続
   されたマルチプロセッサシステムに適用されるマルチプ
   ロセッサ構成のバス制御回路であって、 自プロセッサが１サイクル前に前記バスを取得したこと
   を記憶するための状態保持手段と、 次サイクルに前記バスを取得するためのバス取得要求が
   前記複数のプロセッサのいずれからも出力されていない
   ことを検出する第１の検出回路と、 前記状態保持手段の状態出力と前記第１の検出回路の検
   出結果をもとに、自プロセッサが１サイクル前に前記バ
   スを取得し、且つ次サイクルに前記バスを取得するため
   のバス取得要求が前記複数のプロセッサのいずれからも
   出力されていない特定状態を検出する第２の検出回路
   と、 この第２の検出回路の検出結果に応じて前記バスの制御
   信号を切り替える切替回路とを具備し、前記第２の検出
   回路により前記特定状態が検出された場合に、前記切替
   回路により前記バスの制御信号を無効状態を示す所定レ
   ベルに能動的に切り替えることを特徴とするマルチプロ
   セッサ構成のバス制御回路。