JPH0743951B2

JPH0743951B2 - 半導体記憶装置

Info

Publication number: JPH0743951B2
Application number: JP29298688A
Authority: JP
Inventors: 修上田; 伸朗安藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-11-17
Filing date: 1988-11-17
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPH02137195A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に、誤書込みの防
止が図られた半導体記憶装置に関する。

［従来の技術］ EPROM（Erasable and Programmable Read Only Memor
y）においては、複数のワード線および複数のビット線
が互いに交差するよう配置されており、それらの交点に
メモリセルが設けられている。第4A図には、通常のEPRO
Mにおける１つのメモリセルを構成するメモリトランジ
スタT1が示されている。メモリトランジスタT1は、ビッ
ト線B1と接地電位との間に結合されている。メモリトラ
ンジスタT1のコントロールゲートCGは、ワード線W1に接
続されている。但し、１つのビット線には、複数のメモ
リトランジスタが並列に接続されている。第4B図のパタ
ーン図に示されるように、メモリトランジスタT1はコン
タクトホールC1を介してビット線に接続される。

これに対して、NAND型EPROMにおいては、第5A図に示す
ように、ビット線B1と接地電位との間に複数のメモリト
ランジスタが直列に結合されている。この例では、４段
のメモリトランジスタT1〜T4が直列に接続されている。
メモリトランジスタT1〜T4のコントロールゲートCGはそ
れぞれワード線W1〜W4に接続されている。NAND型EPROM
においては、第5B図のパターン図に示されるように、４
本のワード線W1〜W4に交差するように４つのメモリトラ
ンジスタT1〜T4が形成され、メモリトランジスタT1をビ
ット線に接続するために１つのコンタクトホールC1が設
けられている。

このように、第4A図および第4B図に示された通常のEPRO
M（１個積み型）においては、１つのメモリトランジス
タT1について１つのコンタクトホールC1が必要であるの
に対し、第5A図および第5B図に示されたNAND型EPROM
（４個積み型）においては、４つのメモリトランジスタ
T1〜T4について１つのコンタクトホールC1が必要とな
る。したがって、通常のEPROMとNAND型EPROMとが同数の
メモリトランジスタを有する場合には、NAND型EPROMの
方が通常のEPROMに比べてコンタクトホールの個数が減
少する。そのため、NAND型EPROMの方が通常のEPROMより
も高集積化に有利であるという特徴を有する。但し、NA
ND型EPROMにおいては、データの書込み時に特殊な高電
圧の組合わせが必要となる。

第６図は、メモリトランジスタの書込特性を示すグラフ
であり、メモリトランジスタのドレイン電圧が9Vである
ときにおいてデータの書込時のコントロールゲート電圧
V_CGに対する書込後のメモリトランジスタのしきい値電
圧V_THを示している。

第６図に示すメモリトランジスタ特性を利用して第5A図
に示すメモリトランジスタT2に選択的にデータの書込み
を行なう場合を考える。

ビット線B1が選択されるとそのビット線B1に9Vの高電圧
が印加される。ワード線W2が選択されたときには、その
ワード線W2に10Vの高電圧が印加され、選択されない他
のワード線W1,W3,W4には20Vの高電圧が印加される。そ
の結果、メモリトランジスタT2のしきい値電圧が上昇
し、データが書込まれる。このようにして、選択された
メモリトランジスタT2にデータの書込みが行なわれ、選
択されない他のメモリトランジスタT1,T3,T4にはデータ
の書込みが行なわれない。

［発明が解決しようとする課題］しかしながら、上記のNAND型EPROMにおいては、選択さ
れたワード線の電圧は、20Vまで立上がる途中に、10Vの
電圧レベルを通過する。そのため、電圧の立上がりが遅
ければ、選択されないワード線の電圧が10Vの電圧レベ
ルを通過する一瞬の間に、選択されないメモリトランジ
スタT1,T3,T4にデータの書込みが行なわれるおそれがあ
る。

また、EPROMの高電圧に対する耐圧特性上から、10Vの電
圧レベルは発生するが、20Vの電圧レベルは発生しない
確率は大きい。すなわち、耐圧不良、リーク不良等によ
り、選択されないワード線の電圧レベルが20Vから下降
することがある。この場合にも、選択されないワード線
には本来20Vの電圧が印加されるところ、選択されない
ワード線の電圧が10V程度に下降し、それにより選択さ
れないメモリトランジスタにデータの書込みが行なわれ
るおそれがある。

したがって、従来のNAND型EPROMにおいては、選択され
ないメモリトランジスタに対して誤書込みが行なわれる
可能性があるという問題があった。

この発明の目的は、選択されないメモリセルに対する誤
書込みの防止が図られた半導体記憶装置を得ることであ
る。

［課題を解決するための手段］この発明に係る半導体記憶装置は、少なくとも１つのビ
ット線、ビット線に所定の電圧を印加する電圧印加手
段、ビット線と所定の電位との間に直列に結合される複
数のメモリセル、複数のメモリセルにそれぞれ結合され
る複数のワード線、選択手段、および電圧検知手段を備
える。選択手段は、複数のワード線のいずれかを選択し
てその選択されたワード線に所定の第１の電圧を印加
し、選択されない他のワード線に所定の第２の電圧を印
加する。電圧検知手段は、複数のワード線の電圧を検知
し、選択されないワード線に所定の第２の電圧が印加さ
れていないときには、電圧印加手段によるビット線への
電圧の印加を阻止するように動作する。

［作用］この発明に係る半導体記憶装置においては、選択されな
いワード線に所定の第２の電圧が印加されるまで、ビッ
ト線に所定の電圧が印加されない。そのため、選択され
ないワード線に印加される電圧の立上がりが遅いとき
に、または、電圧降下により選択されないワード線に印
加される電圧が第２の電圧に達しないときに、選択され
ないメモリセルに誤書込みが行なわれず、不良が発生し
にくい。

［実施例］以下、この発明の実施例を図面を用いて詳細に説明す
る。

第２図は、この発明の一実施例によるNAND型EPROMの全
体の構成を示すブロック図である。このNAND型EPROM
は、メモリセルアレイ10、Ｘデコーダ回路20、Ｙデコー
ダ回路30、センスアンプ回路40、出力バッファ回路50、
書込回路60、および入力バッファ回路70を含む。メモリ
セルアレイ10においては、複数のワード線および複数の
ビット線が互いに交差するように配置されている。Ｘデ
コーダ回路20は、メモリセルアレイ10内の１つのワード
線を選択する。Ｙデコーダ回路30は、メモリセルアレイ
10内の１つのビット線を選択しその選択したビット線を
センスアンプ回路40および書込回路60に接続する。デー
タの読出時には、選択されたビット線上の電圧がセンス
アンプ回路40により増幅され、出力バッファ回路50を介
してデータ端子80に出力される。データの書込時には、
データ端子80の入力データが入力バッファ回路70を介し
て書込回路60に与えられる。書込回路60は、そのデータ
に対応する電圧をメモリセルアレイ10内の選択されたビ
ット線に与える。

第３図は、第２図のメモリセルアレイ10の構成を示す回
路図である。

第３図には、ワード線W1〜W8およびそれらに交差するビ
ット線B1,B2…,BNが代表的に示される。４つのメモリト
ランジスタT11〜T14は、ビット線B1と接地電位との間に
結合される。また、４つのトランジスタT15〜T18は、同
様にビット線B1と接地電位との間に直列に結合される。
さらに、４つのメモリトランジスタT21〜T24は、ビット
線B2と接地電位との間に直列に結合される。４つのメモ
リトランジスタTN1〜TN4は、ビット線BNと接地電位との
間に直列に結合される。メモリトランジスタT11,T21,
…,TN1のコントロールゲートはワード線W1に接続され
る。メモリトランジスタT12,T22,…,TN2のコントロール
ゲートはワード線W2に接続される。メモリトランジスタ
T13,T23,…,TN3のコントロールゲートはワード線W3に接
続される。メモリトランジスタT14,T24,…,TN4のコント
ロールゲートはワード線W4に接続される。同様に、メモ
リトランジスタT15のコントロールゲートはワード線W5
に接続され、メモリトランジスタT16のコントロールゲ
ートはワード線W6に接続される。メモリトランジスタT1
7のコントロールゲートはワード線W7に接続され、メモ
リトランジスタT18のコントロールゲートはワード線W8
に接続される。

ビット線B1,B2,…,BNはそれぞれトランスファゲートト
ランジスタ41,42,…,4Nおよびトランスファゲートトラ
ンジスタQ31,Q32,…,Q3Nを介してセンスアンプ回路40お
よび書込回路60に接続されている。トランジスタQ31,Q3
2,…,Q3NのゲートにはＹデコーダ回路30からデコード信
号が与えられる。

まず、メモリトランジスタT12にデータの書込みが行な
われる場合について説明する。この場合、第２図に示さ
れるＸデコーダ回路20により、データを書込むワード線
W2に10Vの電圧が印加され、データを書込まないワード
線W1,W3,W4に20Vの電圧が印加される。このとき、その
他のワード線W5〜W8には0Vの電圧が印加される。そし
て、第２図に示されるＹデコーダ回路30によりビット線
B1が選択され、その選択されたビット線B1に書込回路60
により9Vの電圧が印加される。このとき、Ｙデコーダ回
路30により選択されない他のビット線B2,…,BNはフロー
ティング状態となっている。このようにして、メモリト
ランジスタT12にデータの書込みが行なわれる。

次に、たとえば、メモリトランジスタT12からデータの
読出しを行なう場合について説明する。この場合、Ｘデ
コーダ回路20により、ワード線W2に4Vの電圧が印加さ
れ、ワード線W1,W3,W4に7Vの電圧が印加される。これに
より、メモリトランジスタT11,T13,T14は導通状態とな
る。その他のワード線W5〜W8には0Vの電圧が印加され
る。また、Ｙデコーダ回路30によりビット線B1が選択さ
れ1Vの電圧が印加される。このとき、Ｙデコーダ回路30
により選択されない他のビット線B2,…,BNはフローティ
ング状態となっている。このようにして、メモリトラン
ジスタT12内のデータがセンスアンプ回路40および出力
バッファ回路50を介して読出される。

第１図は、この発明の一実施例によるNAND型EPROMの主
要部の構成を示す回路図である。

第１図には、ビット線B1に接続される１組のメモリトラ
ンジスタT11〜T14が代表的に示される。ワード線W1〜W4
は、それぞれＮチャネルMOSトランジスタD1〜D4および
電圧検出線L1〜L4を介して高電圧検知回路11〜14に接続
されている。トランジスタD1〜D4はダイオードの役割を
果たす。高電圧検知回路11〜14の各々は、ＰチャネルMO
SトランジスタQ1,Q2およびＮチャネルMOSトランジスタQ
3,Q4からなる。トランジスタQ1,Q3が１段目のCMOS型イ
ンバータを構成し、トランジスタQ2,Q4が２段目のCMOS
型インバータを構成する。高電圧検知回路11〜14の各々
は、対応するワード線の電圧が15V以上になったときに
２段目のインバータの出力が「Ｈ」レベルになるように
設定されている。これは、トランジスタQ1〜Q4のチャネ
ル幅およびチャネル長を調整することにより行なわれ
る。なお、15V以上という電圧は、第６図に示したメモ
リトランジスタの書込特性において、データの書込みが
行なわれなくなる電圧を意味している。

高電圧検知回路11〜14の出力H1〜H4は、４入力NOR回路
２に接続されている。NOR回路２は、ＰチャネルMOSトラ
ンジスタQ5およびＮチャネルMOSトランジスタQ6〜Q9か
らなる。トランジスタQ5のゲートは接地されている。ト
ランジスタQ6のゲートには高電圧検知回路11の出力H1が
与えられ、トランジスタQ7のゲートには高電圧検知回路
12の出力H2が与えられる。また、トランジスタQ8のゲー
トには高電圧検知回路13の出力H3が与えられ、トランジ
スタQ9のゲートには高電圧検知回路14の出力H4が与えら
れる。このNOR回路２は、トランジスタQ6〜Q9のゲート
に与えられる４つの入力信号のうち３つの入力信号が
「Ｈ」レベルのときに出力ノードN1の電圧が「Ｌ」レベ
ルになるように設定されている。これも、トランジスタ
Q5〜Q9のチャネル幅およびチャネル長を調整することに
より行なわれる。なお、NOR回路２だけでは「Ｈ」レベ
ルおよび「Ｌ」レベルの出力信号を得ることが困難であ
る場合には、NOR回路２の後段にさらにインバータを２
段挿入し、出力信号のレベル調整を行なう必要がある。

NOR回路２の出力ノードN1は、ＰチャネルMOSトランジス
タQ10およびＮチャネルMOSトランジスタQ11からなるイ
ンバータ３に接続される。インバータ３には、約9VのEP
ROM用高電圧V_PPが電源として供給される。インバータ３
の出力は、ビット線B1とトランスファゲートトランジス
タQ31との間に挿入されたトランスファゲート用のＮチ
ャネルMOSトランジスタ41のゲートに与えられる。な
お、インバータ３の出力は、他のビット線B2,…,BNに接
続される他のトランスファゲート用のトランジスタQ32,
…Q3Nのゲートにも同時に与えられる。また、第３図に
示すように、他のワード線W5〜W8も、それぞれダイオー
ドとして働くＮチャネルMOSトランジスタD5〜D8を介し
て電圧検知線L1〜L4に接続されている。

次に、第１図に示される回路の動作について説明する。

データの書込時に、ビット線B1が選択され、ワード線W2
が選択されたと仮定する。この場合、ワード線W2の電圧
が10Vとなり、他のワード線W1,W3,W4の電圧は20Vとな
る。これにより、高電圧検知回路11,13,14の出力H1,H3,
H4が「Ｈ」レベルとなり、高電圧検知回路12の出力２が
「Ｌ」レベルとなる。そのため、NOR回路２に与えられ
る４つの入力信号のうち３つの入力信号が「Ｈ」レベル
となるので、NOR回路２の出力ノードN1の電位は「Ｌ」
レベルとなる。その結果、インバータ３から約9Vの高電
圧が出力され、トランジスタ41が導通状態となる。ここ
で、もしワード線W2以外のワード線W1,W3,W4の電圧のう
ち１つでも15V以上に上昇しないときには、NOR回路２に
与えられる入力信号は２つしか「Ｈ」レベルとならな
い。そのため、NOR回路２の出力ノードN1の電圧は
「Ｈ」レベルとなり、インバータ３の出力は「Ｌ」レベ
ルとなる。その結果、トランジスタ41は非導通状態を維
持する。したがって、書込回路60により高電圧が印加さ
れていても、メモリトランジスタT11〜T14のドレインに
は高電圧が印加されない。したがって、選択されないメ
モリトランジスタに誤ってデータの書込みが行なわれる
ことはない。

なお、第３図に示すように、選択されないビット線B2,
…,BNに接続されるメモリトランジスタT21〜T24,TN1〜T
N4のコントロールゲートには、10Vまたは20Vの高電圧が
印加される。しかし、選択されないビット線には9Vの書
込用高電圧が印加されない。したがって、選択されない
ビット線B2,…,BNに接続されるメモリトランジスタに誤
ってデータの書込みが行なわれることはない。また、ワ
ード線W5〜W8には0Vの電圧が印加されているが、これら
のワード線W5〜W8はダイオードとして働くトランジスタ
D5〜D8を介してそれぞれ電圧検知線L1〜L4に接続されて
いるので、ワード線W1〜W4に影響を与えることはない。

このように上記実施例のNAND型EPROMにおいては、選択
されないワード線の電圧が所定の高電圧に達するまで、
選択されたビット線に接続されるメモリトランジスタの
ドレインに高電圧が印加されない。したがって、データ
の書込時に、選択されないメモリトランジスタに誤って
データが書込まれることはない。

なお、上記実施例においては、選択されないワード線に
所定の電圧が印加されていないときにビット線への高電
圧の印加を阻止する手段として、トランスファゲート用
のトランジスタ41,42,…4Nが設けられているが、これに
は限定されない。たとえば、データの書込時に選択され
たビット線に高電圧を供給するための回路系を第１図に
示されるNOR回路２の出力信号により制御することによ
り、選択されたビット線に高電圧が印加されないように
してもよい。

また、上記実施例においては、電圧検知手段として、高
電圧検知回路11〜14および４入力NOR回路２が用いられ
ているが、これに限られず、選択されないワード線の電
位が所定の電圧に達しないときに選択されたビット線へ
の高電圧の印加を阻止するように動作する回路であれば
他の回路でもよい。

さらに、上記実施例においてはこの発明が４段のNAND型
EPROMに適用されているが、この発明は、８段、16段そ
の他のEPROMに適用することも可能である。

［発明の効果］以上のようにこの発明によれば、選択されないワード線
の電圧が所定の電圧に達しないときには、ビット線に電
圧が印加されないので、選択されないメモリセルへのデ
ータの誤書込みが防止される。

【図面の簡単な説明】

第１図はこの発明の一実施例によるNAND型EPROMの主要
部の構成を示す回路図である。第２図は第１図のNAND型
EPROMの全体構成を示すブロック図である。第３図は第
２図に含まれるメモリセルアレイの構成を示す回路図で
ある。第4A図は通常のEPROMのメモリトランジスタを示
す図である。第4B図は第4A図のメモリトランジスタのパ
ターン図である。第5A図はNAND型EPROMにおけるメモリ
トランジスタを示す図である。第5B図は第5A図のメモリ
トランジスタのパターン図である。第６図はメモリトラ
ンジスタのコントロールゲート電圧と書込後のしきい値
電圧との関係を示す図である。図において、B1,B2…,BNはビット線、W1〜W8はワード
線、T11〜T18,T21〜T24,TN1〜TN4はメモリトランジス
タ、11〜14は高電圧検知回路、２は４入力NOR回路、３
はインバータ、41〜4Nはトランスファゲート用Ｎチャネ
ルMOSトランジスタ、L1〜L4は電圧検知線、D1〜D8はＮ
チャネルMOSトランジスタである。なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのビット線、前記ビット線に所定の電圧を印加する電圧印加手段、前記ビット線と所定の電位との間に直列に結合される複
数のメモリセル、前記複数のメモリセルにそれぞれ結合される複数のワー
ド線、前記複数のワード線のいずれかを選択してその選択され
たワード線に所定の第１の電圧を印加し、選択されない
ワード線に所定の第２の電圧を印加する選択手段、およ
び前記複数のワード線の電圧を検知し、前記選択されない
ワード線に前記所定の第２の電圧が印加されていないと
きには、前記電圧印加手段による前記ビット線への電圧
の印加を阻止するように動作する電圧検知手段を備え
た、半導体記憶装置。