JPH0738578B2 - パルス検出回路 - Google Patents
パルス検出回路Info
- Publication number
- JPH0738578B2 JPH0738578B2 JP63093844A JP9384488A JPH0738578B2 JP H0738578 B2 JPH0738578 B2 JP H0738578B2 JP 63093844 A JP63093844 A JP 63093844A JP 9384488 A JP9384488 A JP 9384488A JP H0738578 B2 JPH0738578 B2 JP H0738578B2
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- JP
- Japan
- Prior art keywords
- state
- circuit
- pulse
- signal
- output
- Prior art date
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- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、任意の繰り返し周期を持つ２つのパルス信号
のパルス検出回路に関するもので、更に詳しく言えば、
２つのパルス信号の内で何れか繰り返し周波数が低い信
号に基づいてパルス信号を出力する回路に関するもので
ある。
のパルス検出回路に関するもので、更に詳しく言えば、
２つのパルス信号の内で何れか繰り返し周波数が低い信
号に基づいてパルス信号を出力する回路に関するもので
ある。
＜従来の技術＞ 従来、パルス検出はスイッチ等を利用して機械的に行わ
れている。
れている。
＜発明が解決しようとする課題＞ この従来の方式では機械的な処理を行っているため、構
成が複雑になり、また小型化することが困難であった。
成が複雑になり、また小型化することが困難であった。
本発明はこのような点に鑑みてなされたものであり、デ
ジタル的な構成で簡易に半導体装置への内蔵が可能なパ
ルス検出回路を提供することを目的としている。
ジタル的な構成で簡易に半導体装置への内蔵が可能なパ
ルス検出回路を提供することを目的としている。
＜課題を解決するための手段＞ 第１図は本発明のパルス検出回路のブロック図である。
第１図に於いて、１及び２は入力パルス信号源である。
３は状態識別回路であって、２つのパルス入力端子Ｘ及
びＹからの状態を識別して４つの信号A,B,C及びＤを出
力する。４は状態遷移識別回路であって、４つの入力信
号から状態が遷移したことを識別し、２つの信号Ｅ及び
Ｆの出力を得る。５はパルス合成回路であって、状態遷
移識別回路４で得る２つのパルス信号Ｅ及びＦを合成
し、その合成パルス信号Ｚ＊を出力する。
第１図に於いて、１及び２は入力パルス信号源である。
３は状態識別回路であって、２つのパルス入力端子Ｘ及
びＹからの状態を識別して４つの信号A,B,C及びＤを出
力する。４は状態遷移識別回路であって、４つの入力信
号から状態が遷移したことを識別し、２つの信号Ｅ及び
Ｆの出力を得る。５はパルス合成回路であって、状態遷
移識別回路４で得る２つのパルス信号Ｅ及びＦを合成
し、その合成パルス信号Ｚ＊を出力する。
＜作 用＞ ２つのパルス入力端子Ｘ及びＹに印加されたパルス信号
の状態は、状態識別回路３により４種類の状態に識別さ
れ、前記２つのパルス入力端子Ｘ及びＹにそれぞれ任意
のパルス信号が印加されている場合の状態遷移を状態遷
移識別回路４によりパルスとして２つの信号Ｅ及びＦに
出力し、Ｅ及びＦの出力信号をパルス合成回路５により
合成することにより、Ｘ及びＹのパルス信号の内で何れ
か繰り返し周波数が低い信号に基づいたパルス信号Ｚ＊
を出力することができる。
の状態は、状態識別回路３により４種類の状態に識別さ
れ、前記２つのパルス入力端子Ｘ及びＹにそれぞれ任意
のパルス信号が印加されている場合の状態遷移を状態遷
移識別回路４によりパルスとして２つの信号Ｅ及びＦに
出力し、Ｅ及びＦの出力信号をパルス合成回路５により
合成することにより、Ｘ及びＹのパルス信号の内で何れ
か繰り返し周波数が低い信号に基づいたパルス信号Ｚ＊
を出力することができる。
＜実施例＞ 以下、実施例に基づいて本発明を詳細に説明する。
第２図は本発明の一実施例に於けるパルス検出回路の回
路構成図である。
路構成図である。
第２図に於いて、状態識別回路３として、４つのアンド
回路31,32,33及び34と２つのインバータ回路35及び36
を、状態遷移識別回路４として、２つのRSラッチ回路41
及び42を、パルス合成回路５として排他的オア回路51及
びＤフリップフロップ回路から成る１つの分周回路52を
用いている。また、２つのパルス入力端子Ｘ及びＹに印
加されるパルス信号が同時変化する可能性のある場合に
は、位相差発生回路６を追加する。位相差発生回路６と
して、２つのＤフリップフロップ回路61及び62と１つの
インバータ回路63を用い、クロック入力端子CKには、印
加される２つのパルス信号Ｘ及びＹよりも十分高い周波
数のクロック信号を入力することにより、２つの信号Ｘ
＊及びＹ＊の内で何れか一方が変化した後にもう一方が
変化するまでには、少なくともクロックCKの半周期分の
時間をもつことになり、Ｘ＊とＹ＊は同時に変化しない
ことになる。
回路31,32,33及び34と２つのインバータ回路35及び36
を、状態遷移識別回路４として、２つのRSラッチ回路41
及び42を、パルス合成回路５として排他的オア回路51及
びＤフリップフロップ回路から成る１つの分周回路52を
用いている。また、２つのパルス入力端子Ｘ及びＹに印
加されるパルス信号が同時変化する可能性のある場合に
は、位相差発生回路６を追加する。位相差発生回路６と
して、２つのＤフリップフロップ回路61及び62と１つの
インバータ回路63を用い、クロック入力端子CKには、印
加される２つのパルス信号Ｘ及びＹよりも十分高い周波
数のクロック信号を入力することにより、２つの信号Ｘ
＊及びＹ＊の内で何れか一方が変化した後にもう一方が
変化するまでには、少なくともクロックCKの半周期分の
時間をもつことになり、Ｘ＊とＹ＊は同時に変化しない
ことになる。
第３図に状態識別回路３の出力の状態遷移図を示す。
パルス入力端子Ｘ及びＹに印加されたパルス信号は、位
相差発生回路６により位相差をもったパルス信号Ｘ＊及
びＹ＊になり、Ｘ＊及びＹ＊のパルス信号の状態は、状
態識別回路３により４つの状態SA,SB,SC及びSDに識別さ
れる。ここで、SA状態とは入力信号状態がＸ＊＝0,Y＊
＝０の状態であり、SB状態とは入力信号状態がＸ＊＝1,
Y＊＝０の状態であり、SC状態とは入力信号状態がＸ＊
＝0,Y＊＝１の状態であり、SD状態とは入力信号状態が
Ｘ＊＝1,Y＊＝１の状態である。SA状態のときは、状態
識別回路３より信号Ａが出力される。すなわち、状態識
別回路３の出力（A,B,C,D）＝（1,0,0,0）となる。SB状
態のときは、状態識別回路３より信号Ｂが出力される。
すなわち、同回路３の出力（A,B,C,D）＝（0,1,0,0）と
なる。SC状態のときは、状態識別回路３より信号Ｃが出
力される。すなわち、同回路３の出力（A,B,C,D）＝
（0,0,1,0）となる。SD状態のときは、状態識別回路３
より信号Ｄが出力される。すなわち、同回路３の出力
（A,B,C,D）＝（0,0,0,1）となる。
相差発生回路６により位相差をもったパルス信号Ｘ＊及
びＹ＊になり、Ｘ＊及びＹ＊のパルス信号の状態は、状
態識別回路３により４つの状態SA,SB,SC及びSDに識別さ
れる。ここで、SA状態とは入力信号状態がＸ＊＝0,Y＊
＝０の状態であり、SB状態とは入力信号状態がＸ＊＝1,
Y＊＝０の状態であり、SC状態とは入力信号状態がＸ＊
＝0,Y＊＝１の状態であり、SD状態とは入力信号状態が
Ｘ＊＝1,Y＊＝１の状態である。SA状態のときは、状態
識別回路３より信号Ａが出力される。すなわち、状態識
別回路３の出力（A,B,C,D）＝（1,0,0,0）となる。SB状
態のときは、状態識別回路３より信号Ｂが出力される。
すなわち、同回路３の出力（A,B,C,D）＝（0,1,0,0）と
なる。SC状態のときは、状態識別回路３より信号Ｃが出
力される。すなわち、同回路３の出力（A,B,C,D）＝
（0,0,1,0）となる。SD状態のときは、状態識別回路３
より信号Ｄが出力される。すなわち、同回路３の出力
（A,B,C,D）＝（0,0,0,1）となる。
ここで、２つのパルス入力端子Ｘ及びＹにそれぞれ任意
のパルス信号が印加されたときのＸ＊及びＹ＊の状態遷
移の内で、SA状態（Ｘ＊＝Ｙ＊＝０）→SB状態（Ｘ＊＝
1,Y＊＝０）→SD状態（Ｘ＊＝Ｙ＊＝１）、SA状態→SC
状態（Ｘ＊＝0,Y＊＝１）→SD状態、SD状態→SB状態→S
A状態、SD状態→SC状態→SA状態、SB状態→SA状態→SC
状態、SB状態→SD状態→SC状態、SC状態→SA状態→SB状
態及びSC状態→SD状態→SB状態の状態遷移を、状態遷移
識別回路４により識別し、その結果をパルスとして２つ
の信号Ｅ及びＦに出力する。すなわち、SA→SB（又はS
C）→SDの状態遷移があったときは、信号Ｅが１から０
に変化し、SB→SA（又はSD）→SCの状態遷移があったと
きは、信号Ｆが１から０に変化し、SC→SA（又はSD）→
SBの状態遷移があったときは、信号Ｆが０から１に変化
し、SD→SB（又はSC）→SAの状態遷移があったときは、
信号Ｅが０から１に変化する。
のパルス信号が印加されたときのＸ＊及びＹ＊の状態遷
移の内で、SA状態（Ｘ＊＝Ｙ＊＝０）→SB状態（Ｘ＊＝
1,Y＊＝０）→SD状態（Ｘ＊＝Ｙ＊＝１）、SA状態→SC
状態（Ｘ＊＝0,Y＊＝１）→SD状態、SD状態→SB状態→S
A状態、SD状態→SC状態→SA状態、SB状態→SA状態→SC
状態、SB状態→SD状態→SC状態、SC状態→SA状態→SB状
態及びSC状態→SD状態→SB状態の状態遷移を、状態遷移
識別回路４により識別し、その結果をパルスとして２つ
の信号Ｅ及びＦに出力する。すなわち、SA→SB（又はS
C）→SDの状態遷移があったときは、信号Ｅが１から０
に変化し、SB→SA（又はSD）→SCの状態遷移があったと
きは、信号Ｆが１から０に変化し、SC→SA（又はSD）→
SBの状態遷移があったときは、信号Ｆが０から１に変化
し、SD→SB（又はSC）→SAの状態遷移があったときは、
信号Ｅが０から１に変化する。
上記以外の状態遷移、例えばSA→SB→SA等の遷移が生じ
た場合には、信号Ｅ及びＦの変化は生じない。なお、位
相差発生回路６によりＸ＊及びＹ＊のパルス信号は同時
に変化しないようになっているため、SA→SD,SD→SA,SB
→SC及びSC→SBの直接の状態遷移は起こらない。更に、
排他的オア回路51によりＥ及びＦのパルス信号の排他的
オア出力Ｚを得、分周回路52により、上記出力信号Ｚの
1/2分周を出力端子Ｚ＊に得る。
た場合には、信号Ｅ及びＦの変化は生じない。なお、位
相差発生回路６によりＸ＊及びＹ＊のパルス信号は同時
に変化しないようになっているため、SA→SD,SD→SA,SB
→SC及びSC→SBの直接の状態遷移は起こらない。更に、
排他的オア回路51によりＥ及びＦのパルス信号の排他的
オア出力Ｚを得、分周回路52により、上記出力信号Ｚの
1/2分周を出力端子Ｚ＊に得る。
したがって、第２図の実施例では、印加された２つのパ
ルス信号Ｘ及びＹの内で、何れか繰り返し周波数の低い
信号に基づいたパルス信号Ｚ＊を出力することができ
る。
ルス信号Ｘ及びＹの内で、何れか繰り返し周波数の低い
信号に基づいたパルス信号Ｚ＊を出力することができ
る。
第４図にタイムチャートを示す。
＜発明の効果＞ 以上述べてきたように、本発明によれば、極めて簡易な
デジタル回路構成で、２つのパルス信号の内で何れか繰
り返し周波数が低い信号に基づいてパルス信号を出力す
ることができ、実用的には極めて有用である。
デジタル回路構成で、２つのパルス信号の内で何れか繰
り返し周波数が低い信号に基づいてパルス信号を出力す
ることができ、実用的には極めて有用である。
第１図は本発明のパルス検出回路のブロック図、第２図
は本発明の一実施例を示す回路図、第３図は状態遷移
図、第４図はタイムチャートである。 符号の説明 3:状態識別回路、4:状態遷移識別回路、5:パルス合成回
路、 51:排他的オア回路、52:分周回路
は本発明の一実施例を示す回路図、第３図は状態遷移
図、第４図はタイムチャートである。 符号の説明 3:状態識別回路、4:状態遷移識別回路、5:パルス合成回
路、 51:排他的オア回路、52:分周回路
Claims (1)
- 【請求項１】２つのパルス入力端子を有し、該２つの入
力端子に於ける入力信号状態が、「0,0」（以下、「SA
状態」という）、「1,0」（以下、「SB状態」とい
う）、「0,1」（以下、「SC状態という」）及び「1,1」
（以下、「SD状態」という）の何れであるかを識別して
４つの識別信号を選択的に出力する状態識別回路と、 該状態識別回路よりの出力に基づいて２ビットの状態遷
移信号を出力する状態遷移識別回路であって、上記状態
識別回路の入力信号状態が、SA状態→SB状態（又はSC状
態）→SD状態、SD状態→SB状態（又はSC状態）→SA状
態、SB状態→SA状態（又はSD状態）→SC状態、及びSC状
態→SA状態（又はSD状態）→SB状態の内の何れかの状態
遷移をしたことを検出して、上記２ビットの状態遷移信
号の何れか一方のビットを０（又は１）から１（又は
０）に変化させる状態遷移識別回路と、 該状態遷移識別回路の出力を、その入力とする排他的オ
ア回路と、該排他的オア回路の出力を1/2分周する分周
回路とから成るパルス合成回路と から成り、上記状態識別回路の２つのパルス入力端子
に、それぞれ任意の繰り返しパルス信号を入力した場合
に、上記パルス合成回路の出力端子から、上記２つの入
力パルス信号の内、繰り返し周波数が低い方の信号に基
づくパルス信号が得られることを特徴とするパルス検出
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093844A JPH0738578B2 (ja) | 1988-04-15 | 1988-04-15 | パルス検出回路 |
| US07/338,278 US4988901A (en) | 1988-04-15 | 1989-04-14 | Pulse detecting device for detecting and outputting a pulse signal related to the slower frequency input pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093844A JPH0738578B2 (ja) | 1988-04-15 | 1988-04-15 | パルス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01264411A JPH01264411A (ja) | 1989-10-20 |
| JPH0738578B2 true JPH0738578B2 (ja) | 1995-04-26 |
Family
ID=14093711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093844A Expired - Lifetime JPH0738578B2 (ja) | 1988-04-15 | 1988-04-15 | パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738578B2 (ja) |
-
1988
- 1988-04-15 JP JP63093844A patent/JPH0738578B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01264411A (ja) | 1989-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |