JPH0738436A

JPH0738436A - アナログ信号受信回路

Info

Publication number: JPH0738436A
Application number: JP6061866A
Authority: JP
Inventors: Paul W Chung; ポール・ダブリュ・チャン; John E Gersbach; ジョン・イー・ゲルスバッハ; Bac Pham; バック・ファム; Karl Hense; カール・ヘンス; Pete Granata; ペート・グラナタ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1993-06-22
Filing date: 1994-03-31
Publication date: 1995-02-07
Anticipated expiration: 2012-07-02
Also published as: JP2625642B2; US5422642A

Abstract

(57)【要約】（修正有）【目的】ＤＣレベルに中心づけられたアナログ信号を
５００ＭＨｚ以上の動作周波数でフラッシュＡ／Ｄ変換
器に与え、且つ、信号対雑音比の劣化を最小にして、ア
ナログ・コンポーネント及びディジタル・コンポーネン
トの両方を含むチップに適する受信回路を実現する。【構成】受信回路の第１ステージの差動増幅器４１は
フラッシュＡ／Ｄ変換器のセンター・タップ電圧のよう
なＤＣ基準電圧Ｖ_CTAPを受けとる。入力４３は抵抗帰還
回路を介して出力に接続されている。第２ステージの抵
抗回路網は、差動増幅器４１の出力に結合されると共に
アナログ信号Ｖ_ACinを受け取る。抵抗回路網の出力Ｖ
_ACoutは、アナログ受信回路の出力として働く。抵抗回
路網は、増幅器の帰還回路の両端の電圧降下に一致す
る、増幅器出力及び受信回路出力の間の電圧降下を生じ
る。Ｖ_ACin＝０の状態の間、Ｖ_ACoutは、差動増増幅器
４１の二つの入力電圧に等しい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直流（ＤＣ）レベルを
中心としたアナログ信号をフラッシュ・アナログ／ディ
ジタル（Ａ／Ｄ）変換器に与えるアナログ受信回路に関
する。更に具体的に言うならば、本発明は、ディスク・
ドライブから時間と共に変化する読み出し信号を受け取
り、そしてフラッシュＡ／Ｄ変換器の動作点に対して読
み出し信号をダイナミックに中心づけるアナログ受信回
路に関する。

【０００２】

【従来の技術】フラッシュＡ／Ｄ変換器はこの分野で周
知であり、例えば米国特許第４、６０８、５５５号に示
されている。代表的にはフラッシュＡ／Ｄ変換器は、同
時処理即ち並列処理アーキテクチュアを使用して高速で
且つ高分解能（resolution）のアナログからディジタル
への変換を行えるＶＬＳＩ回路である。フラッシュＡ／
Ｄ変換器は通常、アレイ状の比較器及びこれに関連する
ドライバ、電流源を伴う抵抗はしご型回路、並びにエン
コーダを含む。これらの比較器はこの変換器へのアナロ
グ信号入力を同時に受け取る。更に、各比較器には、変
換可能なＮ個の変換器出力の一つに対応する、抵抗はし
ご型回路からの独自の基準電圧が印加される。比較器の
出力はエンコーダの入力に結合され、そしてエンコーダ
の出力がこのフラッシュＡ／Ｄ変換器の出力となる。

【０００３】説明中の変換器のデザインは、フル・フラ
ッシュＡ／Ｄ変換器とも呼ばれる。その理由は、全ての
ビットが一つのアナログ入力サンプル毎に同時に処理さ
れるからである。従ってこのデザインは、単一チップ上
に非常に多数の比較器を必要とする。処理をサイクルに
分けることにより回路のサイズを減少しようとする他の
試みが行われた。ハーフ・フラッシュＡ／Ｄ変換器が米
国特許第４、６３９、７１５号に示されており、そして
これは低分解能のフラッシュＡ／Ｄ変換器を使用して、
アナログ入力サンプル毎に２つの処理サイクルを行う。
第１サイクルでは、変換器は高い桁のビットを処理し、
そして第２サイクルでは低い桁のビットを処理する。例
えば米国特許第４、８９４、６５７号に示されているパ
イプライン型のＡ／Ｄ変換器は、それぞれ一つの変換を
行うために幾つかの処理ステージを使用し、そして各ス
テージは低分解能のフラッシュＡ／Ｄ変換器から成る。
これらの修正型のデザインの不利点は、これらの動作速
度が低いことである。ｎビットの分解能のフル・フラッ
シュＡ／Ｄ変換器は一般に、ｎビットの出力（零を除
く）の各ステートに対応する（２ⁿ−１）個の比較器を
含む。抵抗はしご型回路は、（２ⁿ−１）個の独自の基
準電圧を与える（２ⁿ−１）個のタップを有する。エン
コーダは、比較器の出力にそれぞれ結合された（２ⁿ−
１）個の入力を有する。各エンコーダ入力は、ｎビット
出力（零を除く）の独自なステートに対応する。かくし
て、変換器の出力は、この比較器の出力の一つの高いス
テート（又は、入力がターン・オンされなければ零）に
より決定される。

【０００４】動作の間、入力アナログ信号は各比較器に
与えられ、そして（２ⁿ−１）個の基準電圧のそれぞれ
に同時に比較され、そしてアナログ電圧に等しいか若し
くはこれよりも低い基準電圧を有する全ての比較器がタ
ーン・オンされる。能動状態にある比較器はエンコーダ
により検出され、そしてこれが適切な対応する出力ステ
ートを選択する。抵抗はしご型回路のＤＣ基準電圧は、
変換器の分解能が増大するにつれて小さくなる。このよ
うな制限は、アナログ信号の電圧スイング（通常２Ｖ以
下）により課せられる。分解能が高くなると、可能な出
力ステートの数を表すこの電圧レンジを分割した増分が
小さくなる。

【０００５】従って、正確な変換を行うには、フラッシ
ュＡ／Ｄ変換器が、抵抗はしご型回路のセンター・タッ
プから取り出されるこの変換器の動作点電圧に対して中
心付けされたアナログ信号を受け取ることを確実にする
ことが必要である。従来の設計では、アナログ信号は増
幅レシーバによりフラッシュＡ／Ｄ変換器に与えられ
た。アナログ信号は、例えば演算増幅器のような増幅回
路に与えられる。次いで、演算増幅器は、フラッシュＡ
／Ｄ変換器の動作点に関して中心づけられた増幅アナロ
グ信号を生じる。ＤＣセンタリングは、演算増幅器内に
電流ミラー回路を使用することにより達成される。変換
器の動作点電圧は、電流ミラー回路へのセンター・タッ
プを介して与えられる。次いで、電流ミラー回路は、セ
ンター・タップ電圧を内部的にミラーし、これにより増
幅器自身の動作点を設立する。

【０００６】

【発明が解決しようとする課題】従来のデザインの不利
点は、増幅器回路により相当帯域幅が制限されることで
ある。一つのステージでアナログ信号が増幅されそして
ＤＣ中心付けされるので、信号は、変換器に到達する前
に多数の帯域幅制限回路素子を通過する。従って、レシ
ーバのシステム・レスポンス時間が減少され、５００Ｍ
Ｈｚ以上の周波数で働くシステムで使用できなくなる。

【０００７】従来のデザインの他の不利点は、ＤＣオフ
セットに関するものである。前述のように、増幅回路
は、フラッシュＡ／Ｄ変換器のセンター・タップ電圧を
受け取るようにそしてこの電圧を内部で再現するように
設計されている。理論的には、電流ミラー回路の素子
は、変換器の動作点に正確に一致した増幅器動作点を与
えるように整合される。しかしながら実際には技術的な
制限のために、正確な整合を達成するのは困難である。
かくして、レシーバの各素子は、これを通過するアナロ
グ信号に対してわずかなＤＣオフセットを与える。信号
が変換器に到達するときまでに、これのＤＣオフセット
は非常に大きくなる。このような変換器は、低いオフセ
ットが要求される変換器に対しては使用できない。更
に、従来のデザインで使用された演算増幅器は、オフセ
ットを最小にするためには高い利得を与えなければなら
ない。高利得増幅器の設計は低利得増幅器よりも更に複
雑である。

【０００８】従来のデザインの更に他の制限は、センタ
ー・タップ電圧が時間の経過につれてドリフトするとき
に生じる。このような変動に対して電流ミラー・レスポ
ンスは遅くなりがちであり、レシーバが安定化するまで
に変換器に与えられるアナログ信号にかなりのオフセッ
トを引き起こす。最後に、従来のデザインは耐雑音特性
が悪いという欠点を有する。現在の信号処理チップはし
ばしばアナログ・コンポーネント及びディジタル・コン
ポーネントの組み合わせから成る。ディジタル・コンポ
ーネントは大量の雑音をシステムに対して発生しがちで
ある。増幅レシーバは、信号対雑音比を更に悪化させ、
そしてシステムのエラー率を悪化する。単一の５Ｖ電源
を使用しないで演算増幅器に対して正及び負の両方の電
源を設けることにより、従来のデザインのシステム・レ
スポンス時間を改善する試みがなされた。しかしながら
このように変更すると、コストが高くなること、技術的
な信頼性が低くなることそして具体化する際に複雑にな
ること等の他の問題を生じる。高速の変換率を有するフ
ラッシュＡ／Ｄ変換器は、ディジタル磁気記録チャネ
ル、セルラー・フォーン及びサテライト通信システムを
含む多様な用途に対して特に価値がある。

【０００９】必要とされているのは、入力アナログ信号
及び出力アナログ信号間に生じるバッファ効果が最小で
そして最小のＤＣオフセットで５００ＭＨｚ以上の周波
数で動作できるアナログ・レシーバである。更にこのア
ナログ・レシーバは、動作点を変換器の動作点にほぼ等
しく維持しかくして時間経過に伴うＤＣオフセットを最
小にしたＤＣセンターされたアナログ信号を与えるよう
に、フラッシュＡ／Ｄ変換器のセンター・タップ電圧を
連続的にトラック（追従）出来なければならない。理想
的には、ＤＣオフセットは、変換器の最小有効ビット
（ＬＳＢ）の基準電圧の１／２より小さくなければなら
ない。その理由は、大きなオフセットは、変換器の動作
電圧に対する信号の変位に基づいてビットの読みとりを
誤らせそしてビットの検出を誤らすからである。アナロ
グ・レシーバは、システムの信号対雑音比を少しでも悪
化させてはならない。

【００１０】

【課題を解決するための手段】従って、本発明の目的
は、ＤＣセンターされたアナログ信号を５００ＭＨｚ以
上の動作周波数でフラッシュＡ／Ｄ変換器に与えること
である。本発明の他の目的は、レシーバ即ち受信回路に
より生ぜられる帯域幅の制限及びＤＣオフセットを最小
にするために、アナログ入力信号及びＤＣレベルに中心
づけられたアナログ出力信号の間のバッファ量を著しく
減少することである。本発明の他の目的は、フラッシュ
Ａ／Ｄ変換器の動作点電圧に関して１／２ｘＬＳＢ電圧
よりも低いＤＣオフセットを有するアナログ信号をフラ
ッシュＡ／Ｄ変換器に与えるために、フラッシュＡ／Ｄ
変換器のセンター・タップ基準電圧を連続的に追従する
ことである。

【００１１】本発明の他の目的は、従来のレシーバ・デ
ザインと比較して、レシーバに亘る信号対雑音比の劣化
を最小にすることにより、アナログ・コンポーネント及
びディジタル・コンポーネントの両方を含むチップに適
するレシーバ即ち受信回路を提供することである。上述
の目的に従い、本発明は、フラッシュＡ／Ｄ変換器（若
しくは同様な入力に関する要求を有する任意のシステ
ム）に対してＤＣレベルに中心づけられたアナログ信号
を与えるアナログ受信回路を実現し、そしてこのアナロ
グ受信回路は、これの動作点を設定する第１ステージ及
びアナログ信号を受け取りそしてこれをＤＣレベルに中
心づける第２ステージを有する。

【００１２】良好な実施例において、受信回路の第１ス
テージは、２つの入力、一つの出力及び帰還回路を有す
る差動増幅器を含む。第１入力は、フラッシュＡ／Ｄ変
換器のセンター・タップ電圧のようなＤＣ基準電圧を受
け取る。第２入力は、抵抗帰還回路を介して出力に接続
されている。動作の間、差動増幅器の第１入力及び第２
入力の間の電圧差は零に駆動され、かくして利得１を与
える。

【００１３】良好な実施例の第２ステージは、２つの入
力及び一つの出力を有する抵抗回路網を含む。第１入力
は差動増幅器の出力に結合され、そして第２入力は、ア
ナログ信号Ｖ_ACを受け取る。抵抗回路網の出力は、アナ
ログ受信回路の出力として働く。抵抗回路網は、増幅器
の帰還回路の両端の電圧降下に一致する、増幅器出力及
び受信回路出力の間の電圧降下を生じるように設計され
ている。休止状態（即ち、Ｖ_AC＝０の状態）の間、受信
回路の出力の電圧は、差動増幅器の第２入力の電圧に等
しく、そしてこれは増幅器の第１入力の電圧に等しい。
かくして受信回路の動作点は、第１ステージに与えられ
るＤＣ基準電圧にセットされる。動作の間、アナログ信
号が第２ステージに印加され、そして受信回路の出力に
維持されている動作電圧に対して中心づけられる。

【００１４】本発明の他の実施例において、アナログ受
信回路は、上述の第１ステージ、上述の第２ステージ、
及び第２ステージに結合され、そしてＤＣレベルに中心
づけられたアナログ信号をフラッシュＡ／Ｄ変換器の比
較器（若しくはシステムの複数個の任意の回路素子）に
駆動する駆動回路を含む。例として、駆動回路は、エミ
ッタ・フォロワを含む。

【００１５】

【実施例】図１は、ＤＣレベルに中心づけられたアナロ
グ信号（Ｖ_ac2）１９をフラッシュＡ／Ｄ変換器１３に
与えるのに使用される従来のレシーバ即ち受信回路１１
を示す。フラッシュＡ／Ｄ変換器１３は代表的には、抵
抗はしご型回路１５、電流源（図示せず）及び比較器の
アレイ１４を含む。抵抗はしご型回路１５は、比較器１
４のそれぞれに独自の基準電圧を与えるための複数個の
タップを有する。中央タップ即ちセンター・タップ１６
は変換器１３の動作点であるセンター・タップ電圧（Ｖ
_cTAP）１８を与える。

【００１６】受信回路１１は電流ミラー回路（図示せ
ず）を有する演算増幅器１２から成る。演算増幅器１２
はアナログ信号（Ｖ_ac1）１７を受け取りそして増幅す
る。電流ミラー回路は受信回路の動作点を、フラッシュ
Ａ／Ｄ変換器１３のセンター・タップ電圧Ｖ_CTAP１８に
ほぼ等しい基準電圧にセットし、これによりアナログ信
号１７を基準電圧に対して中心づける。結果的な増幅さ
れそしてＤＣレベルに中心づけられたアナログ信号１９
は次いで比較器１５に送られる。

【００１７】前述のように、図１のデザインは不十分な
高周波レスポンスを生じる。更にこれは、アナログ・コ
ンポーネント及びディジタル・コンポーネントの両方を
有するこのシステムにおいて低い耐雑音特性を有する。
更に、受信回路に亘り導入されるＤＣオフセットは、高
分解能の変換器の厳格な要求を満足するには大きすぎ
る。これらの問題点は図２に示す本発明の受信回路によ
り解決される。

【００１８】図２は、システム２５と共に使用される本
発明の回路のブロック・ダイアグラムを示す。このシス
テム２５は、このシステムの動作点電圧（Ｖ_sys）２６
に対して動的に中心合わせされたアナログ信号を必要と
するフル・フラッシュ若しくはハーフ・フラッシュＡ／
Ｄ変換器、パイプライン型のＡ／Ｄ変換器の第１ステー
ジ、又は他の任意のシステムでも良い。受信回路２１の
ＤＣ入力ステージは電圧フォロワ２２を含み、そしてア
ナログ入力ステージは、ＤＣレベルに中心づける手段２
３を含む。良好な実施例では、受信回路２１は又、駆動
回路２４から成る出力ステージを含む。電圧フォロワ２
２は、システム基準電圧Ｖ_sys２６を受け取りそしてこ
れを動的にトラック（追従）し、これにより基準電圧
（Ｖ_ref）２７をシステム動作電圧２６に等しくするよ
うに連続的に維持する。基準電圧２７は、ＤＣレベルに
中心づける手段２３に印加される。この手段２３はアナ
ログ信号１７を受け取る。ＤＣレベルに中心づける手段
２３は、アナログ信号１７の中心レベルを基準電圧２７
に一致させ、これによりシステム動作電圧２６に対して
実質的にＤＣオフセットしていない、ＤＣレベルに中心
づけられたアナログ信号（Ｖ_AC）２８を生じる。

【００１９】もしも図２の受信回路２１が、例えばフラ
ッシュＡ／Ｄ変換器の多数の比較器のような多数の回路
素子にアナログ信号を与えるために使用されるならば、
この受信回路内に駆動回路２４を含ませることが望まし
い。従来の受信回路では、アナログ信号は演算増幅器に
より増幅された。本発明は前述のように、アナログ信号
１７及びＤＣレベルに中心づけられたアナログ信号２８
の間の帯域幅制限素子を最小にするためにアナログ信号
を増幅しない。かくして、駆動回路２４はこの増幅器が
ないことを補うためのものである。ＤＣレベルに中心づ
けられたアナログ信号２８は駆動回路２４により受け取
られそして駆動回路はこれをシステム２５に与える。

【００２０】アナログ信号１７は、受信回路の第１ステ
ージ即ち電圧フォロワ２２に印加されるのではなく、受
信回路の第２ステージ即ちＤＣレベルに中心づける手段
２３に印加されることに注目されたい。これと対照的
に、図１の受信回路１１のアナログ信号１７は、センタ
ー・タップ電圧１８と同じポイントに導入される。かく
して、図２の受信回路２１は、入力アナログ信号１７及
び結果的なＤＣレベルに中心づけられたアナログ信号２
８との間の素子の数を減少する。従って、このような素
子により引き起こされる帯域幅の制限及びＤＣオフセッ
トは受信回路２１に亘り著しく減少されることが出来
る。

【００２１】図３は、フラッシュＡ／Ｄ変換器１３と共
に使用される本発明の回路を示す。ここに示される回路
の動作は図２の回路の動作とほぼ同じである。図３の電
圧フォロワ２２は、フラッシュＡ／Ｄ変換器１３の抵抗
はしご型回路１５のセンター・タップ１６に結合されて
おり、かくしてセンター・タップ基準電圧Ｖ_CTAP１８
（変換器の動作点）を受け取る。次いで電圧フォロワ２
２は、センター・タップ基準電圧Ｖ_CTAP１８に等しい基
準電圧３２を、ＤＣレベルに中心づける手段２３に印加
する。ＤＣレベルに中心づける手段２３はアナログ入力
信号１７を受け取り、そしてこのアナログ入力信号を基
準電圧３２に対して中心付けして、ＤＣレベルに中心づ
けられたアナログ信号３３を生じる。次いで、駆動回路
２４は、このＤＣレベルに中心づけられたアナログ信号
３３を増幅して比較器のアレイ１４に印加する。

【００２２】図４は、本発明の良好な実施例の回路ダイ
アグラムを示す。入力ステージは帰還回路を有する差動
増幅器４１を有する。差動増幅器は第１入力４２に、セ
ンター・タップ基準電圧（Ｖ_CTAP）１８を受け取る。差
動増幅器の出力４４で発生される電圧は、直列抵抗４５
及び４６を含む帰還ループを介してこの差動増幅器の第
２入力４３に印加される。出力４４の電圧は又、直列抵
抗４７及び４８を介してエミッタ・フォロワ５０の入力
に印加される。

【００２３】抵抗４５、４６、４７及び４８、順方向バ
イアスされたダイオード５１並びにトランジスタ５２
は、分圧回路（電圧ディバイダ）として動作する。ダイ
オード５１は、接続点Ａ及びトランジスタ５２のベース
に結合されている。トランジスタ５２のコレクタは、エ
ミッタ・フォロワ５０のエミッタに接続されておりそし
てエミッタは電流源５３に接続されている。ダイオード
５１及びトランジスタ５２は、抵抗４５及び４６の両端
の電圧降下を、抵抗４７及び４８の両端の電圧降下に等
しくさせ、これによりアナログ信号Ｖ_ACin=０である休
止状態の時に接続点ＡおよびＢにＶ_CTAPに等しい電位を
もたらす。

【００２４】入力アナログ信号Ｖ_ACin１７はコンデンサ
４９を介して抵抗４７及び４８の間の接続点に印加さ
れ、接続点Ｂの結果的なＤＣレベルに中心づけられた信
号がエミッタ・フォロワ５０に印加される。アナログ信
号の終端は抵抗４７により行われる。エミッタ・フォロ
ワ５０は、信号をＶ_ACout３４としてフラッシュＡ／Ｄ
変換器の比較器（図示せず）に駆動する。エミッタ・フ
ォロワ５０は、これに接続される負荷を十分に駆動でき
るように、そしてベース・エミッタの電圧降下が基準電
圧を比較器に印加する変換器の駆動回路の電圧降下と整
合することを確実にするように注意深く選択される。独
立した電流源５３は、このステージに設けられそしてエ
ミッタ・フォロワをバイアスしそして差動増幅器を変調
帰還から絶縁又は分離する。

【００２５】図５は、本発明の良好な実施例の詳細な回
路を示す。この回路の第１ステージは、エミッタが共通
電流源６３に接続されたトランジスタ対５４及び５５を
含む差動増幅器４１を表す。これらのトランジスタのコ
レクタには負荷５９及び６０がそれぞれ接続されてい
る。この良好な実施例では、これらはパフォーマンス及
び帯域幅を改善するために能動なＰチャネルのＦＥＴ負
荷である。トランジスタ対５４及び５５のコレクタの間
に接続されているコンデンサ５８は、増幅器が安定状態
にないときの高周波ロールオフに対して使用される。分
離バッファ５６及び５７が、トランジスタ５４及び５５
のベースにそれぞれに結合されている。これらの入力バ
ッファは、フラッシュＡ／Ｄ変換器の抵抗はしご型回路
（図示せず）からの良好な分離を与える。例として分離
バッファはトランジスタ対でも良い。フラッシュＡ／Ｄ
変換器（図示せず）のセンター・タップ基準電圧Ｖ_CTAP
１８は、変換器の動作点を入力４２において差動増幅器
４１に与える。

【００２６】この回路の第２ステージは、アナログ入力
ステージ６７を表し、そして前述の分圧回路を含む。こ
の回路の最終ステージ即ち出力ステージ６８は、ＤＣレ
ベルに中心づけられたアナログ信号Ｖ_ACout３４をフラ
ッシュＡ／Ｄ変換器の比較器アレイ（図示せず）に印加
するエミッタ・フォロワ５０を含む。このステージにつ
いては図４に関して既に説明した。この良好な実施例に
おいて、差動増幅器４１の電流源６２、６３及び６４
は、アナログ入力ステージからＤＣ入力ステージへの変
調帰還を排除するために電流源６５及び６６から分離
（絶縁）されている。

【００２７】図６は、周知のディスク・ドライブ７０及
び本発明を利用するチャネル７１を含むデータ記録シス
テムのブロック・ダイアグラムを示す。このシステム
は、各表面上に情報を記録できる少なくとも一つの回転
ディスク７２を含む。情報は、磁気遷移の形で同心状の
トラックに配列されている。読み出し／書き込み手段７
３は、記憶されている情報を検出し、そしてこれをアナ
ログ信号Ｖ_ACin７４の形でチャネル７１に送る。代表的
には読み出し／書き込み手段７３は、ヘッド、アクチュ
エータ及びアーム駆動電子回路を含む。この分野で周知
なように、アームはヘッドを回転ディスク７２の所望の
トラックの上に位置決めし、そしてヘッドは、対応する
磁気遷移を検出することにより情報の一部分を読み出
し、そしてこれを表すアナログ信号Ｖ_ACin７４を生じ
る。

【００２８】ヘッドからのアナログ信号７４は、これが
チャネル７１に接続されている中央処理ユニット（図示
せず）により使用される前にディジタル型の変換されね
ばならない。図６のシステムにおいてアナログからディ
ジタルへの変換はフラッシュＡ／Ｄ変換器１３により行
われる。フラッシュＡ／Ｄ変換器１３は、この変換器の
動作電圧Ｖ_CTAP１８に中心づけられたアナログ信号を要
求する。ＤＣレベルに中心づけられたアナログ信号は、
図３に関して説明したレシーバ３１により与えられる。

【００２９】

【発明の効果】本発明によると、従来のレシーバ・デザ
インと比較して、レシーバに亘る信号対雑音比の劣化を
最小にすることにより、アナログ・コンポーネント及び
ディジタル・コンポーネントの両方を含むチップに適す
るレシーバ即ち受信回路が実現される。

【図面の簡単な説明】

【図１】従来のフラッシュＡ／Ｄ変換器と共に使用され
たミラー・イメージ型の演算増幅器のブロック・ダイア
グラムを示す図である。

【図２】内部基準電圧に対して低いＤＣオフセット要求
を有するシステムと共に使用される本発明の装置のブロ
ック・ダイアグラムを示す図である。

【図３】フラッシュＡ／Ｄ変換器と共に使用される本発
明の装置のブロック・ダイアグラムを示す図である。

【図４】本発明の良好な実施例の回路を示す図である。

【図５】図４の実施例の更に詳細な回路を示す図であ
る。

【図６】本発明を利用するディスク・ドライブ装置のブ
ロック・ダイアグラムを示す図である。

【符号の説明】

１３・・・フラッシュＡ／Ｄ変換器２１、３１・・・受信回路２２・・・電圧フォロワ２３・・・ＤＣレベルに中心付けする手段２４・・・駆動回路２５・・・システム４１・・・差動増幅器６７・・・アナログ入力ステージ７０・・・ディスク・ドライブ７１・・・チャネル７２・・・ディスク７３・・・読み出し／書き込みヘッド

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジョン・イー・ゲルスバッハアメリカ合衆国バーモント州、バーリントン、エス・ウィラード・ストリート 500 番地 (72)発明者バック・ファムアメリカ合衆国カルフォルニア州、サン・ノゼ、コーバル・シーティー 3207番地 (72)発明者カール・ヘンスアメリカ合衆国ワシントン州、ゴールデンディル、ダブリュ・アリン・ストリート 608番地 (72)発明者ペート・グラナタアメリカ合衆国カルフォルニア州、サン・マーティン、パセオ・ロブルス 2910番地

Claims

【特許請求の範囲】

【請求項１】アナログ信号を受け取りそしてこれからＤ
Ｃレベルに中心づけられたアナログ信号を生じるアナロ
グ受信回路において、ＤＣ基準電圧を受け取る手段を含み、上記アナログ受信
回路の動作電圧となる内部基準電圧を上記ＤＣ基準電圧
に等しく維持する電圧フォロワ手段と、アナログ入力信号を受け取る手段、上記内部基準電圧を
受け取り上記アナログ信号を上記内部基準電圧に中心づ
けてＤＣレベルに中心づけられたアナログ信号を出力と
して生じる手段を有し、上記アナログ入力信号及び上記
ＤＣレベルに中心づけられたアナログ信号の間に存在す
る帯域幅を制限する素子の数が最小である、上記電圧フ
ォロワ手段に接続された中心づけ手段とを備えた上記ア
ナログ受信回路。
【請求項２】上記ＤＣ基準電圧は、時間経過と共に公称
電圧レベルに関して緩慢に変動することを特徴とする請
求項１のアナログ受信回路。
【請求項３】上記ＤＣ基準電圧は、予定の動作電圧で動
作しているフラッシュＡ／Ｄ変換器により与えられ、そ
して上記予定の動作電圧に等しいことを特徴とする請求
項１のアナログ受信回路。
【請求項４】上記中心づけ手段に結合され、上記ＤＣレ
ベルに中心づけられたアナログ信号を複数個の回路素子
に供給する駆動回路を含むことを特徴とする請求項１の
アナログ受信回路。
【請求項５】上記駆動回路はエミッター・フォロワを含
むことを特徴とする請求項４のアナログ受信回路。
【請求項６】上記複数個の回路素子は、フラッシュＡ／
Ｄ変換器の複数個の比較器であることを特徴とする請求
項４のアナログ受信回路。
【請求項７】上記電圧フォロワ手段は、出力及び入力の
間に帰還回路を有する差動増幅器を含むことを特徴とす
る請求項１のアナログ受信回路。
【請求項８】上記電圧フォロワ手段は、第１入力端子、第２入力端子及び出力端子を有し、上記
第１入力端子が上記ＤＣ基準電圧を受け取る差動増幅器
と、上記出力端子及び上記第２入力端子の間に接続され該第
２入力端子に上記内部基準電圧を設定するために、上記
出力端子の電圧を上記第２入力端子に連続的に与える複
数個の第１抵抗素子を含む帰還手段とを含むことを特徴
とする請求項１のアナログ受信回路。
【請求項９】上記中心づけ手段は、上記内部基準電圧を
受け取るために、上記出力端子に接続された複数個の第
２抵抗素子を含むことを特徴とする請求項８のアナログ
受信回路。
【請求項１０】動作電圧が時間と共に公称電圧から変動
し、上記動作電圧に対して中心づけられたアナログ入力
信号が印加されるシステムと、システム応答時間が５００ＫＨｚ以上のアナログ受信回
路とを含み、該アナログ受信回路は、上記システムの動作電圧を受け取り、内部基準電圧を上
記動作電圧に等しく維持するＤＣ入力手段を有する電圧
フォロワと、アナログ入力信号を受け取る手段、上記内部基準電圧を
受け取り上記アナログ信号を上記内部基準電圧に中心づ
けてＤＣレベルに中心づけられたアナログ信号を出力と
して生じる手段を有し、上記アナログ入力信号及び上記
ＤＣレベルに中心づけられたアナログ信号の間に存在す
る帯域幅を制限する素子の数が最小である、上記電圧フ
ォロワ手段に接続された中心づけ手段とを備えたアナロ
グ回路。
【請求項１１】上記システムはフラッシュＡ／Ｄ変換器
であることを特徴とする請求項１０のアナログ回路。
【請求項１２】上記アナログ受信回路は、上記中心づけ
手段に接続されそして上記ＤＣレベルに中心づけられた
アナログ信号を上記システム内の複数個の回路素子に供
給する駆動手段を有することを特徴とする請求項１０の
アナログ回路。
【請求項１３】上記駆動回路はエミッタ・フォロワを有
することを特徴とする請求項１２のアナログ回路。
【請求項１４】上記複数個の回路素子は、フラッシュＡ
／Ｄ変換器の複数個の比較器から成ることを特徴とする
請求項１２のアナログ回路。
【請求項１５】上記電圧フォロワは帰還回路を有する差
動増幅器を含むことを特徴とする請求項１０のアナログ
回路。
【請求項１６】上記電圧フォロワ手段は、第１入力端子、第２入力端子及び出力端子を有し、上記
第１入力端子が上記システムから上記動作電圧を受け取
る差動増幅器と、上記出力端子及び上記第２入力端子の間に接続され該第
２入力端子に上記内部基準電圧を設定するために、上記
出力端子の電圧を上記第２入力端子に連続的に与える複
数個の第１抵抗素子を含む帰還手段とを含むことを特徴
とする請求項１０のアナログ回路。
【請求項１７】上記中心づけ手段は、上記内部基準電圧
を受け取るために、上記出力端子に接続された複数個の
第２抵抗素子を含むことを特徴とする請求項１６のアナ
ログ回路。
【請求項１８】複数個の比較器、及びセンター・タップ
を有する抵抗はしご型回路を含み、上記センター・タッ
プの電圧を予定の動作電圧として動作するフラッシュＡ
／Ｄ変換器と、システム応答時間が５００ＫＨｚ以上のアナログ受信回
路とを含み、該アナログ受信回路は、上記フラッシュＡ／Ｄ変換器から上記動作電圧を受け取
り、内部基準電圧を上記動作電圧に等しく維持するＤＣ
入力手段を有する電圧フォロワと、アナログ入力信号を受け取り、上記内部基準電圧を受け
取り上記アナログ信号を上記内部基準電圧に中心づけて
ＤＣレベルに中心づけられたアナログ信号を出力として
生じる手段を有し、上記アナログ入力信号及び上記ＤＣ
レベルに中心づけられたアナログ信号の間に存在する帯
域幅を制限する素子の数が最小である、中心づけ手段
と、該中心づけ手段に結合され、上記ＤＣレベルに中心づけ
られたアナログ信号を上記フラッシュＡ／Ｄ変換器の上
記複数個の比較器に供給する駆動手段とを含むアナログ
回路。
【請求項１９】上記フラッシュＡ／Ｄ変換器の動作電圧
は、公称基準電圧に対して時間と共に緩慢に変動するこ
とを特徴とする請求項１８のアナログ回路。
【請求項２０】上記駆動回路はエミッタ・フォロワを含
むことを特徴とする請求項１８のアナログ回路。
【請求項２１】上記電圧フォロワは、帰還回路を有する
差動増幅器を含むことを特徴とする請求項１８のアナロ
グ回路。
【請求項２２】上記電圧フォロワ手段は、第１入力端子、第２入力端子及び出力端子を有し、上記
第１入力端子が上記システムから上記動作電圧を受け取
る差動増幅器と、上記出力端子及び上記第２入力端子の間に接続され該第
２入力端子に上記内部基準電圧を設定するために、上記
出力端子の電圧を上記第２入力端子に連続的に与える複
数個の第１抵抗素子を含む帰還手段とを含むことを特徴
とする請求項１８のアナログ回路。
【請求項２３】上記中心づけ手段は、上記内部基準電圧
を受け取るために、上記出力端子に接続された複数個の
第２抵抗素子を含むことを特徴とする請求項２３のアナ
ログ回路。
【請求項２４】複数個の比較器、及びセンター・タップ
を有する抵抗はしご型回路を含み、上記センター・タッ
プの電圧を予定の動作電圧として動作するフラッシュＡ
／Ｄ変換器と、システム応答時間が５００ＫＨｚ以上のアナログ受信回
路とを備え、該アナログ受信回路は、第１入力端子、第２入力端子及び出力端子を有し、上記
第１入力端子が上記センター・タップに接続された差動
増幅器と、上記出力端子及び上記第２入力端子の間に接続され該第
２入力端子に上記内部基準電圧を設定するために、上記
出力端子の電圧を上記第２入力端子に連続的に与える複
数個の第１抵抗素子を含む帰還手段と、上記差動増幅器の出力端子に接続された複数個の第２抵
抗素子；上記動作電圧に等しい基準電圧が基準接続点点
に設立されるように、上記複数個の抵抗素子の両端に電
圧降下を生じさせる電流源；アナログ信号を受け取るた
めに上記複数個の第２抵抗素子の間に接続された手段；
並びに上記アナログ信号を終端させる手段を有し、上記
内部基準電圧に対して中心づけられたアナログ信号が上
記基準接続点に生ぜられる中心づけ手段と、上記中心づけ手段及び上記フラッシュＡ／Ｄ変換器の間
に接続され、上記基準接続点から、上記内部基準電圧に
対して中心づけられたアナログ信号を受け取り、該信号
を上記フラッシュＡ／Ｄ変換器の上記複数個の比較器に
供給するエミッタ・フォロワとを備えるアナログ回路。
【請求項２５】（イ）磁気遷移の形の情報を記憶できる
ディスク表面を有する少なくとも一つの磁気ディスク、
及び上記表面に記憶されている上記磁気遷移のうち所望
の部分を検出し該検出した部分をアナログ読み出し信号
として出力する読み出し手段を有するディスク・ドライ
ブと、（ロ）上記読み出し手段に接続され、上記アナログ読み
出し信号を受け取り、そして該アナログ読み出し信号を
ディジタル信号に変換するチャネル手段とを備え、該チャネル手段は、（１）ＤＣ基準電圧を受け取る手段を含み上記アナログ
受信回路の動作電圧となる内部基準電圧を上記ＤＣ基準
電圧に等しく維持する電圧フォロワ手段と、上記アナロ
グ読み出し信号を受け取る手段、上記内部基準電圧を受
け取り上記アナログ読み出し信号を上記内部基準電圧に
中心づけて、ＤＣレベルに中心づけられたアナログ信号
を出力として生じる手段を有し、上記アナログ読み出し
信号及び上記ＤＣレベルに中心づけられたアナログ信号
の間に存在する帯域幅を制限する素子の数が最小であ
る、上記電圧フォロワ手段に接続された中心づけ手段と
を有し、システム応答時間が５００ＫＨｚ以上のアナロ
グ受信回路と（２）上記アナログ受信回路に結合され、予定の動作電
圧で動作し、該動作電圧を上記ＤＣ基準電圧として上記
電圧フォロワ手段に供給し、上記ＤＣレベルに中心づけ
られたアナログ信号を受け取り該アナログ信号をディジ
タル信号に変換するフラッシュＡ／Ｄ変換器とを備える
データ記録システム。