JPH0737948A - ダイ試験装置 - Google Patents

ダイ試験装置

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JPH0737948A
JPH0737948A JP6171574A JP17157494A JPH0737948A JP H0737948 A JPH0737948 A JP H0737948A JP 6171574 A JP6171574 A JP 6171574A JP 17157494 A JP17157494 A JP 17157494A JP H0737948 A JPH0737948 A JP H0737948A
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test
die
interconnect structure
substrate
wafer
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JP6171574A
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David John Pedder
ジョン ペダー デイヴィッド
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Plessey Semiconductors Ltd
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Abstract

(57)【要約】 【目的】 ベア集積回路のダイ試験装置を提供すること
にある。 【構成】 ダイ試験装置は多数の導電性マイクロバンプ
が多層相互接続構造の相互接続配線端子に配置されてい
る試験台から成り、該端子は被験ダイの接触パッドのパ
ターンに対応するパターンに分布されている。ウエハか
ら分離する前にダイの試験を容易にするためにマイクロ
バンプを使用する。相互接続構造に及び相互接続構造か
らの他の配線は背の低い外形形状にされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイ試験装置に関す
る。
【０００２】
【従来の技術】シリコン集積回路デバイス（ＳＩＣｓ）
がウエハの状態で製造され、そしてダイシングする前の
完成されたウエハで試験中のＩＣｓのコンタクトパッド
に電気的に接触するプローブカードあるいは最近では膜
プローブカードを用いて最初のデバイス試験が行われ
る。従来のプローブカードはプリント配線基板の円形開
口内で支持されている放射配置された金属プローブから
成っている。プローブは通常細いタングステン線を使用
して製造された細いプローブ先端を備えている。接触点
の先端形状は球状に形成され、先端の直径は通常５０マ
イクロメートルにされている。プローブ先端は一般に長
さが０．５ｍｍで直径が０．１５ｍｍである。プローブ
あたり６ないし８グラムの接触圧が用いられ、これによ
りＩＣアルミニウム合金被覆パッドに対する低接触抵抗
が得られることが保証されている。プローブ装置は交換
前に約５０万回のタッチダウンに耐えることが要求され
ている。タングステンがプローブ材料として選ばれてい
るのは、高硬度がプローブの摩耗率を低くし、低電気抵
抗率がプローブの抵抗を低くするからである。
【０００３】ウエハでのデバイス試験には基本的なパラ
メトリック試験、低周波数での機能試験及びある場合に
は特別仕様の試験装置を使用したスピードバイニング試
験、あるいはバンダリスキャン試験が含まれる。従来の
プローブカード装置の抵抗が比較的大きく特にインダク
タンスが大きいので全動作周波数での完全なデバイス試
験をし難い。更にウエハレベルでの試験の制約は総合的
な機能試験を行うのに必要な試験時間が限定されている
のでそれにも影響を及ぼす。特に、この試験が機能速度
よりも遅い速度で行われるときに影響が大きい。ピン数
の多いＩＣ用の従来のプローブカードを組み立てる場合
機械的な難しさがあるので、現在別のプローブカードの
開発がなされている１つの理由となっている。
【０００４】ウエハレベルのプローブ試験に合格したＩ
Ｃがパッケージされると、次に総合的な機能試験が続い
て行われる。パッケージはＩＣを機械的に保護するだけ
でなく、試験装置のフィーダでのデバイスの運搬を簡単
にし、試験中パッケージのリードを通してデバイスに電
源を接続する手段にも実際に役立つている。パッケージ
されたデバイスは通常設定された試験時間内でかなりの
速さで全く機能的に試験される。
【０００５】ウエハレベルでのＩＣ試験の最近の傾向と
しては膜プローブカード構造の採用にある。ここでは多
層フレキシブルｐｃｂ相互接続構造が採用されており、
これはインピーダンスの調整が容易で試験中ファインピ
ッチ配線をデバイスのパッド位置に合わせるのが容易で
ある。試験中のデバイスへの電源接続はｐｃｂ配線端子
に備わっている金メッキされたバンプに適当な接触圧力
とワイプ動作を加えることにより行われる。多層ｐｃｂ
構造は試験装置の電子回路と試験中のデバイスを相互接
続するときそのインピーダンスの調整を実現するために
信号配線の脇にグランド面を備えている。膜プローブカ
ードはウエハレベルでの試験をより高い周波数で行うこ
とを可能にし、かつピン数の多いデバイスを試験する場
合にもかなり都合がよい。膜プローブカード法を用いた
温度試験は膜の構成材料により約８５℃までに制限され
る。
【０００６】英国特許出願第９２０２５６０．０（特願
平５─２３３２５）の主題であるマイクロバンプを用い
た試験ヘッドが図１の断面図に示されている。ここでは
被験デバイスが試験ヘッド基板に対面するアクティブデ
バイス面を備えたフリップチップ装置の真空チャックで
保持される。このフリップチップ装置はベアダイを掴み
上げ、試験ヘッドのマイクロバンプに対して一直線に揃
え、デバイスを試験ヘッドに接触させ、かつ必要な接触
圧を加える手段を備えるからフリップチップボンディン
グ装置の構成に非常によく似ている。試験後、パスした
ダイはそれに当てられたワッフルパックコンテナに移さ
れ、一方パスしないダイはリジェクトされる。
【０００７】装置はその使用において永久接続を行うと
いうよりはデバイスと試験基板を一時的に接触させると
いう点で従来のフリップチップボンディング装置から異
なる。フリップチップボンディング装置はダイ及び／又
は基板を加熱することが可能で、この能力もまた高い温
度でベアダイを試験するために本願で利用される。フリ
ップチップ装置はデバイスのボンドパットを基板のマイ
クロバンプに正確に一致させるために固体ＣＣＤカメラ
又は光学顕微鏡を通してダイと基板の両方を同時に見る
ことができるよう光学的な心合わせ手段、例えば光学プ
リズム又はハーフミラー装置を使用する。固体ＣＣＤカ
メラ装置の場合、光学プローブが心合わせ段階で一定間
隔離されているダイと基板との間に挿入される。心合わ
せ後、光学プローブが取り除かれ、次いでデバイスがマ
イクロバンプの接触点に下ろされ、接触抵抗を低くする
ことを保証するために適当な接触圧力とワイプ動作が加
えられる（パッドの損傷を最小にして接触を確実にする
ため、数マイクロメートルのワイプ振幅がこの装置の制
御に使用されるステップモータにより加えられる）。こ
の装置もダイと基板表面との照準を正確に行って圧力を
平行印加してマイクロバンプ接点に加えることを保証し
ている。フリップチップボンディング装置は１時間あた
り数百ダイのダイ処理速度を持つ提案のベアダイ試験モ
ードに使用されてもよい位すでに有用になってきてい
る。
【０００８】試験ヘッドはマイクロバンプ接点を介して
試験中のデバイスから試験装置の回路へ高密度相互接
続、高帯域相互接続を行う。基板は薄膜技術により、例
えば多層アルミニウム─ポリイミド金属被覆構造、すな
わち接地面、電源面及び１又は２層の信号配線経路を持
った３又は４層を相互に接続した層構造にされている。
シリコン基板の配線形状は線幅が１０と２５マイクロメ
ートルの間、金属厚が２ないし５マイクロメートル、配
線ピッチが４０ないし１００マイクロメートルであるの
に対して、誘電体の厚さは５ないし２０マイクロメート
ルの範囲内である。このような形状は規定することが必
要ならばインピーダンスを５０オームラインに調整する
ことが可能である。別の材料としては銅を導体材料とし
て、また別のポリマの範囲としてはＢＣＢ及びＰＰＱを
用いることができる。この相互接続技術の配線形状は試
験範囲に応じてデバイス内でルート選択をたやすく行う
テストアクセストレースを可能にするにもかかわらず、
相互接続配線の寄生容量が低く配線インピーダンスもか
んり規定できるので高帯域試験を可能にする。電源及び
接地面の構造は試験中のデバイスの位置で電源及び接地
に対し高性能に接続する。
【０００９】
【課題を解決するための手段】ベアダイ試験装置に関す
る本発明の１態様によれば、ベアダイ用試験台を備える
多層相互接続構造から成り、該試験台は前記相互接続構
造の相互接続用配線端子に配置されると共に被験ベアダ
イのコンタクトパッドのパターンに対応するパターンに
分配されている多数の導電性マイクロバンプを有するベ
アダイ試験装置において、ウエハから分割する前にダイ
の試験を可能とするために低い形態の接続が前記相互接
続構造への入出力に備えられていることを特徴とする。
相互接続構造には１以上の開口を持たせてもよく、そう
することによって一部又は全部実装したマルチチップモ
ジュールを試験するようにしてもよい。
【００１０】
【作用及び実施例】以下、添付図面を参照して本発明に
関係するベアダイ試験装置の実施例を説明する。図２、
４及び５を参照して説明すると、鍵となる特徴は試験ヘ
ッドから周囲試験回路への接続準備においてマイクロバ
ンプ接点を試験中のウエハに降ろして合わせるときに機
械的な干渉が起こらないようにすることである。このよ
うな束縛は個別デバイスの試験では明らかに起こらな
い。ウエハレベルの試験を行う能力は基板自身のレベル
で基板外面にボンドパット接続を設けること、及びこれ
らボンドパットと支持回路基板との間に背の低いリボン
ボンドを設けることにより達成される。基板の多層の金
属と誘電体の全厚みは通常２０ミクロンメートルである
のに対して、ニッケルマイクロバンプは高さが約３０マ
イクロメートルである。１０ないし１５マイクロメート
ルの厚みで形成された、背の低いリボンボンドは許容限
界の５０マイクロメートルを越えないようにされる。基
板の素地はシリコン又はサファイア、その他透明で絶縁
性のある材料から成っている。例えば、サファイアはマ
イクロバンプを試験中のウエハのデバイスのパッドとの
心合わせに都合のよい透明性と絶縁性を持っていると同
時に、リボンボンド接続時のエッジショートニングの危
険性がない。透明基板を用いた場合、試験ヘッドの多層
になっている金属と誘電体構造の中央領域に必要に応じ
て心合わせ用の開口を設けるようにしてもよい。このよ
うな開口を使用することにより完全に機能的に温度試験
をウエハの状態で行うことが可能となる。ウエハはマル
チチップモジュールの大きさでダイシングしても在来形
のパッケージングのためにウエハそのもの形態で出荷し
てもよい。パッケージングする前に全機能的な試験を終
えたデバイスをパッケージすることは結果としてパッケ
ージングの費用がよいダイにのみかかるということを意
味する。ウエハレベルでのデバイス試験が十分行えない
ことは今までプローブ試験の後パッケージされたデバイ
スがある比率で実際に機能せず不必要で余分な費用がか
かっていたことを意味する。
【００１１】費用を最小にするために試験ヘッドの基板
寸法を小さく規格化したものが用いられる。約１２ｍｍ
の大きさのものはＧａＡｓ ＭＭＩＣ又は小さいバイポ
ーラあるいはＣＭＯＳシリコンＩＣの試験に予定されて
いる。基板サイズが２０ｍｍのものはより大きいＣＭＯ
ＳデジタルＩＣの試験に予定されている。高周波数接続
が試験装置のその他の部分で必要とされる場合、このよ
うな試験ヘッドはワイヤボンディング（低インダクタン
ス用のリボンボンディング）によって適当なマイクロ同
軸あるいはリボンケーブル外部接続にサーフェスマイク
ロストリップ又はコプレーナフィードトレースを備えて
いるアルミナマイクロストリップ基板に接続される。接
地挙動を良くするために試験ヘッド基板から多重接地接
続がなされ、一方接地を良好にするために低抵抗金属被
覆のビア接続を介して行われ、かつ試験ヘッドと試験装
置との間の最小損失を保証するために適当な数のファン
アウト配線がアルミナマイクロストリップを採用するこ
とで行われている。
【００１２】低コストが目標でなく最大信号忠実度が重
要な場合は、試験ヘッドの相互接続構造の素材としてサ
ファイア又はマイクロ波に優れた別の誘電体材料を用い
た、より大きな試験ヘッド基板が用いられる。試験ヘッ
ドの中央部はポリイミド─多層金属被覆構造用のマイク
ロストリップ形式を採用することが望ましく、必要に応
じてマイクロバンプと信号配線が上部金属層パッドに配
置される。マイクロバンプ以外の領域では配線は適切な
ビアを使用してコプレーナ形式に変えるべきで、信号配
線は信号間接地配線のあるサファイア面自体に設けるべ
きである。この移行で誘導の不連続がワイヤ又はリボン
ボンドで起こるので信号の歪みがかなり小さくなる。多
重アースストラップがポリイミド─多層金属被覆クロス
オーバを使用するアース配線間に設けられる。このより
大きな基板は前に説明したようにマイクロ同軸又はリボ
ンケーブルコネクタまでである。
【００１３】以下、図３を参照して説明すると、適当な
大きさ及び形状をした開口を試験ヘッドの中央領域に設
けてもよい。この開口はシリコン又はアルミナ基板材料
の場合、基板を部分的に完全に除去するために、例えば
レーザ切断により明けられる。開口は試験ヘッドをマル
チチップモジュール上の実装デバイスに衝突させたり接
触させたりすることなく、マルチチップ基板を試験ヘッ
ドに重ねることを可能にさせる。フリップチップをはん
だ付けで高密度実装したマルチチップモジュールでさえ
も実装デバイスと基板エッジとの間の境目は通常１ｍｍ
で、試験ヘッドが基板の端を通過してマイクロバンプを
試験中のモジュールのパッドに重ね合わせるだけの余裕
が十分ある。試験ヘッドの開口は、接触が、必要に応じ
て部分実装されたマルチチップモジュールの領域内でな
されるならば、不規則な形状をしていてもよい。これ
は、例えば非常に高価なデバイスを取り付けたり、ある
いはモジュールパッケージにしたり、最終的な組立をし
てパッケージング作用をしたりする前に、モジュールの
試験を追加して行うことを可能にする。このような開口
を使用すると、試験ヘッドと試験中のデバイス、ウエハ
又はモジュールとの光学的な心合わせが簡単になる。開
口は単純な矩形形状でももっと複雑な形状でもよい。開
口を城郭風にすると、例えば試験中のデバイス又はモジ
ュールをコーナで心合わせするときに役立つ。
【００１４】以下、図６を参照して説明すると、現在の
試験ヘッドの寸法を小さくしてコストを下げることも可
能である。この場合、試験ヘッドの形式は分離可能にさ
れ、試験装置全体を取り替えなくても個々の試験ヘッド
が取り替えられるようにされる。これもまた用いた試験
ヘッドの寸法（例えば１２又は２０ｍｍ）の限界内で広
範囲のデバイスを試験するのに１の試験装置を使用して
もよいことを意味する。
【００１５】図６は試験中のデバイス、ウエハ又はモジ
ュールと重ね合わす分離可能な試験ヘッドを示したもの
である。リボンボンド接続が試験ヘッド基板とビア接続
を介して備え付けられたアルミナ基板との間になされて
いる。このようなビアは従来のレーザ穴明け加工、厚膜
又は薄膜金属被覆及びビアメッキ技術によって、又はレ
ーザ穴明け加工、タングステンビア充填及び焼結、及び
銅─タングステン液相浸透でソリッドプラグビアを使用
することによって設けてもよい。低接触抵抗の金接点が
このアルミナ基板の背面に設けられる。これらの接点は
試験ヘッドとアルミナ基板がクランプされたときテスタ
回路基板の対応接点と面と向かって接触する。試験ヘッ
ド基板、アルミナ基板及び必要な接触圧力を付与する機
械的なクランプは熱可塑性の接着層によって互いに保持
される。接着層は後に加熱することによって組立体の分
離や試験ヘッドの取替えが可能である。どのような熱可
塑性材料を選択するかはこのような分離可能な試験ヘッ
ド装置を使用したときの上限温度によって決定される。
【００１６】特許出願第９２０２５６０．０（特願平５
─２３３２５）で記述した装置では銅球から成るマイク
ロバンプが試験ヘッド基板の金属被覆領域にはんだ付け
されている。その他のマイクロバンプ構成としては無電
解ニッケルメッキ構成に薄い金表面層を設けて接触抵抗
を低くするようにしてもよい。このようなマイクロバン
プ構造はマイクロバンプが必要とされているところに配
置された基板表面のアルミニウム被覆パッドの表面を先
ず活性化することによって境界が定められてもよい。こ
れは所定温度で亜鉛酸塩溶液に多数回浸漬させることに
よって達成される。この多数回の浸漬処理は一様で結晶
粒子の細かい亜鉛表面層を形成する。亜鉛層が適当な大
きさの面になると、次にその上に僅かに高い温度（通常
８０─９０℃）で適当な無電解ニッケルメッキ溶液から
成長させられて無電解ニッケルバンプ構造が形成され
る。層硬度を大きくするためには燐を含有した無電解ニ
ッケル溶液を用いることが望ましい。無電解ニッケル層
はパッド上で等方的に成長しパッドの縁から周囲不動態
へと成長する。ニッケル層の厚みがパッドの直径に相当
する点まで大きくなってくると、半球形のニッケルバン
プは理想的なマイクロバンプ形状になる。低接触抵抗に
するために金メッキ液に交換してバンプ表面に薄い金の
層を形成する。無電解メッキ法は一様な接触を保証する
ためにマイクロバンプの高さを本質的に十分一様な高さ
にする。多少の高さの不均一は試験ヘッド基板の誘電体
層によって吸収される。高さと直径が約３０マイクロメ
ートルのバンプを用いることにより、試験中のデバイス
との接触半径を小さくすることができる。これは１０マ
イクロメートルの大きさで直径が５０マイクロメートル
の大きさの小さいボンドパッドを持つデバイスの試験を
行うことを可能にする。
【図面の簡単な説明】
【図１】既知の試験ヘッド装置の概略を示した断面図で
ある。
【図２】本発明に係わる試験装置用多層相互接続構造の
概略を示した断面図である。
【図３】同じく別の構造を示した断面図である。
【図４】同じく別の構造を示した断面図である。
【図５】同じく別の構造を示した断面図である。
【図６】同じく別の構造を示した断面図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ベアダイ用試験台を備える多層相互接
    続構造から成り、該試験台は前記相互接続構造の相互接
    続用配線端子に配置されると共に被験ベアダイのコンタ
    クトパッドのパターンに対応するパターンに分配されて
    いる多数の導電性マイクロバンプを有するベアダイ試験
    装置において、ウエハから分割する前にダイの試験を可
    能とするために低い形態の接続が前記相互接続構造への
    入出力に備えられていることを特徴とする装置。
  2. 【請求項２】 ダイ用試験台を備える多層相互接続構
    造から成り、該試験台は前記相互接続構造の相互接続用
    配線端子に配置されると共に被験ダイのコンタクトパッ
    ドに対応するパターンに分配されている多数の導電性マ
    イクロバンプを有するベアダイ試験装置において、低い
    形態の接続が前記相互接続構造への入出力に備えられ、
    かつ一部又は完全実装されたマルチチップモジュールの
    ダイの試験を可能とするために、１以上の開口が前記相
    互接続構造に備えられていることを特徴とする装置。
  3. 【請求項３】 前記相互接続構造を前記試験装置の所
    定の位置に取外し可能に固定する手段が備えられている
    ことを特徴とする請求項１又は２記載のダイ試験装置。
  4. 【請求項４】 前記マイクロバンプは無電解ニッケル
    メッキで形成されていることを特徴とする請求項１又は
    ２記載のダイ試験装置。
  5. 【請求項５】 本質的に添付図面の図２ないし６のい
    ずれか１を参照して記述したダイ試験装置。
JP6171574A 1993-07-02 1994-07-01 ダイ試験装置 Pending JPH0737948A (ja)

Applications Claiming Priority (2)

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GB9313721A GB2279805B (en) 1993-07-02 1993-07-02 Bare die testing
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JP (1) JPH0737948A (ja)
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7064566B2 (en) 1993-11-16 2006-06-20 Formfactor, Inc. Probe card assembly and kit
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US6741085B1 (en) 1993-11-16 2004-05-25 Formfactor, Inc. Contact carriers (tiles) for populating larger substrates with spring contacts
EP1610375A3 (en) * 1995-05-26 2008-11-05 FormFactor, Inc. Contact carriers for populating substrates with spring contacts
TW308724B (ja) * 1995-07-03 1997-06-21 Motorola Inc
US6483328B1 (en) 1995-11-09 2002-11-19 Formfactor, Inc. Probe card for probing wafers with raised contact elements
FR2742548B1 (fr) * 1995-12-19 1998-01-16 Siemens Automotive Sa Module electronique
US6720501B1 (en) 1998-04-14 2004-04-13 Formfactor, Inc. PC board having clustered blind vias
US6888362B2 (en) 2000-11-09 2005-05-03 Formfactor, Inc. Test head assembly for electronic components with plurality of contoured microelectronic spring contacts
US6780001B2 (en) 1999-07-30 2004-08-24 Formfactor, Inc. Forming tool for forming a contoured microelectronic spring mold
US7189077B1 (en) 1999-07-30 2007-03-13 Formfactor, Inc. Lithographic type microelectronic spring structures with improved contours
US6939474B2 (en) 1999-07-30 2005-09-06 Formfactor, Inc. Method for forming microelectronic spring structures on a substrate
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
JP6691762B2 (ja) * 2015-11-03 2020-05-13 日本特殊陶業株式会社 検査用配線基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2177253B (en) * 1985-06-28 1988-11-09 Gen Electric Co Plc An electrical interconnecting arrangement for a semiconductor device
US4912399A (en) * 1987-06-09 1990-03-27 Tektronix, Inc. Multiple lead probe for integrated circuits in wafer form
US5090118A (en) * 1990-07-31 1992-02-25 Texas Instruments Incorporated High performance test head and method of making
GB2263980B (en) * 1992-02-07 1996-04-10 Marconi Gec Ltd Apparatus and method for testing bare dies

Also Published As

Publication number Publication date
GB2279805B (en) 1997-09-17
GB2279805A (en) 1995-01-11
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GB9313721D0 (en) 1993-08-18
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