JPH0736513B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にデプレッション型
トランジスタとエンハンスメント型トランジスタを含む
プルダウン抵抗素子もしくはプルアップ抵抗素子を形成
する半導体集積回路に関する。

〔従来の技術〕

従来、半導体集積回路におけるプルダウン抵抗素子およ
びプルアップ抵抗素子はデプレッション型トランジスタ
とエンハンスメント型トランジスタで構成されている。
プルダウン抵抗素子の場合はＮチャンネル型トランジス
タを用い且つデプレッション型トランジスタをグランド
側に接続し、またプルアップ抵抗素子の場合はＰチャン
ネル型トランジスタを用い且つデプレッション型トラン
ジスタを電源側に接続し、入出力端子の電位のプルダウ
ンあるいはプルアップをエンハンスメント型トランジス
タへのコントロール信号により制御するように構成され
ている。

第３図はかかる従来の一例を示すプルダウン抵抗回路図
である。

第３図に示すように、従来のプルダウン抵抗回路は、内
部回路２に接続された入出力端子１と接地間にエンハン
スメント型トランジスタ４とデプレッション型トランジ
スタ３との直列回路を接続して構成されている。コント
ロール信号端子５からの入力信号によりエンハンスメン
ト型トランジスタ４を駆動すると、入出力端子１側の電
荷がエンハンスメント型トランジスタ４とデプレッショ
ン型トランジスタ３を通過してグランドに流れるので、
入出力端子１の電位はグランドに固定される。

第４図は従来の他の例を示すプルアップ抵抗回路図であ
る。

第４図に示すように、従来のプルアップ抵抗回路は、電
源端子V_DDと入出力端子１間にデプレッション型トラン
ジスタ３およびエンハンスメント型トランジスタ4A,4B
との直列回路を接続して構成している。かかるプルアッ
プ抵抗回路において、コントロール信号端子5A,5Bから
の各入力信号によりそれぞれエンハンスメント型トラン
ジスタ4A,4Bを駆動すると、電源V_DDから電荷が三つのト
ランジスタを通過して入出力端子１側に供給されるの
で、入出力端子１の電位は電源レベルに保たれる。

上述したように、プルダウン抵抗およびプルアップ抵抗
をそれぞれエンハンスメント型トランジスタとデプレッ
ション型トランジスタとで構成しているのは、エンハン
スメント型トランジスタ4,4A,4Bで回路の駆動制御を行
い、電源電圧依存度の小さいデプレッション型トランジ
スタ３で抵抗値の決定を行うためである。また、デプレ
ッション型トランジスタ３をエハンスメント型トランジ
スタにすることにより、回路の機能停止切り換えができ
るように設計されている。これは第３図および第４図に
おけるデプレッション型トランジスタ３をエンハンスメ
ント型トランジスタに代えるならば、この二つのトラン
ジスタが常にオフの状態になることを利用している。

このように、従来のプルダウン抵抗およびプルアップ抵
抗回路において、エンハンスメント型トランジスタ4,4
A,4Bが入出力端子１側に接続されているのは、抵抗値決
定のためのデプレッション型トランジスタ３にバックゲ
ート電圧が印加されないようにするためである。

〔発明が解決しようとする課題〕

上述した従来のプルダウン抵抗素子あるいはプルアップ
抵抗素子を形成するエンハンスメント型トランジスタに
は構造上大きなバックゲート電圧依存性がない。しか
し、最近のトランジスタの小型化に伴い、かかるエンハ
ンスメント型トランジスタにおけるバックゲート電圧依
存度が顕著に現われるようになってきている。

しかるに、従来使用されているプルダウン抵抗の構成で
は、エンハンスメント型のソース電位がバックゲート電
位よりも高くなることにより、このトランジスタのしき
い値電圧が大幅に上昇する。また、同様にプルアップ抵
抗では、ソース電位がバックゲート電位よりも低くな
り、しきい値電圧が大幅に上昇する。

このため、かかる構成におけるエンハンスメント型トラ
ンジスタの最小抵抗値は、このエンハンスメント型トラ
ンジスタのチャネル長に対するチャネル幅の比を大きく
設計しても、しきい値電圧の上昇のために、デプレッシ
ョン型トランジスタの抵抗値に相当する大きさになり、
全抵抗値を電源電圧依存度の小さいデプレッション型ト
ランジスタのみでは決定できないという欠点がある。

本発明の目的は、かかるプルダウン抵抗素子あるいはプ
ルアップ抵抗素子の全抵抗値を電源電圧依存度の小さい
デプレッション型トランジスタのみで決定することので
きる半導体集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、デプレッション型トランジ
スタとエンハンスメント型トランジスタとを直列接続し
且つこれらを入出力端子および接地間もしくは前記入出
力端子および電源間に接続してプルダウン抵抗素子もし
くはプルアップ抵抗素子を構成する半導体集積回路にお
いて、前記デプレッション型トランジスタを入出力端子
側に接続し、前記エンハンスメント型トランジスタを接
地側もしくは電源側に接続するとともに、前記デプレッ
ション型トランジスタのゲートとバックゲートならびに
前記エンハンスメント型トランジスタのバックゲートを
共に前記接地側もしくは前記電源側に接続する一方、前
記エンハンスメント型トランジスタのゲートにコントロ
ール信号端子を接続して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第一の実施例を示すプルダウン抵抗回
路図である。

第１図に示すように、本実施例はデプレッション型トラ
ンジスタ３を入出力端子１側に接続し且つエハンスメン
ト型トランジスタ４を接地側に接続した構成である。こ
のトランジスタ３はＮチャンネルデプレッション型トラ
ンジスタであり、そのドレイン電極は入出力端子１に，
ゲート電極とバックゲートはグランドにそれぞれ接続
し、ソース電極はＮチャンネルエンハンスメント型トラ
ンジスタ４のドレイン電極に接続している。また、この
トランジスタ４のソース電極とバックゲートは共に接地
し、ゲート電極は駆動を制御するコントロール信号端子
５に接続し、端子５からの入力信号を受け入れる。

かかるプルダウン抵抗回路において、エンハンスメント
型トランジスタ４のソースとバックゲートは同電位であ
るために、バックゲート電圧が印加されず、その抵抗値
はデプレッション型トランジスタ３の抵抗値に比べて無
視できる程度の大きさに設定することができる。従っ
て、近似的にデプレッション型トランジスタ３にもバッ
クゲート電圧は印加されないので、プルダウン抵抗の全
抵抗値は電源電圧依存度の小さいデプレッション型トラ
ンジスタ３のみで決定することができる。

第２図は本発明の第二の実施例を示すプルアップ抵抗回
路図である。

第２図に示すように、本実施例は前述した第一の実施例
と同様にデプレッション型トランジスタ３を入出力端子
１側に接続し、しかも電源V_DD側には二つのエンハンス
メント型トランジスタ4A,4Bを直列接続して構成した回
路である。このトランジスタ4A,4BはＰチャンネルエン
ハンスメント型トランジスタであり、またトランジスタ
３はＰチャンネルデプレッション型トランジスタであ
る。トランジスタ4Aのソース電極は電源V_DDに，ドレイ
ン電極はトランジスタ4Bのソース電極にそれぞれ接続し
ている。また、トランジスタ4Bのドレイン電極はトラン
ジスタ３のソース電極に接続し、トランジスタ３のドレ
イン電極は入出力端子１に接続してある。尚、入出力端
子１には第一の実施例と同様に内部回路２が接続されて
いる。また、トランジスタ4A,4B及びトランジスタ３の
バックゲートは共に電源V_DDに接続され、トランジスタ4
A,4Bのゲート電極はそれぞれのトランジスタの駆動を制
御する入力信号を受けるためのコントロール信号端子5
A,5Bに接続される。

かかるプルアップ抵抗回路により、エンハンスメント型
トランジスタ4Aのバックゲート電圧は印加されないの
で、抵抗値を小さくすることがでる。これにより、エン
ハンスメント型トランジスタ4Bにも大きなバックゲート
電圧が印加されず、トランジスタ4Bの抵抗値もトランジ
スタ4Aと同様にデプレッション型トランジスタ３に比べ
ても無視できる程度の大きさに設定することができる。
従って、デプレッション型トランジスタ３により全抵抗
値を適当に決定することができる。

〔発明の効果〕

以上説明したように、本発明の半導体集積回路は、入出
力端子と接地間もしくは入出力端子と電源間にデプレッ
ション型トランジスタとエンハンスメント型トランジス
タとの直列回路を接続し且つ前記デプレッション型トラ
ンジスタを前記入出力端子側に接続するとともに前記エ
ンハンスメント型トランジスタを接地側もしくは電源側
に接続することにより、前記エンハンスメント型トラン
ジスタのバックゲート特性を考慮する必要がなく、しか
もこのエンハンスメント型トランジスタの抵抗値をデプ
レッション型トランジスタの抵抗値に比べて無視できる
程度の大きさにすることができるので、プルダウン抵抗
素子あるいはプルアップ抵抗素子の全抵抗値を電源電圧
依存度の小さいデプレッション型トランジスタにより容
易に決定することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すプルダウン抵抗回
路図、第２図は本発明の第二の実施例を示すプルアップ
抵抗回路図、第３図は従来の一例を示すプルダウン抵抗
回路図、第４図は従来の他の例を示すプルアップ抵抗回
路図である。 １……入出力端子、２……内部回路、３……デプレッシ
ョン型トランジスタ、4,4A,4B……エンハンスメント型
トランジスタ、5,5A,5B……コントロール信号端子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】デプレッション型トランジスタとエンハン
   スメント型トランジスタとを直列接続し且つこれらを入
   出力端子および接地間もしくは前記入出力端子および電
   源間に接続してプルダウン抵抗素子もしくはプルアップ
   抵抗素子を構成する半導体集積回路において、前記デプ
   レッション型トランジスタを入出力端子側に接続し、前
   記エンハンスメント型トランジスタを接地側もしくは電
   源側に接続するとともに、前記デプレッション型トラン
   ジスタのゲートとバックゲートならびに前記エンハンス
   メント型トランジスタのバックゲートを共に前記接地側
   もしくは前記電源側に接続する一方、前記エンハンスメ
   ント型トランジスタのゲートにコントロール信号端子を
   接続したことを特徴とする半導体集積回路。