JPH07335929A - 半導体光検知装置 - Google Patents
半導体光検知装置Info
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- JPH07335929A JPH07335929A JP6122269A JP12226994A JPH07335929A JP H07335929 A JPH07335929 A JP H07335929A JP 6122269 A JP6122269 A JP 6122269A JP 12226994 A JP12226994 A JP 12226994A JP H07335929 A JPH07335929 A JP H07335929A
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- layer
- semiconductor layer
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Abstract
(57)【要約】 （修正有）
【目的】 受光部となる半導体層に配線層を容易に、か
つ歩留り良く形成することができ、しかも、熱サイクル
を加えて使用した時、受光部となる半導体層内に熱歪を
生じ難くして素子特性の劣化を抑えることができる。 【構成】 半導体基板１上にｐｎ接合界面が該半導体基
板１平面に対して垂直又は略垂直方向に配置された半導
体層１１からなる受光部が形成されてなる。
つ歩留り良く形成することができ、しかも、熱サイクル
を加えて使用した時、受光部となる半導体層内に熱歪を
生じ難くして素子特性の劣化を抑えることができる。 【構成】 半導体基板１上にｐｎ接合界面が該半導体基
板１平面に対して垂直又は略垂直方向に配置された半導
体層１１からなる受光部が形成されてなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体光検知装置に係
り、詳しくは、ＨｇＣｄＴｅ等の半導体受光部に赤外線
等を入射して生成した電流をＳｉ等の信号処理回路部に
入れる光半導体装置に適用することができ、特に、受光
部となる半導体層に配線層を容易に、かつ歩留り良く形
成することができ、しかも、熱サイクルを加えて使用し
た時、受光部となる半導体層内に熱歪を生じ難くして素
子特性の劣化を抑えることができる半導体光検知装置に
関する。
り、詳しくは、ＨｇＣｄＴｅ等の半導体受光部に赤外線
等を入射して生成した電流をＳｉ等の信号処理回路部に
入れる光半導体装置に適用することができ、特に、受光
部となる半導体層に配線層を容易に、かつ歩留り良く形
成することができ、しかも、熱サイクルを加えて使用し
た時、受光部となる半導体層内に熱歪を生じ難くして素
子特性の劣化を抑えることができる半導体光検知装置に
関する。
【０００２】近年の光デバイスは、高集積化が要求され
ており、これに伴い、熱膨張係数の異なる半導体同士を
立体的に組み合わせる技術が要求されてきている。
ており、これに伴い、熱膨張係数の異なる半導体同士を
立体的に組み合わせる技術が要求されてきている。
【０００３】
【従来の技術】従来、図８に示す如く、上部にＳｉ等の
信号処理回路が形成された半導体基板１００１上に受光
部となるｐｎ接合を有するＨｇＣｄＴｅ等の半導体層１
００２を積層した半導体装置では、ｐｎ接合の界面を半
導体基板１００１平面と平行になるように配置し、ｐｎ
の電極を配線するために、半導体層１００２を構成する
ｐ層１００２ａと半導体基板１００１上部に形成した信
号処理回路部とを接続する配線層１００３を半導体基板
１００１上に形成し、ｐ層１００２ａ上のｎ層１００２
ｂと半導体基板１００１上部に形成した信号処理回路部
とを接続する配線層１００４を半導体層１００２上から
半導体基板１００１上部に形成した信号処理回路部に渡
って形成し構成している。なお、この半導体装置は、赤
外線等が半導体層１００２に入射され、ｐｎ接合で発生
した電流を半導体基板１００１上部に形成した信号処理
回路部に入れ、この信号処理回路部を通してｐｎ接合で
発生した電流を外部に取り出している。
信号処理回路が形成された半導体基板１００１上に受光
部となるｐｎ接合を有するＨｇＣｄＴｅ等の半導体層１
００２を積層した半導体装置では、ｐｎ接合の界面を半
導体基板１００１平面と平行になるように配置し、ｐｎ
の電極を配線するために、半導体層１００２を構成する
ｐ層１００２ａと半導体基板１００１上部に形成した信
号処理回路部とを接続する配線層１００３を半導体基板
１００１上に形成し、ｐ層１００２ａ上のｎ層１００２
ｂと半導体基板１００１上部に形成した信号処理回路部
とを接続する配線層１００４を半導体層１００２上から
半導体基板１００１上部に形成した信号処理回路部に渡
って形成し構成している。なお、この半導体装置は、赤
外線等が半導体層１００２に入射され、ｐｎ接合で発生
した電流を半導体基板１００１上部に形成した信号処理
回路部に入れ、この信号処理回路部を通してｐｎ接合で
発生した電流を外部に取り出している。
【０００４】
【発明が解決しようとする課題】上記した従来の半導体
装置では、半導体基板１００１をＳｉ等の半導体で構成
し、半導体層１００２をＨｇＣｄＴｅ等の半導体で構成
しており、このような材料系で構成すると、半導体層１
００２による段差は、最低でも１０μｍ以上にしなけれ
ばならない。このように、段差が大きい半導体層１００
２に配線層１００４を形成すると、半導体層１００２の
段差が大き過ぎて半導体層１００２側部に配線層１００
４を堆積させるのが困難であるうえ、半導体層１００２
の段差が大き過ぎて配線層１００４をフォトリソグラフ
ィー工程でパターンニングするのが困難である等、歩留
りが低下するという問題があった。
装置では、半導体基板１００１をＳｉ等の半導体で構成
し、半導体層１００２をＨｇＣｄＴｅ等の半導体で構成
しており、このような材料系で構成すると、半導体層１
００２による段差は、最低でも１０μｍ以上にしなけれ
ばならない。このように、段差が大きい半導体層１００
２に配線層１００４を形成すると、半導体層１００２の
段差が大き過ぎて半導体層１００２側部に配線層１００
４を堆積させるのが困難であるうえ、半導体層１００２
の段差が大き過ぎて配線層１００４をフォトリソグラフ
ィー工程でパターンニングするのが困難である等、歩留
りが低下するという問題があった。
【０００５】そこで、上記半導体層１００２による段差
に伴う配線層１００４の形成が困難であるという問題を
解消する従来の半導体装置には、図９に示す如く、半導
体基板１００１に予め形成した溝１１１０（凸部）内に
半導体層１００２を埋め込む構造が提案されている。こ
の半導体装置によれば、溝１１１０内に半導体層１００
２を埋め込んで構成しているため、半導体層１００２に
よる段差が図８に示す場合よりも小さくすることができ
るため、配線層１００４を容易に形成して歩留りを向上
できるという利点を有する。
に伴う配線層１００４の形成が困難であるという問題を
解消する従来の半導体装置には、図９に示す如く、半導
体基板１００１に予め形成した溝１１１０（凸部）内に
半導体層１００２を埋め込む構造が提案されている。こ
の半導体装置によれば、溝１１１０内に半導体層１００
２を埋め込んで構成しているため、半導体層１００２に
よる段差が図８に示す場合よりも小さくすることができ
るため、配線層１００４を容易に形成して歩留りを向上
できるという利点を有する。
【０００６】しかしながら、この従来の半導体装置で
は、半導体基板１００１を構成するＳｉと半導体層１０
０２を構成するＨｇＣｄＴｅの熱膨張係数が各々２．５
×１０ -6Ｋ-1、６．０×１０-6Ｋ-1と異なるため、例え
ば７７Ｋ等の低温で使用したりして熱サイクルを繰り返
すと、特に半導体層１００２の方が半導体基板１００１
よりも大きく膨張、圧縮を繰り返すので、半導体層１０
０２内に熱歪が生じて素子特性が劣化するという問題が
あった。
は、半導体基板１００１を構成するＳｉと半導体層１０
０２を構成するＨｇＣｄＴｅの熱膨張係数が各々２．５
×１０ -6Ｋ-1、６．０×１０-6Ｋ-1と異なるため、例え
ば７７Ｋ等の低温で使用したりして熱サイクルを繰り返
すと、特に半導体層１００２の方が半導体基板１００１
よりも大きく膨張、圧縮を繰り返すので、半導体層１０
０２内に熱歪が生じて素子特性が劣化するという問題が
あった。
【０００７】そこで、本発明は、受光部となる半導体層
に配線層を容易に、かつ歩留り良く形成することがで
き、しかも、熱サイクルを加えて使用した時、受光部と
なる半導体層内に熱歪を生じ難くして素子特性の劣化を
抑えることができる半導体装置を提供することを目的と
する。
に配線層を容易に、かつ歩留り良く形成することがで
き、しかも、熱サイクルを加えて使用した時、受光部と
なる半導体層内に熱歪を生じ難くして素子特性の劣化を
抑えることができる半導体装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板上にｐｎ接合界面が該半導体基板平面に対し
て垂直又は略垂直方向に配置された半導体層からなる受
光部が形成されてなることを特徴とするものである。請
求項２記載の発明は、上記請求項１記載の発明におい
て、前記半導体層のｐ層及びｎ層は、前記半導体基板上
部に形成した信号処理回路部に電気的に接続されてなる
ことを特徴とするものである。
半導体基板上にｐｎ接合界面が該半導体基板平面に対し
て垂直又は略垂直方向に配置された半導体層からなる受
光部が形成されてなることを特徴とするものである。請
求項２記載の発明は、上記請求項１記載の発明におい
て、前記半導体層のｐ層及びｎ層は、前記半導体基板上
部に形成した信号処理回路部に電気的に接続されてなる
ことを特徴とするものである。
【０００９】請求項３記載の発明は、半導体基板上部に
溝が形成され、該溝側壁と離間し、かつ該溝底部上にｐ
ｎ接合界面を有する半導体層からなる受光部が形成され
てなることを特徴とするものである。請求項４記載の発
明は、上記請求項３記載の発明において、前記ｐｎ接合
界面は、前記溝底部面に対して垂直又は略垂直方向に配
置されてなることを特徴とするものである。
溝が形成され、該溝側壁と離間し、かつ該溝底部上にｐ
ｎ接合界面を有する半導体層からなる受光部が形成され
てなることを特徴とするものである。請求項４記載の発
明は、上記請求項３記載の発明において、前記ｐｎ接合
界面は、前記溝底部面に対して垂直又は略垂直方向に配
置されてなることを特徴とするものである。
【００１０】請求項５記載の発明は、上記請求項４記載
の発明において、前記半導体層のｐ層及びｎ層は、前記
溝部近傍の前記半導体基板上から前記溝上部に渡って形
成した配線層によって前記半導体基板上部に形成した信
号処理回路部に電気的に接続されてなることを特徴とす
るものである。請求項６記載発明は、上記請求項１乃至
３記載の発明において、前記ｐｎ接合界面は、前記溝底
部面に対して水平又は略水平方向に配置されてなること
を特徴とするものである。
の発明において、前記半導体層のｐ層及びｎ層は、前記
溝部近傍の前記半導体基板上から前記溝上部に渡って形
成した配線層によって前記半導体基板上部に形成した信
号処理回路部に電気的に接続されてなることを特徴とす
るものである。請求項６記載発明は、上記請求項１乃至
３記載の発明において、前記ｐｎ接合界面は、前記溝底
部面に対して水平又は略水平方向に配置されてなること
を特徴とするものである。
【００１１】請求項７記載の発明は、上記請求項１及至
６記載の発明において、前記半導体層は、ＨｇＣｄＴｅ
からなることを特徴とするものである。
６記載の発明において、前記半導体層は、ＨｇＣｄＴｅ
からなることを特徴とするものである。
【００１２】
【作用】本発明者等は、鋭意検討した結果、受光部とな
るｐｎ接合を有する半導体層を、そのｐｎ接合界面が半
導体基板平面に対して垂直又は略垂直になるように、半
導体基板上に形成すれば、その半導体層を構成するｐ層
及びｎ層を直接基板上に形成することができることに着
目し、半導体基板上にｐｎ接合界面が半導体基板平面に
対して垂直又は略垂直になるように配置された半導体層
が形成されてなるように構成したところ、その半導体層
のｐ層及びｎ層を直接半導体基板上に形成することがで
きるため、半導体層による段差部分に配線層を形成する
ことなく、半導体基板上部に形成した信号処理回路部等
と容易に電気的接続することができ、歩留りを向上させ
ることができた。
るｐｎ接合を有する半導体層を、そのｐｎ接合界面が半
導体基板平面に対して垂直又は略垂直になるように、半
導体基板上に形成すれば、その半導体層を構成するｐ層
及びｎ層を直接基板上に形成することができることに着
目し、半導体基板上にｐｎ接合界面が半導体基板平面に
対して垂直又は略垂直になるように配置された半導体層
が形成されてなるように構成したところ、その半導体層
のｐ層及びｎ層を直接半導体基板上に形成することがで
きるため、半導体層による段差部分に配線層を形成する
ことなく、半導体基板上部に形成した信号処理回路部等
と容易に電気的接続することができ、歩留りを向上させ
ることができた。
【００１３】次に、本発明者等は、鋭意検討した結果、
半導体基板と受光部となる半導体層の材質が異なる場
合、半導体基板上部に形成した溝内に単に埋め込むよう
に受光部となる半導体層を形成するのではなく、溝側壁
と離間するように溝内に半導体層を形成すれば、熱サイ
クルを加えて仮に半導体層が圧縮、膨張してもその離間
した隙間で緩和することができることに着目し、半導体
基板上部に溝を形成し、溝側壁と離間し、かつ溝底部上
にｐｎ接合界面を有する半導体層を形成して構成したと
ころ、熱サイクルを加えて使用した時、仮に半導体層が
圧縮、膨張しても、その離間した隙間で緩和することが
でき、圧縮、膨張応力による半導体層内の熱歪を生じ難
くして、素子特性の劣化を抑えることができた。
半導体基板と受光部となる半導体層の材質が異なる場
合、半導体基板上部に形成した溝内に単に埋め込むよう
に受光部となる半導体層を形成するのではなく、溝側壁
と離間するように溝内に半導体層を形成すれば、熱サイ
クルを加えて仮に半導体層が圧縮、膨張してもその離間
した隙間で緩和することができることに着目し、半導体
基板上部に溝を形成し、溝側壁と離間し、かつ溝底部上
にｐｎ接合界面を有する半導体層を形成して構成したと
ころ、熱サイクルを加えて使用した時、仮に半導体層が
圧縮、膨張しても、その離間した隙間で緩和することが
でき、圧縮、膨張応力による半導体層内の熱歪を生じ難
くして、素子特性の劣化を抑えることができた。
【００１４】しかも、溝内に半導体層を形成して構成し
たため、従来の直接基板上にｐｎ接合を有する半導体層
を形成し、そのｐｎ接合界面を基板平面に対して水平に
配置して構成する場合よりも半導体層による段差を小さ
くすることができるため、配線層を容易に、かつ歩留り
良く形成することができた。また、この場合のｐｎ接合
界面は、溝底部面に対して垂直又は略垂直方向に配置さ
れてなるように構成してもよい。この場合、半導体層の
ｐ層及びｎ層は、溝部近傍の半導体基板上から溝上部に
渡って形成した配線層によって半導体基板上部に形成し
た信号処理回路部に電気的に接続されてなる装置構成を
容易に、かつ歩留り良く形成することができる。
たため、従来の直接基板上にｐｎ接合を有する半導体層
を形成し、そのｐｎ接合界面を基板平面に対して水平に
配置して構成する場合よりも半導体層による段差を小さ
くすることができるため、配線層を容易に、かつ歩留り
良く形成することができた。また、この場合のｐｎ接合
界面は、溝底部面に対して垂直又は略垂直方向に配置さ
れてなるように構成してもよい。この場合、半導体層の
ｐ層及びｎ層は、溝部近傍の半導体基板上から溝上部に
渡って形成した配線層によって半導体基板上部に形成し
た信号処理回路部に電気的に接続されてなる装置構成を
容易に、かつ歩留り良く形成することができる。
【００１５】また、上記ｐｎ接合界面は、溝底部面に対
して水平又は略水平方向に配置されてなるように構成し
てもよく、この場合も上記と同様の効果を得ることがで
き、従来の溝内に埋め込むように半導体層を形成した際
の熱歪による不具合を解消することができるうえ、従来
の直接基板上に形成するとともに、ｐｎ接合界面が基板
平面に対して水平方向に配置した半導体層を形成した際
の、配線の歩留りが低下するという不具合を解消するこ
とができる。
して水平又は略水平方向に配置されてなるように構成し
てもよく、この場合も上記と同様の効果を得ることがで
き、従来の溝内に埋め込むように半導体層を形成した際
の熱歪による不具合を解消することができるうえ、従来
の直接基板上に形成するとともに、ｐｎ接合界面が基板
平面に対して水平方向に配置した半導体層を形成した際
の、配線の歩留りが低下するという不具合を解消するこ
とができる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は本発明に係る実施例１の半導体装置
の構造を示す断面図、図２，３は図１に示す半導体装置
の製造方法を示す図である。図示例は、Ｓｉ等の半導体
基板上に赤外線の受光部となるＨｇＣｄＴｅ等の半導体
層と、この受光部で生成した電流を処理する信号処理回
路とを集積した光起電力型赤外検知素子に適用する場合
である。本実施例では、まず、Ｓｉ半導体基板１上部に
イオン注入法等により信号処理回路部を構成するｐ+ 領
域２ａ及びｎ+ 領域２ｂを形成し（図２（ａ））、ＣＶ
Ｄ法等の成長法及びＲＩＥ法等により、ｐ+ 領域２ａ及
びｎ+ 領域２ｂを覆い、かつｐ+ 領域２ａとｎ+ 領域２
ｂ間の所定領域のＳｉ半導体基板１を露出させる開口部
３を有するＳｉＯ2 マスク４を形成した後、ＭＢＥやＭ
ＯＣＶＤ等の気相成長法により、開口部３内の露出され
たＳｉ半導体基板１上にＣｄＴｅを選択成長して膜厚５
〜１０μｍ程度のＣｄＴｅ絶縁膜５を形成する（図２
（ｂ））。この時、ＳｉＯ2 マスク４上には、ＣｄＴｅ
絶縁膜５は形成されない。なお、このＣｄＴｅ絶縁膜５
は、全面にＣｄＴｅを成長した後でＣｄＴｅを選択的に
エッチングして形成してもよい。
する。 （実施例１）図１は本発明に係る実施例１の半導体装置
の構造を示す断面図、図２，３は図１に示す半導体装置
の製造方法を示す図である。図示例は、Ｓｉ等の半導体
基板上に赤外線の受光部となるＨｇＣｄＴｅ等の半導体
層と、この受光部で生成した電流を処理する信号処理回
路とを集積した光起電力型赤外検知素子に適用する場合
である。本実施例では、まず、Ｓｉ半導体基板１上部に
イオン注入法等により信号処理回路部を構成するｐ+ 領
域２ａ及びｎ+ 領域２ｂを形成し（図２（ａ））、ＣＶ
Ｄ法等の成長法及びＲＩＥ法等により、ｐ+ 領域２ａ及
びｎ+ 領域２ｂを覆い、かつｐ+ 領域２ａとｎ+ 領域２
ｂ間の所定領域のＳｉ半導体基板１を露出させる開口部
３を有するＳｉＯ2 マスク４を形成した後、ＭＢＥやＭ
ＯＣＶＤ等の気相成長法により、開口部３内の露出され
たＳｉ半導体基板１上にＣｄＴｅを選択成長して膜厚５
〜１０μｍ程度のＣｄＴｅ絶縁膜５を形成する（図２
（ｂ））。この時、ＳｉＯ2 マスク４上には、ＣｄＴｅ
絶縁膜５は形成されない。なお、このＣｄＴｅ絶縁膜５
は、全面にＣｄＴｅを成長した後でＣｄＴｅを選択的に
エッチングして形成してもよい。
【００１７】次に、マスク４をエッチングにより除去
し、ＣＶＤ法等によりｎ+領域２ｂ間に開口部を持つＳ
ｉＯ2 を堆積して膜厚５００ｎｍ程度のＳｉＯ2 絶縁膜
６を形成した後、ｎ+領域２ｂ間の開口部に熱酸化法に
より、５０ｎｍ程度のゲート酸化膜６ａを形成し、ＣＶ
Ｄ法等及びＲＩＥ法等により、ｎ+ 領域２ｂ間のＳｉＯ
2 絶縁膜６ａ上に膜厚３００ｎｍ程度のポリシリコン、
ポリサイド等のゲート電極７を形成する。次いで、ＲＩ
Ｅ法等によりＳｉＯ2 絶縁膜６をエッチングしてｐ+ 領
域２ａ及びｎ+ 領域２ｂが露出される開口部８を形成
し、蒸着法等及びＲＩＥ法等により開口部８内のｎ+ 領
域２ｂ及びゲート電極７とコンタクトするように膜厚１
μｍ程度のＡｌまたはポリシリコン、ポリサイド等から
なる配線層９を形成した後、ＣＶＤ法等及びＲＩＥ法等
により所定の配線層９を覆うように膜厚１μｍ程度のＳ
ｉＯ2 絶縁膜１０を形成する（図２（ｃ））。
し、ＣＶＤ法等によりｎ+領域２ｂ間に開口部を持つＳ
ｉＯ2 を堆積して膜厚５００ｎｍ程度のＳｉＯ2 絶縁膜
６を形成した後、ｎ+領域２ｂ間の開口部に熱酸化法に
より、５０ｎｍ程度のゲート酸化膜６ａを形成し、ＣＶ
Ｄ法等及びＲＩＥ法等により、ｎ+ 領域２ｂ間のＳｉＯ
2 絶縁膜６ａ上に膜厚３００ｎｍ程度のポリシリコン、
ポリサイド等のゲート電極７を形成する。次いで、ＲＩ
Ｅ法等によりＳｉＯ2 絶縁膜６をエッチングしてｐ+ 領
域２ａ及びｎ+ 領域２ｂが露出される開口部８を形成
し、蒸着法等及びＲＩＥ法等により開口部８内のｎ+ 領
域２ｂ及びゲート電極７とコンタクトするように膜厚１
μｍ程度のＡｌまたはポリシリコン、ポリサイド等から
なる配線層９を形成した後、ＣＶＤ法等及びＲＩＥ法等
により所定の配線層９を覆うように膜厚１μｍ程度のＳ
ｉＯ2 絶縁膜１０を形成する（図２（ｃ））。
【００１８】次に、ＭＢＥやＭＯＣＶＤ法等の気相成長
法により露出されたｐ+ 領域２ａが形成されたＳｉ半導
体基板１、ＣｄＴｅ絶縁膜５及び配線層９上にＨｇＣｄ
Ｔｅを選択成長して、膜厚１０μｍ程度のＨｇＣｄＴｅ
半導体層１１を形成する（図３（ａ））。この時、Ｈｇ
ＣｄＴｅ半導体層１１は、ＳｉＯ2 絶縁膜６，１０上に
は形成されず、ＣｄＴｅ絶縁膜５上では単結晶で形成さ
れ、Ｓｉ半導体基板１及び配線層９上では多結晶で形成
される。
法により露出されたｐ+ 領域２ａが形成されたＳｉ半導
体基板１、ＣｄＴｅ絶縁膜５及び配線層９上にＨｇＣｄ
Ｔｅを選択成長して、膜厚１０μｍ程度のＨｇＣｄＴｅ
半導体層１１を形成する（図３（ａ））。この時、Ｈｇ
ＣｄＴｅ半導体層１１は、ＳｉＯ2 絶縁膜６，１０上に
は形成されず、ＣｄＴｅ絶縁膜５上では単結晶で形成さ
れ、Ｓｉ半導体基板１及び配線層９上では多結晶で形成
される。
【００１９】次に、例えば３６０℃、１２時間程度熱処
理することにより、ＨｇＣｄＴｅ半導体層１１中のＨｇ
を飛ばして膜内に空格子を形成して、ＨｇＣｄＴｅ半導
体層１１をｐ型にした後、半導体層１１のｌ配線層９上
側と対向する領域にイオン注入法等によりボロン等を導
入して配線層９上側と対向する領域の半導体層１１部分
をｎ型にし、ｐｎ接合界面を形成する（図３（ｂ））。
この時、ｐｎ接合界面は、半導体基板１平面に対して垂
直方向に形成される。そして、蒸着法等により全面に膜
厚５００ｎｍ程度のＺｎＳ等の保護膜１２を形成するこ
とにより、図１に示すような半導体装置を得ることがで
きる。なお、保護膜１２は、全面に形成するのではなく
ＨｇＣｄＴｅ半導体層１１部分のみを保護するようにＲ
ＩＥ法等でエッチングして形成してもよい。 このよう
に、本実施例は、上部に信号処理回路部が形成されたＳ
ｉ半導体基板１上にｐｎ接合界面が半導体基板１平面に
対して垂直になるように配置された受光部となるＨｇＣ
ｄＴｅ半導体層１１を形成して構成したため、その受光
部となる半導体層のｐ層及びｎ層を直接半導体基板１上
部に形成したｐ+ 領域２ａ上及びｎ+ 領域２ｂに接続さ
れる配線層９上に形成することができるため、半導体層
１１による段差部分に配線層を形成することなく、半導
体基板１上部に形成した信号処理回路部と容易に電気的
接続することができ、歩留りを向上させることができ
る。
理することにより、ＨｇＣｄＴｅ半導体層１１中のＨｇ
を飛ばして膜内に空格子を形成して、ＨｇＣｄＴｅ半導
体層１１をｐ型にした後、半導体層１１のｌ配線層９上
側と対向する領域にイオン注入法等によりボロン等を導
入して配線層９上側と対向する領域の半導体層１１部分
をｎ型にし、ｐｎ接合界面を形成する（図３（ｂ））。
この時、ｐｎ接合界面は、半導体基板１平面に対して垂
直方向に形成される。そして、蒸着法等により全面に膜
厚５００ｎｍ程度のＺｎＳ等の保護膜１２を形成するこ
とにより、図１に示すような半導体装置を得ることがで
きる。なお、保護膜１２は、全面に形成するのではなく
ＨｇＣｄＴｅ半導体層１１部分のみを保護するようにＲ
ＩＥ法等でエッチングして形成してもよい。 このよう
に、本実施例は、上部に信号処理回路部が形成されたＳ
ｉ半導体基板１上にｐｎ接合界面が半導体基板１平面に
対して垂直になるように配置された受光部となるＨｇＣ
ｄＴｅ半導体層１１を形成して構成したため、その受光
部となる半導体層のｐ層及びｎ層を直接半導体基板１上
部に形成したｐ+ 領域２ａ上及びｎ+ 領域２ｂに接続さ
れる配線層９上に形成することができるため、半導体層
１１による段差部分に配線層を形成することなく、半導
体基板１上部に形成した信号処理回路部と容易に電気的
接続することができ、歩留りを向上させることができ
る。
【００２０】（実施例２）図４は本発明に係る実施例２
の半導体装置の構造を示す断面図、図５，６は図４に示
す半導体装置の製造方法の製造方法を示す図である。図
示例はＳｉ等の半導体基板上に赤外線の受光部となるＨ
ｇＣｄＴｅ等の半導体層と、この受光部で生成した電流
を処理する信号処理回路とを集積した光起電力型赤外検
知素子に適用する場合である。本実施例では、まず、Ｓ
ｉ半導体基板１上部をＲＩＥ法等によりエッチングして
半導体基板１上部に溝２１を形成し（図５（ａ））、Ｓ
ｉ半導体基板１上部に溝２１を挟むようにイオン注入法
等により信号処理回路部を構成するｐ+ 領域２ａ及びｎ
+ 領域２ｂを形成し（図５（ｂ））、ＣＶＤ法等の成長
法及びＲＩＥ法等により、ｐ+ 領域２ａ及びｎ+ 領域２
ｂを覆い、かつｐ+ 領域２ａとｎ+ 領域２ｂ間の溝２１
の所定領域のＳｉ半導体基板１を露出させる開口部３を
有するＳｉＯ2 マスク４を形成した後、ＭＢＥやＭＯＣ
ＶＤ等の気相成長法により開口部３内の露出されたＳｉ
半導体基板１上にＣｄＴｅを選択成長して膜厚５〜１０
μｍ程度のＣｄＴｅ絶縁膜５を形成する（図５
（ｃ））。この時、ＳｉＯ2 マスク４上には、ＣｄＴｅ
絶縁膜５は形成されない。なお、このＣｄＴｅ絶縁膜５
は、全面にＣｄＴｅを成長した後でＣｄＴｅを選択的に
エッチングして形成してもよい。
の半導体装置の構造を示す断面図、図５，６は図４に示
す半導体装置の製造方法の製造方法を示す図である。図
示例はＳｉ等の半導体基板上に赤外線の受光部となるＨ
ｇＣｄＴｅ等の半導体層と、この受光部で生成した電流
を処理する信号処理回路とを集積した光起電力型赤外検
知素子に適用する場合である。本実施例では、まず、Ｓ
ｉ半導体基板１上部をＲＩＥ法等によりエッチングして
半導体基板１上部に溝２１を形成し（図５（ａ））、Ｓ
ｉ半導体基板１上部に溝２１を挟むようにイオン注入法
等により信号処理回路部を構成するｐ+ 領域２ａ及びｎ
+ 領域２ｂを形成し（図５（ｂ））、ＣＶＤ法等の成長
法及びＲＩＥ法等により、ｐ+ 領域２ａ及びｎ+ 領域２
ｂを覆い、かつｐ+ 領域２ａとｎ+ 領域２ｂ間の溝２１
の所定領域のＳｉ半導体基板１を露出させる開口部３を
有するＳｉＯ2 マスク４を形成した後、ＭＢＥやＭＯＣ
ＶＤ等の気相成長法により開口部３内の露出されたＳｉ
半導体基板１上にＣｄＴｅを選択成長して膜厚５〜１０
μｍ程度のＣｄＴｅ絶縁膜５を形成する（図５
（ｃ））。この時、ＳｉＯ2 マスク４上には、ＣｄＴｅ
絶縁膜５は形成されない。なお、このＣｄＴｅ絶縁膜５
は、全面にＣｄＴｅを成長した後でＣｄＴｅを選択的に
エッチングして形成してもよい。
【００２１】次に、マスク４をエッチングにより除去
し、ＣＶＤ法等によりｎ+領域２ｂ間に開口部を持つＳ
ｉＯ2 を堆積して膜厚５００ｎｍ程度のＳｉＯ2 絶縁膜
６を形成した後、ｎ+領域２ｂ間の開口部に熱酸化法に
より５０ｎｍ程度のゲート酸化膜６ａを形成し、ＣＶＤ
法等及びＲＩＥ法等により、ｎ+ 領域２ｂ間のＳｉＯ2
絶縁膜６ａ上に膜厚３００ｎｍ程度のポリシリコン、ポ
リサイド等のゲート電極７を形成する。次いで、ＲＩＥ
法等によりＳｉＯ2 絶縁膜６をエッチングしてｐ + 領域
２ａ及びｎ+ 領域２ｂが露出される開口部８を形成し、
蒸着法等及びＲＩＥ法等により開口部８内のｐ+ 領域２
ａ，ｎ+ 領域２ｂ及びゲート電極７とコンタクトするよ
うに膜厚１μｍ程度のＡｌまたはポリシリコン、ポリサ
イド等からなる配線層９を形成する。この時、溝２１近
傍のｐ+ 領域２ａ及びｎ+ 領域２ｂに接続される配線層
９は、溝２１上部で溝２１内に突出するように疵状に形
成される。次いで、ＣＶＤ法等及びＲＩＥ法等により所
定の配線層９を覆うように膜厚１μｍ程度のＳｉＯ2 絶
縁膜１０を形成する（図６（ａ））。この時、溝２１上
部で疵状に形成される配線層９は、露出される。
し、ＣＶＤ法等によりｎ+領域２ｂ間に開口部を持つＳ
ｉＯ2 を堆積して膜厚５００ｎｍ程度のＳｉＯ2 絶縁膜
６を形成した後、ｎ+領域２ｂ間の開口部に熱酸化法に
より５０ｎｍ程度のゲート酸化膜６ａを形成し、ＣＶＤ
法等及びＲＩＥ法等により、ｎ+ 領域２ｂ間のＳｉＯ2
絶縁膜６ａ上に膜厚３００ｎｍ程度のポリシリコン、ポ
リサイド等のゲート電極７を形成する。次いで、ＲＩＥ
法等によりＳｉＯ2 絶縁膜６をエッチングしてｐ + 領域
２ａ及びｎ+ 領域２ｂが露出される開口部８を形成し、
蒸着法等及びＲＩＥ法等により開口部８内のｐ+ 領域２
ａ，ｎ+ 領域２ｂ及びゲート電極７とコンタクトするよ
うに膜厚１μｍ程度のＡｌまたはポリシリコン、ポリサ
イド等からなる配線層９を形成する。この時、溝２１近
傍のｐ+ 領域２ａ及びｎ+ 領域２ｂに接続される配線層
９は、溝２１上部で溝２１内に突出するように疵状に形
成される。次いで、ＣＶＤ法等及びＲＩＥ法等により所
定の配線層９を覆うように膜厚１μｍ程度のＳｉＯ2 絶
縁膜１０を形成する（図６（ａ））。この時、溝２１上
部で疵状に形成される配線層９は、露出される。
【００２２】次に、ＭＢＥやＭＯＣＶＤ法等の気相成長
法により露出されたＣｄＴｅ絶縁膜５上にＨｇＣｄＴｅ
を選択成長して、膜厚１０μｍ程度のＨｇＣｄＴｅ半導
体層１１を形成する（図６（ｂ））。この時、ＨｇＣｄ
Ｔｅ半導体層１１は、配線層９上にも形成されるが、こ
れはエッチングにより除去しても除去しなくてもよい。
図６（ｂ）ではエッチングにより除去した例を示してい
る。また、ＨｇＣｄＴｅ半導体層１１は、ＳｉＯ2 絶縁
膜６、１０上には形成されず、ＣｄＴｅ絶縁膜５上では
単結晶で形成される。
法により露出されたＣｄＴｅ絶縁膜５上にＨｇＣｄＴｅ
を選択成長して、膜厚１０μｍ程度のＨｇＣｄＴｅ半導
体層１１を形成する（図６（ｂ））。この時、ＨｇＣｄ
Ｔｅ半導体層１１は、配線層９上にも形成されるが、こ
れはエッチングにより除去しても除去しなくてもよい。
図６（ｂ）ではエッチングにより除去した例を示してい
る。また、ＨｇＣｄＴｅ半導体層１１は、ＳｉＯ2 絶縁
膜６、１０上には形成されず、ＣｄＴｅ絶縁膜５上では
単結晶で形成される。
【００２３】次に、例えば３６０℃、１２時間程度熱処
理することにより、ＨｇＣｄＴｅ半導体層１１中のＨｇ
を飛ばして膜内に空格子を形成して、ＨｇＣｄＴｅ半導
体層１１をｐ型にした後、半導体層１１のｎ+ 領域２ｂ
に接続される配線層９側にイオン注入法等によりボロン
等を導入してｎ+ 領域２ｂに接続される配線層９側の半
導体層１１部分をｎ型にし、ｐｎ接合界面を形成する
（図６（ｂ））。この時、ｐｎ接合界面は、溝２１底部
面に対して垂直方向に形成される。そして、蒸着法等に
より全面に膜厚１μｍ程度のＺｎＳ等の保護膜１２を形
成することにより、図４に示すような半導体装置を得る
ことができる。なお、保護膜１２は、全面に形成するの
ではなく、ＨｇＣｄＴｅ半導体層１１部分のみを保護す
るようにＲＩＥ法等でエッチングして形成してもよい。
理することにより、ＨｇＣｄＴｅ半導体層１１中のＨｇ
を飛ばして膜内に空格子を形成して、ＨｇＣｄＴｅ半導
体層１１をｐ型にした後、半導体層１１のｎ+ 領域２ｂ
に接続される配線層９側にイオン注入法等によりボロン
等を導入してｎ+ 領域２ｂに接続される配線層９側の半
導体層１１部分をｎ型にし、ｐｎ接合界面を形成する
（図６（ｂ））。この時、ｐｎ接合界面は、溝２１底部
面に対して垂直方向に形成される。そして、蒸着法等に
より全面に膜厚１μｍ程度のＺｎＳ等の保護膜１２を形
成することにより、図４に示すような半導体装置を得る
ことができる。なお、保護膜１２は、全面に形成するの
ではなく、ＨｇＣｄＴｅ半導体層１１部分のみを保護す
るようにＲＩＥ法等でエッチングして形成してもよい。
【００２４】このように、本実施例では、上部に信号処
理回路部が形成されたＳｉ半導体基板上部に溝２１を形
成し、溝２１側壁と離間し、かつ溝２１底部上にｐｎ接
合界面を有する受光部となるＨｇＣｄＴｅ半導体層１１
を形成して構成したため、熱サイクルを加えて使用した
時、仮にＨｇＣｄＴｅ半導体層１１が圧縮、膨張して
も、その溝２１側壁と離間した隙間で緩和することがで
き、圧縮、膨張応力によるＨｇＣｄＴｅ半導体層１１内
の熱歪を生じ難くして、素子特性の劣化を抑えることが
できる。
理回路部が形成されたＳｉ半導体基板上部に溝２１を形
成し、溝２１側壁と離間し、かつ溝２１底部上にｐｎ接
合界面を有する受光部となるＨｇＣｄＴｅ半導体層１１
を形成して構成したため、熱サイクルを加えて使用した
時、仮にＨｇＣｄＴｅ半導体層１１が圧縮、膨張して
も、その溝２１側壁と離間した隙間で緩和することがで
き、圧縮、膨張応力によるＨｇＣｄＴｅ半導体層１１内
の熱歪を生じ難くして、素子特性の劣化を抑えることが
できる。
【００２５】また、溝２１内にＨｇＣｄＴｅ半導体層１
１を形成し、そのｐｎ接合界面を溝２１底部面に対して
垂直になるように構成したため、ＨｇＣｄＴｅ半導体層
１１による段差部分に形成することなく、ｐ+ 領域２
ａ，ｎ+ 領域２ｂと接続するように溝２１上部で疵状に
形成した配線層９を、ＨｇＣｄＴｅ半導体層１１のｐ層
及びｎ層に容易に接続することができ、歩留りを向上さ
せることができる。
１を形成し、そのｐｎ接合界面を溝２１底部面に対して
垂直になるように構成したため、ＨｇＣｄＴｅ半導体層
１１による段差部分に形成することなく、ｐ+ 領域２
ａ，ｎ+ 領域２ｂと接続するように溝２１上部で疵状に
形成した配線層９を、ＨｇＣｄＴｅ半導体層１１のｐ層
及びｎ層に容易に接続することができ、歩留りを向上さ
せることができる。
【００２６】なお、上記実施例２では、ＨｇＣｄＴｅ半
導体層１１のｐｎ接合界面を溝２１底部面に対して垂直
になるように構成したが、本発明はこれのみに限定され
るものではなく、図７に示す如く、ＨｇＣｄＴｅ半導体
層１１のｐｎ接合界面を溝２１底部面に対して平行にな
るように構成してもよい。この場合も上記実施例２と同
様の効果を得ることができ、従来の溝内に埋め込むよう
に半導体層を形成した際の熱歪による不具合を解消する
ことができるうえ、従来の直接基板上に形成するととも
に、ｐｎ接合界面が基板平面に対して水平方向に配置し
た半導体層を形成した際の、配線の歩留りが低下すると
いう不具合を解消することができる。
導体層１１のｐｎ接合界面を溝２１底部面に対して垂直
になるように構成したが、本発明はこれのみに限定され
るものではなく、図７に示す如く、ＨｇＣｄＴｅ半導体
層１１のｐｎ接合界面を溝２１底部面に対して平行にな
るように構成してもよい。この場合も上記実施例２と同
様の効果を得ることができ、従来の溝内に埋め込むよう
に半導体層を形成した際の熱歪による不具合を解消する
ことができるうえ、従来の直接基板上に形成するととも
に、ｐｎ接合界面が基板平面に対して水平方向に配置し
た半導体層を形成した際の、配線の歩留りが低下すると
いう不具合を解消することができる。
【００２７】なお、上記各実施例では、信号処理回路部
が形成される半導体基板１をＳｉで構成する場合につい
て説明したが、本発明はこれのみに限定されるものでは
なく、例えばＧａＡｓ、ＩｎＡｂ等で構成してもよい。
が形成される半導体基板１をＳｉで構成する場合につい
て説明したが、本発明はこれのみに限定されるものでは
なく、例えばＧａＡｓ、ＩｎＡｂ等で構成してもよい。
【００２８】
【発明の効果】本発明によれば、受光部となる半導体層
に配線層を容易に、かつ歩留り良く形成することがで
き、しかも、熱サイクルを加えて使用した時、受光部と
なる半導体層内に熱歪を生じ難くして素子特性の劣化を
抑えることができるという効果がある。
に配線層を容易に、かつ歩留り良く形成することがで
き、しかも、熱サイクルを加えて使用した時、受光部と
なる半導体層内に熱歪を生じ難くして素子特性の劣化を
抑えることができるという効果がある。
【図１】本発明に係る実施例１の半導体装置の構造を示
す断面図である。
す断面図である。
【図２】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図３】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図４】本発明に係る実施例２の半導体装置の構造を示
す断面図である。
す断面図である。
【図５】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図７】本発明に適用できる半導体装置の構造を示す断
面図である。
面図である。
【図８】従来の半導体装置の構造を示す断面概略図であ
る。
る。
【図９】従来の半導体装置の構造を示す断面概略図であ
る。
る。
１ 半導体基板 ２ａ ｐ+ 領域 ２ｂ ｎ+ 領域 ３、８ 開口部 ４ マスク ５、６、１０ 絶縁膜 ７ ゲート電極 ９ 配線層 １１ 半導体層 １２ 保護膜 ２１ 溝 ６ａ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/08 Ｎ
Claims (7)
- 【請求項１】半導体基板（１）上にｐｎ接合界面が該半
導体基板（１）平面に対して垂直又は略垂直方向に配置
された半導体層（１１）からなる受光部が形成されてな
ることを特徴とする半導体光検知装置。 - 【請求項２】前記半導体層（１）のｐ層及びｎ層は、前
記半導体基板（１）上部に形成した信号処理回路部に電
気的に接続されてなることを特徴とする請求項１記載の
半導体光検知装置。 - 【請求項３】半導体基板（１）上部に溝（２１）が形成
され、該溝（２１）側壁と離間し、かつ該溝（２１）底
部上にｐｎ接合界面を有する半導体層（１１）からなる
受光部が形成されてなることを特徴とする半導体光検知
装置。 - 【請求項４】前記ｐｎ接合界面は、前記溝（２１）底部
面に対して垂直又は略垂直方向に配置されてなることを
特徴とする請求項３記載の半導体光検知装置。 - 【請求項５】前記半導体層（１１）のｐ層及びｎ層は、
前記溝（２１）部近傍の前記半導体基板（１）上から前
記溝（２１）上部に渡って形成した配線層（９）によっ
て前記半導体基板（１）上部に形成した信号処理回路部
に電気的に接続されてなることを特徴とする請求項４記
載の半導体光検知装置。 - 【請求項６】前記ｐｎ接合界面は、前記溝（２１）底部
面に対して水平又は略水平方向に配置されてなることを
特徴とする請求項３記載の半導体光検知装置。 - 【請求項７】前記半導体層（１１）は、ＨｇＣｄＴｅか
らなることを特徴とする請求項１及至６記載の半導体光
検知装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122269A JPH07335929A (ja) | 1994-06-03 | 1994-06-03 | 半導体光検知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122269A JPH07335929A (ja) | 1994-06-03 | 1994-06-03 | 半導体光検知装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335929A true JPH07335929A (ja) | 1995-12-22 |
Family
ID=14831784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122269A Withdrawn JPH07335929A (ja) | 1994-06-03 | 1994-06-03 | 半導体光検知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335929A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007532007A (ja) * | 2004-04-06 | 2007-11-08 | キネテイツク・リミテツド | テルル化カドミウム水銀の製造 |
| JP2008508741A (ja) * | 2004-08-02 | 2008-03-21 | キネテイツク・リミテツド | パターン加工済みのシリコン上でのテルル化カドミウム水銀の製造 |
| JP2009521121A (ja) * | 2005-12-21 | 2009-05-28 | ダーハム サイエンティフィック クリスタルズ リミテッド | デバイス形成方法及びデバイス |
-
1994
- 1994-06-03 JP JP6122269A patent/JPH07335929A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007532007A (ja) * | 2004-04-06 | 2007-11-08 | キネテイツク・リミテツド | テルル化カドミウム水銀の製造 |
| US8021914B2 (en) | 2004-04-06 | 2011-09-20 | Qinetiq Limited | Manufacture of cadmium mercury telluride |
| JP2008508741A (ja) * | 2004-08-02 | 2008-03-21 | キネテイツク・リミテツド | パターン加工済みのシリコン上でのテルル化カドミウム水銀の製造 |
| JP2009521121A (ja) * | 2005-12-21 | 2009-05-28 | ダーハム サイエンティフィック クリスタルズ リミテッド | デバイス形成方法及びデバイス |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |