JPH07334423A - セットアソシアティブ方式のメモリ装置 - Google Patents

セットアソシアティブ方式のメモリ装置

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JPH07334423A
JPH07334423A JP6125380A JP12538094A JPH07334423A JP H07334423 A JPH07334423 A JP H07334423A JP 6125380 A JP6125380 A JP 6125380A JP 12538094 A JP12538094 A JP 12538094A JP H07334423 A JPH07334423 A JP H07334423A
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憲晴 平塚
Fumio Arakawa
文男 荒川
Susumu Narita
進 成田
Osamu Nishii
修 西井
Nobuyuki Hayashi
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Abstract

(57)【要約】 【目的】 消費電力を低減させ、かつ、データ読み出し
時のタイムラグを低減させることが可能なセットアソシ
アティブ方式のメモリ装置を提供すること。 【構成】 タグを格納するタグ格納部と、データを格納
するデータ格納部と、ウェイがヒットしたかを示すウェ
イ判定信号を出力するウェイ判定器と、ウェイ判定信号
に基づきそのウェイのデータを選択するデータ選択器と
を具備するセットアソシアティブ方式のメモリ装置にお
いて、ウェイ判定信号の予測値を発生するウェイ予測部
と、ウェイ予測部からの予測値に基づき予測されたウェ
イのデータ格納部だけを活性化する手段と、ウェイ判定
器からのウェイ判定信号と前記予測値を比較し、不一致
の場合にウェイ予測判定信号を出力するウェイ予測判定
部と、ウェイ予測判定部からのウェイ予測判定信号に基
づきウェイ予測部の予測値をヒットしたウェイを示すウ
ェイ判定信号に変更する手段とを具備する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、セットアソシアティブ
方式のメモリ装置に係わり、特に、消費電力を低減さ
せ、かつ、データ読み出し時のタイムラグを低減させた
セットアソシアティブ方式のメモリ装置に関する。
【０００２】
【従来の技術】従来のセットアソシアティブ方式のメモ
リは、「並列計算機構成論」（富田眞治著、昭晃堂、
２．３．２記憶制御装置、（１）記憶階層方式及び
（２）キャッシュメモリ）に記載されている。
【０００３】図１７は、前記公知文献に記載されてい
る、従来のセットアソシアティブ方式のメモリの概略構
成を示すブロック図であり、２セットアソシアティブの
アドレス変換バッファ（以下、ＴＬＢと称す）６９１と
２セットアソシアティブのキャッシュ６９２から構成さ
れる、ＴＬＢ・キャッシュ装置である。
【０００４】アドレス６００は、論理アドレスであり、
ＴＬＢ６９１により物理アドレスに変換されてキャッシ
ュ６９２に入力される。
【０００５】アドレス６００は、論理ページ番号６０４
とページ内オフセット６０１により構成される。
【０００６】論理ページ番号６０４は、ＴＬＢ６９１に
より物理ページ番号６２５に変換されキャッシュ６９２
に入力される。
【０００７】ページ内オフセット６０１は、変換されず
にそのままキャッシュ６９２に入力される。
【０００８】物理アドレスは、物理ページ番号６２５と
ページ内オフセット６０１により構成される。
【０００９】以下、図１７に示すＴＬＢ・キャッシュ装
置の動作を説明する。
【００１０】論理ページ番号６０４の下位ビット６０２
は、ＴＬＢタグ格納部（６１０，６１１）に入力され、
ＴＬＢタグ（６１２，６１３）が出力される。
【００１１】これらのＴＬＢタグは、ＴＬＢウェイ判定
器６１４に入力される。
【００１２】ここで、６１０はＴＬＢのウェイ０のタグ
を、６１１はＴＬＢのウェイ１のタグをそれぞれ格納す
るメモリである。
【００１３】次に、ＴＬＢウェイ判定器６１４では、論
理ページ番号６０４の上位ビット６０３と各ウェイのＴ
ＬＢタグが比較され、どのウェイのＴＬＢタグと一致し
たかを表すＴＬＢウェイ判定信号６１５が出力される。
【００１４】一方、論理ページ番号６０４の下位ビット
６０２はＴＬＢのＴＬＢデータ格納部（６２０，６２
１）に入力され、物理ページ番号（６２２，６２３）が
出力される。
【００１５】これらの物理ページ番号は、物理ページ番
号選択器６２４に入力される。
【００１６】ここで、６２０はウェイ０の物理ページ番
号を、６２１はウェイ１の物理ページ番号をそれぞれ格
納するメモリである。
【００１７】物理ページ番号選択器６２４では、ＴＬＢ
ウェイ判定信号６１５に基づいて、ウェイ０の物理ペー
ジ番号６２２またはウェイ１の物理ページ番号６２３の
どちらかを選択し物理ページ番号６２５を出力する。
【００１８】ページ内オフセット６０１は、キャッシュ
タグ格納部（６３０，６３１）に入力され、キャッシュ
タグ（６３２，６３３）が出力される。
【００１９】これらのキャッシュタグ（６３２，６３
３）は、キャッシュウェイ判定器６３４に入力される。
【００２０】ここで、６３０はキャッシュのウェイ０の
タグを、６３１はキャッシュのウェイ１のタグをそれぞ
れ格納するメモリである。
【００２１】次に、キャッシュウェイ判定器６３４で
は、物理ページ番号６２５と各ウェイのキャッシュタグ
（６３２，６３３）が比較され、どのウェイのキャッシ
ュタグと一致したかを表すキャッシュウェイ判定信号６
３５が出力される。
【００２２】一方、ページ内オフセット６０１は、キャ
ッシュデータ格納部（６４０，６４１）に入力され、デ
ータ（６４２，６４３）が出力される。
【００２３】これらのデータ（６４２，６４３）は、デ
ータ選択器６４４に入力される。
【００２４】ここで、６４０はウェイ０のデータを、６
４１はウェイ１のデータをそれぞれ格納するメモリであ
る。
【００２５】データ選択器６４４では、キャッシュウェ
イ判定信号６３５に基づいて、データ６４２またはデー
タ６４３を選択しデータ６４５を出力する。
【００２６】このとき、物理ページ番号６２５とウェイ
０のキャッシュタグ６３２が一致していればウェイ０の
データ６４２、物理ページ番号６２５とウェイ１のキャ
ッシュタグ６３３が一致していればウェイ１のデータ６
４３の値がデータ６４５の値となる。
【００２７】データ６４５の値は、一旦ラッチ６４６に
格納されたあと、次のサイクルにおいてデータ６４７と
して出力される。
【００２８】このＴＬＢ・キャッシュ装置においては、
ＴＬＢタグ格納部（６１０，６１１）、ＴＬＢデータ格
納部（６２０，６２１）、キャッシュタグ格納部（６３
０，６３１）、キャッシュデータ格納部（６４０，６４
１）の８つのメモリは、同時に並列的に動作することが
可能である。
【００２９】即ち、論理アドレス６００が入力された時
点で、これら８つのメモリは動作を開始できる。
【００３０】一方、ＴＬＢタグ格納部（６１０，６１
１）、ＴＬＢウェイ判定器６１４、物理ページ番号選択
器６２４、キャッシュウェイ判定器６３４は、同時に実
行することはできず、この順番で順々に実行しなければ
ならない。
【００３１】したがって、キャッシュウェイ判定器６３
４の出力であるキャッシュウェイ判定信号６３５の値を
生成するのには時間がかかる。
【００３２】このような理由から、従来の２セットアソ
シアティブ方式のキャッシュでは、キャッシュウェイ判
定信号６３５の値が判明する前に、あらかじめキャッシ
ュデータ格納部のウェイ０の部分６４０とウェイ１の部
分６４１の両方を動作させ、ウェイ０のデータ６４２と
ウェイ１のデータ６４３を出力しておき、これをキャッ
シュウェイ判定信号６３５で選択する方式がとられてい
た。
【００３３】この方式では、キャッシュデータ格納部
（６４０，６４１）のウェイ０の部分６４０とウェイ１
の部分６４１の両方を同時に動作させるために、キャッ
シュを動作させるための電力が大きくなるという問題点
があった。
【００３４】また、ＴＬＢタグ格納部（６１０，６１
１）、ＴＬＢウェイ判定器６１４、物理ページ番号選択
器６２４、キャッシュウェイ判定器６３４、及び、デー
タ選択器６４４は順番に実行しなければならず、ＴＬＢ
・キャッシュ装置に論理アドレス６００が入力されてか
らデータ６４５が出力されるまでのタイムラグ（遅延時
間）が大きくなるという問題点があった。
【００３５】前記問題点を解決するために、セットアソ
シアティブ方式のキャッシュメモリにおいて、データの
読み出し時のセンスアンプの活性化を、タグからのヒッ
ト信号によって行い、ヒットした時点でセンスアンプを
活性化して、データ読み出し時の消費電力を低減するこ
とが、特開平４−３２８６５６号公報に記載されてい
る。
【００３６】また、前記問題点を解決するために、セッ
トアソシアティブ方式のキャッシュメモリにおいて、外
部から入力されるアドレスとタグ部から読み出されたタ
グとを比較するアドレス比較部からのヒット信号が出力
される前に、直前にアクセスしたデータ部を示すフラグ
情報を記憶部に記憶しておき、該フラグ情報を用いるこ
とにより、アドレス比較器からのヒット信号が出力され
る前に、キャッシュメモリのデータ部からデータをデー
タバスに出力することが、特開平４−２５２３４３号公
報に記載されている。
【００３７】
【発明が解決しようとする課題】前記特開平４−３２８
６５６号公報に記載されたセットアソシアティブ方式の
キャッシュメモリでは、データ読み出し時の消費電力を
低減することが可能であるが、データ読み出しのタイム
ラグを低減することについて考慮されていないという問
題点があった。
【００３８】また、前記特開平４−２５２３４３号公報
に記載されたセットアソシアティブ方式のキャッシュメ
モリでは、データ読み出しのタイムラグを低減すること
が可能であるが、複数の連続した領域を交互にアクセス
する場合にウェイを正しく予測する機構を具備しておら
ず、また、アドレス変換バッファを具備する、セットア
ソシアティブ方式のキャッシュメモリのデータ読み出し
時のタイムラグについて考慮されていないという問題点
があった。
【００３９】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、セット
アソシアティブ方式のメモリ装置において、消費電力を
低減させ、かつ、データ読み出し時のタイムラグを低減
させることが可能な技術を提供することにある。
【００４０】また、本発明の他の目的は、アドレス変換
バッファを具備する、セットアソシアティブ方式のメモ
リ装置において、消費電力を低減させ、かつ、データ読
み出し時のタイムラグを低減させることが可能な技術を
提供することにある。
【００４１】また、本発明の他の目的は、アドレス変換
バッファを具備する、セットアソシアティブ方式のメモ
リ装置において、いくつかの連続した領域を交互にアク
セスする場合に、データ読み出しのタイムラグを低減さ
せることが可能な技術を提供することにある。
【００４２】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【００４３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００４４】（１）タグを格納するタグ格納部と、デー
タを格納するデータ格納部と、アクセスアドレスの一部
とタグ格納部に格納されているタグとを比較しどのウェ
イがヒットしたかを示すウェイ判定信号を出力するウェ
イ判定器と、ウェイ選択信号に基づきその選択されたウ
ェイのデータ格納部のデータを選択するデータ選択器と
を具備するセットアソシアティブ方式のメモリ装置にお
いて、ウェイ判定信号の予測値を発生するウェイ予測部
と、ウェイ予測部からの予測値に基づき予測されたウェ
イのデータ格納部だけを活性化する手段と、前記予測値
をウェイ選択信号としてデータ選択器に入力する手段
と、ウェイ判定器からのウェイ判定信号と前記予測値を
比較し、不一致の場合にウェイ予測判定信号を出力する
ウェイ予測判定部と、ウェイ予測判定部からのウェイ予
測判定信号に基づきウェイ予測部の予測値をヒットした
ウェイを示すウェイ判定信号に変更する手段とを具備す
ることを特徴とする。
【００４５】（２）前記（１）の手段において、ウェイ
予測部からの予測値に基づき予測されたウェイのタグ格
納部だけを活性化する手段を、さらに具備することを特
徴とする。
【００４６】（３）前記（１）または（２）の手段にお
いて、ウェイ予測部が、ウェイの番号値を記憶する複数
の予測ウェイラッチを有し、複数の連続した領域をアク
セスする場合に、対応する複数の予測ウェイラッチに記
憶されたウェイの番号値をウェイ判定信号の予測値とし
て出力することを特徴とする。
【００４７】（４）前記（１）ないし（３）の手段にお
いて、メモリ装置が、さらに、セットアソシアティブ方
式のアドレス変換バッファを具備し、前記メモリ装置の
ウェイ判定器が、アドレス変換バッファからのＴＬＢデ
ータとタグ格納部に格納されているタグとを比較しどの
ウェイがヒットしたかを示すウェイ判定信号を出力し、
前記アドレス変換バッファが、ＴＬＢタグを格納するＴ
ＬＢタグ格納部と、ＴＬＢデータを格納するＴＬＢデー
タ格納部と、アクセスアドレスの一部とＴＬＢタグ格納
部に格納されているＴＬＢタグとを比較しどのウェイが
ヒットしたかを示すＴＬＢウェイ判定信号を出力するＴ
ＬＢウェイ判定器と、ＴＬＢウェイ判定信号の予測値を
発生するＴＬＢウェイ予測部と、前記ＴＬＢウェイ予測
部からの予測値に基づき予測されたＴＬＢウェイのＴＬ
Ｂデータ格納部だけを活性化する手段と、前記ＴＬＢウ
ェイ予測部からの予測値がウェイ選択信号として入力さ
れ、予測されたウェイのＴＬＢデータ格納部のＴＬＢデ
ータを選択するＴＬＢデータ選択器と、ＴＬＢウェイ判
定器からのＴＬＢウェイ判定信号と前記予測値を比較
し、不一致の場合にＴＬＢウェイ予測判定信号を出力す
るＴＬＢウェイ予測判定部と、ＴＬＢウェイ予測判定部
からのＴＬＢウェイ予測判定信号に基づきＴＬＢウェイ
予測部の予測値をヒットしたウェイを示すＴＬＢウェイ
判定信号に変更する手段とを具備することを特徴とす
る。
【００４８】（５）前記（４）の手段において、ＴＬＢ
ウェイ予測部からの予測値に基づき予測されたウェイの
ＴＬＢタグ格納部だけを活性化する手段を、さらに具備
することを特徴とする。
【００４９】（６）前記（４）または（５）の手段にお
いて、前記ＴＬＢウェイ予測部が、ウェイの番号値を記
憶する複数のＴＬＢ予測ウェイラッチを有し、複数の連
続した領域をアクセスする場合に、対応する複数のＴＬ
Ｂ予測ウェイラッチに記憶されたＴＬＢウェイの番号値
をＴＬＢウェイ判定信号の予測値として出力することを
特徴とする。
【００５０】（７）タグを格納するタグ格納部と、デー
タを格納するデータ格納部と、アクセスアドレスの一部
とタグ格納部に格納されているタグとを比較しどのウェ
イがヒットしたかを示すウェイ判定信号を出力するウェ
イ判定器と、ウェイ選択信号に基づき選択されたウェイ
のデータ格納部のデータを選択するデータ選択器とを具
備するセットアソシアティブ方式のメモリ装置におい
て、ウェイの番号値を記憶する複数の予測ウェイラッチ
を有し、複数の連続した領域をアクセスする場合に、対
応する複数の予測ウェイラッチに記憶されたウェイの番
号値をウェイ判定信号の予測値として出力するウェイ予
測部と、前記予測値をウェイ選択信号としてデータ選択
器に入力する手段と、ウェイ判定器からのウェイ判定信
号と前記予測値を比較し、不一致の場合にウェイ予測判
定信号を出力するウェイ予測判定部と、ウェイ予測判定
部からのウェイ予測判定信号に基づきウェイ予測部の予
測値をヒットしたウェイを示すウェイ判定信号に変更す
る手段とを具備することを特徴とする。
【００５１】（８）前記（７）の手段において、前記メ
モリ装置が、さらに、セットアソシアティブ方式のアド
レス変換バッファを具備し、前記メモリ装置のウェイ判
定器が、アドレス変換バッファからのＴＬＢデータとタ
グ格納部に格納されているタグとを比較しどのウェイが
ヒットしたかを示すウェイ判定信号を出力し、前記アド
レス変換バッファが、ＴＬＢタグを格納するＴＬＢタグ
格納部と、ＴＬＢデータを格納するＴＬＢデータ格納部
と、アクセスアドレスの一部とＴＬＢタグ格納部に格納
されているＴＬＢタグとを比較しどのウェイがヒットし
たかを示すＴＬＢウェイ判定信号を出力するＴＬＢウェ
イ判定器と、ウェイの番号値を記憶する複数のＴＬＢ予
測ウェイラッチを有し、複数の連続した領域をアクセス
する場合に、対応する複数のＴＬＢ予測ウェイラッチに
記憶されたＴＬＢウェイの番号値をＴＬＢウェイ判定信
号の予測値として出力するＴＬＢウェイ予測部と、ＴＬ
Ｂウェイ予測部からの予測値が選択信号として入力さ
れ、予測されたウェイのＴＬＢデータ格納部のＴＬＢデ
ータを選択するＴＬＢデータ選択器と、ＴＬＢウェイ判
定器からのＴＬＢウェイ判定信号と前記予測値を比較
し、不一致の場合にＴＬＢウェイ予測判定信号を出力す
るＴＬＢウェイ予測判定部と、ＴＬＢウェイ予測判定部
からのＴＬＢウェイ予測判定信号に基づきＴＬＢウェイ
予測部の予測値をヒットしたウェイを示すＴＬＢウェイ
判定信号に変更する手段とを具備することを特徴とす
る。
【００５２】
【作用】前記（１）または（２）項に記載された手段に
よれば、セットアソシアティブ方式のメモリ装置におい
て、ウェイ予測部によってどのウェイがヒットするかを
予測し、予測されたウェイのデータ格納部、あるいは、
予測されたタグ格納部およびデータ格納部のみを動作さ
せるようにしたので、メモリ装置を動作させるための消
費電力を低減させ、かつ、データ読み出しのタイムラグ
を低減させることが可能となる。
【００５３】また、前記（３）項に記載された手段によ
れば、ウェイ予測部によってどのウェイがヒットするか
を予測し、予測された予測されたウェイのデータ格納
部、あるいは、予測されたタグ格納部およびデータ格納
部のみを動作させるようにしたセットアソシアティブ方
式のメモリ装置において、複数の連続した領域をアクセ
スする場合に、ウェイ予測部の複数の予測ウェイラッチ
に記憶されたウェイの番号値をウェイ判定信号の予測値
として用いるようにしたので、いくつかの連続した領域
を交互にアクセスする場合に、メモリ装置を動作させる
ための消費電力を低減させ、かつ、データ読み出しのタ
イムラグを低減させることが可能となる。
【００５４】また、前記（４）または（５）項に記載さ
れた手段によれば、アドレス変換バッファを具備するセ
ットアソシアティブ方式のメモリ装置において、アドレ
ス変換バッファのＴＬＢウェイ予測部によってアドレス
変換バッファのどのウェイがヒットするかを予測し、予
測されたウェイのＴＬＢデータ格納部、あるいは、予測
されたＴＬＢタグ格納部およびＴＬＢデータ格納部のみ
を動作させるようにするとともに、メモリ装置のウェイ
予測部によってメモリ装置のどのウェイがヒットするか
を予測し、予測されたウェイのデータ格納部、あるい
は、予測されたタグ格納部およびデータ格納部のみを動
作させるようにしたので、アドレス変換バッファを具備
するメモリ装置を動作させるための消費電力を低減さ
せ、かつ、データ読み出しのタイムラグを低減させるこ
とが可能となる。
【００５５】また、前記（６）項に記載された手段によ
れば、アドレス変換バッファのＴＬＢウェイ予測部によ
ってアドレス変換バッファのどのウェイがヒットするか
を予測し、予測されたウェイのＴＬＢデータ格納部、あ
るいは、予測されたＴＬＢタグ格納部およびＴＬＢデー
タ格納部のみを動作させるようにするとともに、メモリ
装置のウェイ予測部によってメモリ装置のどのウェイが
ヒットするかを予測し、予測された予測されたウェイの
データ格納部、あるいは、予測されたタグ格納部および
データ格納部のみを動作させるようにした、アドレス変
換バッファを具備するセットアソシアティブ方式のメモ
リ装置において、複数の連続した領域をアクセスする場
合に、アドレス変換バッファのＴＬＢウェイ予測部およ
びメモリ装置のウェイ予測部の複数の予測ウェイラッチ
に記憶されたウェイの番号値を、アドレス変換バッファ
のＴＬＢウェイ判定信号およびメモリ装置のウェイ判定
信号の予測値として用いるようにしたので、いくつかの
連続した領域を交互にアクセスする場合に、メモリ装置
を動作させるための消費電力を低減させ、かつ、データ
読み出しのタイムラグを低減させることが可能となる。
【００５６】また、前記（７）項に記載された手段によ
れば、セットアソシアティブ方式のメモリ装置におい
て、ウェイの番号値を記憶する複数の予測ウェイラッチ
を有するウェイ予測部により、複数の連続した領域をア
クセスする場合に、どのウェイがヒットするかを予測す
るようにしたので、いくつかの連続した領域を交互にア
クセスする場合に、データ読み出しのタイムラグを低減
させることが可能となる。
【００５７】また、前記（８）項に記載された手段によ
れば、アドレス変換バッファを具備するセットアソシア
ティブ方式のメモリ装置において、複数の連続した領域
をアクセスする場合に、ウェイの番号値を記憶する複数
のＴＬＢ予測ウェイラッチを有するＴＬＢウェイ予測部
により、アドレス変換バッファのどのウェイがヒットす
るかを予測するとともに、ウェイの番号値を記憶する複
数の予測ウェイラッチを有するウェイ予測部により、メ
モリ装置のどのウェイがヒットするかを予測するように
したので、データ読み出しのタイムラグを低減させるこ
とが可能となる。
【００５８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００５９】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００６０】図１は、本発明のメモリ装置の一実施例
（実施例１）であるキャッシュの概略構成を示すブロッ
ク図であり、本実施例１のキャッシュをプロセッサに適
用した例を示す図である。
【００６１】図１において、プロセッサは、プロセッサ
本体１８２、アドレス変換バッファ（以下、ＴＬＢと称
す）１９１、キャッシュ１９２、キャッシュウェイ予測
部１９３、及び、キャッシュウェイ予測判定部１９４か
ら構成される。
【００６２】プロセッサ本体１８２は、アドレス生成部
１９０とデータ処理部１９５を含んでいる。
【００６３】ＴＬＢ１９１は、２セットアソシアティブ
方式のメモリであり、また、キャッシュ１９２は２セッ
トアソシアティブ方式のメモリであり、ウェイの予測を
行なっている。
【００６４】図２は、図１に示す、キャッシュ１９２、
キャッシュウェイ予測部１９３、及び、キャッシュウェ
イ予測判定部１９４のより詳細な構成を拡大して示すブ
ロック図であり、図３は、図１に示すＴＬＢ１９１のよ
り詳細な構成を拡大して示すブロック図である。
【００６５】図４は、図１に示すプロセッサのタイムチ
ャートを示す図である。
【００６６】図４は、キャッシュのウェイ０が予測さ
れ、予測がヒットした場合のタイムチャートを示す図で
ある。
【００６７】まず、図１と図４を用いて、図１に示すプ
ロセッサの動作の概要を説明する。
【００６８】図１に示すプロセッサは、パイプライン制
御で処理される。
【００６９】図４における、数字４０１は命令の番号を
表し、１と番号の書かれた領域は、命令１を処理してい
ることを示す。
【００７０】以下、命令１の処理について述べる。
【００７１】図１に示すように、ＴＬＢ１９１、キャッ
シュ１９２、キャッシュウェイ予測部１９３、及び、キ
ャッシュウェイ予測判定器１９４から構成される部分
は、動作するタイミングの違いによりメモリ部１８０と
ウェイ判定部１８１に分けられる。
【００７２】時刻１で、アドレス生成部１９０はアドレ
スを生成し、次の時刻に前記アドレスをアドレス１００
として出力する。
【００７３】時刻２で、メモリ部１８０は、アドレス１
００を入力して１サイクル後にデータ１４７をデータ処
理部１９５に出力する。
【００７４】このとき、キャッシュウェイ予測部１９３
の出力信号であるキャッシュ予測ウェイ信号１５１はウ
ェイ０を示しており、メモリ部１８０のキャッシュデー
タ格納部１４０、１４１に関しては、予測されたウェ
イ、すなわち、ウェイ０のキャッシュデータ格納部１４
０のみが動作する。
【００７５】そして、前記キャッシュデータ格納部１４
０から読み出されたデータがデータ１４７として出力さ
れる。
【００７６】時刻３では、データ処理部１９５がデータ
１４７を入力して処理する。
【００７７】また、時刻３では、ウェイ判定部１８１に
よって、メモリ部１８０から読み出されたデータ１４７
が正しいウェイのデータであるか確認するための判定が
行われる。
【００７８】メモリ部１８０とこのウェイ判定部１８１
はパイプライン方式で処理を行うことができる。
【００７９】すなわち、時刻３において命令１がウェイ
判定部１８１で処理されているときは、命令２がメモリ
部１８０で処理される。
【００８０】すべての命令のデータがウェイ判定部１８
１によって、正しいウェイのデータであると判定される
と（すなわち、ウェイ予測がヒットすると）、図４のよ
うなタイムチャートとデータが処理される。
【００８１】次に、図１〜図４を用いて、図１に示すプ
ロセッサの動作の詳細を説明する。
【００８２】最初に、時刻２におけるメモリ部１８０の
動作ついて説明する。
【００８３】まず、論理ページ番号上位ビット１０３
は、ラッチ１０５に格納される。
【００８４】また、論理ページ番号下位ビット１０２
は、ＴＬＢタグ格納部（１１０，１１１）と、ＴＬＢの
ＴＬＢデータ格納部（１２０，１２１）にそれぞれ入力
される。
【００８５】そして、ＴＬＢタグ格納部（１１０，１１
１）とＴＬＢのＴＬＢデータ格納部（１２０，１２１）
が動作し、それぞれの出力がラッチ１１６、１１７、１
２６および１２７にそれぞれ格納される。
【００８６】一方、アドレスのページ内オフセット１０
１は、キャッシュタグ格納部（１３０，１３１）と、キ
ャッシュデータ格納部（１４０，１４１）に入力され
る。
【００８７】そして、前記キャッシュタグ格納部（１３
０，１３１）が動作して、それぞれキャッシュタグ（１
３２，１３３）にタグの値を出力し、前記値はそれぞれ
ラッチ（１３６，１３７）に格納される。
【００８８】また、キャッシュウェイ予測部１９３から
キャッシュ予測ウェイ信号１５１が出力される。
【００８９】前記信号１５１の値は予測されたウェイ、
すなわち、ウェイ０を示す。
【００９０】この信号１５１は、ウェイデコーダ１６０
でデコードされて、キャッシュデータ格納部（１４０，
１４１）に入力される。
【００９１】このとき、信号１５１の値がウェイ０を示
すので、ウェイデコーダ１６０からウェイ０のデータ格
納部１４０を動作させるための信号１６１が出力され
る。
【００９２】この信号１６１により、データ格納部１４
０が動作し、データ１４２を出力する。この場合、デー
タ格納部１４１は動作しない。
【００９３】データ選択器１４４には、予測されたウェ
イのデータ１４２とキャッシュ予測ウェイ信号１５１が
入力される。
【００９４】データ選択器１４４では、キャッシュ予測
ウェイ信号１５１により示されたウェイ、すなわち、ウ
ェイ０のデータ１４２が選択されてデータ１４５に出力
される。
【００９５】また、キャッシュ予測ウェイ信号１５１は
ラッチ１５２に格納される。
【００９６】以上の処理が１サイクルで行なわれる。
【００９７】図７は、ウェイデコーダ１６０の構成を示
す図である。
【００９８】キャッシュ予測ウェイ信号１５１は、２ビ
ットの信号であり、ウェイ０が予測されたことを表す信
号とウェイ１が予測されたことを表す信号により構成さ
れる。
【００９９】ウェイデコーダ１６０では、２ビットの信
号を１ビットづつに分解してウェイ０が予測されたこと
を表す信号をキャッシュウェイ０イネーブル信号１６１
として、ウェイ１が予測されたことを表す信号をキャッ
シュウェイ１イネーブル信号１６２としてそれぞれ出力
する。
【０１００】次に、時刻３におけるウェイ判定部の動作
について説明する。
【０１０１】ラッチ１０５に格納された論理ページ番号
上位ビットと、ラッチ（１１６，１１７）に格納された
ＴＬＢタグと、ラッチ（１２６，１２７）に格納された
物理ページ番号とに基づき、ＴＬＢウェイ判定器１１４
と物理ページ番号選択器１２４によって、物理ページ番
号１２５の値が生成される。
【０１０２】さらに、ラッチ（１３６，１３７）に格納
されたキャッシュタグと物理ページ番号１２５とに基づ
き、キャッシュウェイ判定器１３４によってキャッシュ
ウェイ判定信号１３５に値が出力される。
【０１０３】キャッシュウェイ判定信号１３５は２ビッ
トの信号であり、物理ページ番号１２５とウェイ０のキ
ャッシュタグ１３８が一致したかどうかを示す１ビット
信号と物理ページ番号１２５とウェイ１のキャッシュタ
グ１３９が一致したかを示す１ビット信号により構成さ
れる。
【０１０４】キャッシュウェイ予測判定器１５４では、
ラッチ１５２に格納されたキャッシュ予測ウェイ信号１
５１の値とキャッシュウェイ判定信号１３５とに基づい
てキャッシュ１９２のウェイ予測がミスしたかどうかを
判定する。
【０１０５】図６は、図１に示すキャッシュウェイ予測
判定器１５４を含むキャッシュウェイ予測判定部１９４
のより詳細な構成を示ブロック図である。
【０１０６】キャッシュ１９２の予測されたウェイを示
す信号１５３は２ビットの信号であり、ウェイ０が予測
されたことを示す信号７１０とウェイ１が予測されたこ
とを示す信号７１１により構成される。
【０１０７】また、キャッシュウェイ判定信号１３５は
２ビットの信号であり、ウェイ０がヒットしたことを示
す信号７１２とウェイ１がヒットしたことを示す信号７
１３により構成される。
【０１０８】ＡＮＤ演算器７００は、ウェイ０が予測さ
れ、かつ、ウェイ０がヒットしたときに１を出力する。
【０１０９】また、ＡＮＤ演算器７０１は、ウェイ１が
予測され、かつ、ウェイ１がヒットしたときに１を出力
する。
【０１１０】キャッシュウェイ予測判定禁止信号７０４
は、キャッシュウェイ予測判定を行なわないときに１を
出力する信号であり、時刻３では０を出力している。
【０１１１】ＯＲ演算器７０５は、ウェイ０が予測され
かつウェイ０がヒットしたか、または、ウェイ１が予測
されかつウェイ１がヒットしたとき１を出力する。
【０１１２】すなわち、ＯＲ演算器７０５は、キャッシ
ュのウェイ予測がヒットした場合に１を出力する。
【０１１３】ＮＯＴ演算器７０７は、キャッシュのウェ
イ予測がミスした場合にキャッシュウェイ予測判定信号
１５５に１の値を出力する。
【０１１４】時刻３では、命令１に関する処理がキャッ
シュウェイ予測判定器１５４で行なわれ、ウェイ０が予
測されてウェイ０がヒットしているのでＡＮＤ演算器７
００の出力信号７０２の値が１となる。
【０１１５】そして、キャッシュウェイ予測判定信号１
５５の値は０となり、キャッシュウェイ予測判定信号１
５５ウェイ予測がヒットしたことを示す。
【０１１６】ウェイ予測がヒットすれば、図４に示すよ
うに命令１と命令２はパイプラインで実行することがで
きる。
【０１１７】次に、キャッシュウェイ予測部１９３にお
いてウェイ０を予測したにもかかわらず、キャッシュ１
９２のウェイ１がヒットした場合について述べる。
【０１１８】この場合には、ウェイ予測がミスしたこと
になる。
【０１１９】キャッシュ１９２のウェイ１がヒットする
と、キャッシュウェイ判定信号１３５の値はウェイ１を
示し、図６に示す信号７１２の値が０に、信号７１３の
値が１となる。
【０１２０】一方、ウェイ０が予測されていたので、信
号７１０の値は１、信号７１１の値は０であるから、Ａ
ＮＤ演算器７００及び７０１の出力はともに０となり、
信号７０６の値は０に、キャッシュウェイ予測判定信号
１５５の値は１になる。
【０１２１】すなわち、キャッシュウェイ予測判定信号
１５５はウェイ予測ミスを示す。
【０１２２】キャッシュウェイ予測判定信号１５５の値
が１となると例外的な処理が実行される。
【０１２３】図５は、前記した場合のタイムチャートを
示す図である。
【０１２４】図５は、命令１でウェイ０が予測されてウ
ェイ予測がミスし、命令２以降でウェイ１が予測されて
ウェイ予測がヒットした場合のタイムチャートである。
【０１２５】時刻３で、命令１のキャッシュウェイ予測
判定信号１５５がウェイ予測のミスを示した場合、パイ
プライン制御信号１５６が出力されて、時刻３に行なわ
れようとしているプロセッサ本体１８２、ＴＬＢ１９
１、キャッシュ１９２の動作を抑止する。
【０１２６】ＴＬＢ１９１では、次の命令、すなわち、
命令２の処理を開始しているが、途中で抑止される。
【０１２７】また、時刻３では、キャッシュウェイ予測
判定信号１５５によって、キャッシュウェイ判定信号１
３５がラッチ１５０に格納される。
【０１２８】これにより、キャッシュ予測ウェイ信号１
５１の値が置き変わる。
【０１２９】すなわち、時刻４からは、キャッシュ予測
ウェイ信号１５１の値は、時刻３でキャッシュがヒット
したウェイであるウェイ１を示す。
【０１３０】時刻４では、新しい値を持つキャッシュ予
測ウェイ信号１５１が出力され、ウェイ１のキャッシュ
データ格納部１４１を動作させる。
【０１３１】キャッシュデータ格納部１４１の出力であ
るウェイ１のデータ１４３は、キャッシュ予測ウェイ信
号１５１によりデータ選択器１４４で選択されてラッチ
１４６に格納される。
【０１３２】時刻５では、ラッチ１４６に格納されたウ
ェイ１のデータがキャッシュ１９２から出力され、デー
タ処理部１９５で処理される。
【０１３３】なお、本実施例１において、キャッシュウ
ェイ予測部１９３からの出力信号であるキャッシュ予測
ウェイ信号１５１により、予測されたウェイのデータ格
納部（１４０，１４１）だけでなく、予測されたウェイ
のタグ格納部（１３０，１３１）だけを活性化すること
も可能である。
【０１３４】図８は、本発明のメモリ装置の他の実施例
（実施例２）であるアドレス変換バッファ（ＴＬＢ）
と、キャッシュの概略構成を示すブロック図であり、本
実施例２のアドレス変換バッファ（ＴＬＢ）９９１と、
キャッシュ９９２をプロセッサに適用した例を示す図で
ある。
【０１３５】図８に示すプロセッサは、図１に示すプロ
セッサにおいて、ＴＬＢウェイ予測部９９６とＴＬＢウ
ェイ予測判定部９９７を付加し、ＴＬＢについてもウェ
イの予測を行なうようにしたものである。
【０１３６】本実施例２のＴＬＢウェイ予測部９９６、
および、ＴＬＢウェイ予測判定部９９７の構成は、前記
実施例１のキャッシュウェイ予測部１９３、キャッシュ
ウェイ予測判定部１９４と同じである。
【０１３７】図８に示すプロセッサ本体９８２、キャッ
シュ９９２、キャッシュウェイ予測部９９３、キャッシ
ュウェイ予測判定部９９４は、それぞれ、図１に示すプ
ロセッサ本体１８２、キャッシュ１９２、キャッシュウ
ェイ予測部１９３、キャッシュウェイ予測判定部１９４
に対応している。
【０１３８】図９は、図８に示すプロセッサのタイムチ
ャートを示す図である。
【０１３９】図９は、命令１から命令４のすべての命令
について、ＴＬＢのウェイ０が予測され、予測がヒット
した場合のタイムチャートを示す図である。
【０１４０】図８、図９を用いて、図８に示すプロセッ
サの動作の概要を説明する。
【０１４１】図８に示すプロセッサは、パイプライン制
御で処理される。
【０１４２】図９において、数字１００１は命令の番号
を表し、１と番号の書かれた領域は、命令１を処理して
いることを示す。
【０１４３】以下、命令１の処理について述べる。
【０１４４】図９に示すように、ＴＬＢ９９１、キャッ
シュ９９２、ＴＬＢウェイ予測部９９６、及び、ＴＬＢ
ウェイ予測判定部９９７、キャッシュウェイ予測部９９
３、及び、キャッシュウェイ予測判定部９９４から構成
される部分は、動作するタイミングの違いによりメモリ
部９８０とウェイ判定部９８１に分けられる。
【０１４５】時刻１で、アドレス生成部９９０はアドレ
スを生成し、次の時刻にアドレス９００を出力する。
【０１４６】時刻２で、メモリ部９８０は、アドレス９
００を入力して１サイクル後にデータ９４７をデータ処
理部９９５に出力する。
【０１４７】ＴＬＢデータ格納部（９２０，９２１）に
関しては、ＴＬＢウェイ予測部９９６で予測されたウェ
イのＴＬＢデータ格納部９２０だけが動作する。
【０１４８】ここでは、ＴＬＢウェイ予測部９９６でウ
ェイ０が予測されているので、前記ＴＬＢウェイ予測部
９９６の出力であるＴＬＢ予測ウェイ信号９６１はウェ
イ０を示す。
【０１４９】そして、前記ＴＬＢ予測ウェイ信号９６１
がＴＬＢ９９１に入力されて、ＴＬＢデータ格納部９２
０が動作する。
【０１５０】また、キャッシュデータ格納部（９４０，
９４１）に関しては、キャッシュウェイ予測部９９３で
予測されたウェイのキャッシュデータ格納部９４０だけ
が動作し、キャッシュデータ格納部９４０から読み出さ
れたデータがデータ９４７として出力される。
【０１５１】また、時刻２では、ＴＬＢタグ格納部（９
１０，９１１）と、キャッシュタグ格納部（９３０，９
３１）が動作する。
【０１５２】そして、時刻３では、データ処理部９９５
がデータ９４７を入力して処理する。
【０１５３】また、ＴＬＢ９９１では、論理ページ番号
９０４の上位ビットと前時刻にＴＬＢタグ格納部（９１
０，９１１）から読みだされたＴＬＢタグが比較され、
ＴＬＢウェイ判定信号９６０を出力する。
【０１５４】さらに、ＴＬＢ９９１から前時刻にＴＬＢ
ウェイ予測部９９６で予測されたウェイ、すなわち、ウ
ェイ０のＴＬＢデータ格納部９２０から読みだされた物
理ページ番号９２５が出力され、キャッシュ９９２に送
られる。
【０１５５】キャッシュ９９２では、物理ページ番号９
２５と前時刻にキャッシュタグ格納部（９３０，９３
１）から読みだされたキャッシュタグが比較され、キャ
ッシュウェイ判定信号９３５を出力する。
【０１５６】また、時刻３では、ＴＬＢウェイ予測判定
部９９７において、ＴＬＢウェイ判定信号９６０の値と
前時刻に出力されたＴＬＢ予測ウェイ信号９６１の値を
もとにＴＬＢのウェイ予測がミスしていたかどうか判定
する。
【０１５７】さらに、時刻３では、キャッシュウェイ予
測判定部９９４により、時刻２におけるキャッシュウェ
イ予測がミスしていたかどうかを判定する。
【０１５８】もし、ＴＬＢウェイ予測とキャッシュウェ
イ予測がともにヒットしていれば、第１０図のようなタ
イムチャートとなる。
【０１５９】次に、ＴＬＢのウェイ０を予測したにもか
かわらず、ＴＬＢのウェイ１がヒットした場合について
説明する。
【０１６０】この場合には、ＴＬＢウェイ判定信号９６
０の値がウェイ１を示し、ＴＬＢウェイ予測判定部９９
７はＴＬＢウェイ予測がミスしたものと判定する。
【０１６１】図１０は、前記した場合のタイムチャート
を示す図である。
【０１６２】この場合には、ＴＬＢウェイ予測判定信号
９６２に値１が出力され、この値１は、ＴＬＢウェイ予
測ミスを示している。
【０１６３】そして、ＴＬＢウェイ予測判定信号９６２
によって、ＴＬＢウェイ判定信号９６０の値がＴＬＢウ
ェイ予測部９９６に格納される。
【０１６４】この格納によって、時刻３におけるＴＬＢ
ウェイ判定信号９６０の値、すなわち、ウェイ１を示す
値が、時刻４からはＴＬＢ予測ウェイ信号９６１に出力
される。
【０１６５】また、時刻３において、パイプライン制御
信号９６３が出力されて、時刻３に行なわれようとして
いるプロセッサ本体９８２、ＴＬＢ９９１、キャッシュ
９９２の動作を抑止する。
【０１６６】ＴＬＢ９９１やキャッシュ９９２では次の
命令、すなわち、命令２の処理を開始しているが、途中
で抑止される。
【０１６７】時刻４では、新しい値をＴＬＢ予測ウェイ
信号９６１が出力される。
【０１６８】前記ＴＬＢ予測ウェイ信号９６１の値はウ
ェイ１を示しており、ウェイ１のＴＬＢデータ格納部９
２１を動作させる。
【０１６９】一方、時刻４では、キャッシュ９９２は動
作せずに内部状態を保持する。
【０１７０】時刻５では、ＴＬＢデータ格納部９２１の
出力が物理ページ番号９２５に出力される。
【０１７１】そして、キャッシュ９９２よりキャッシュ
ウェイ判定信号９３５が出力されてキャッシュウェイ予
測判定部９９４に送られ、キャッシュウェイ予測判定部
９９４でキャッシュのウェイ予測がミスしていないかど
うかの判定が行なわれる。
【０１７２】なお、本実施例２において、ＴＬＢウェイ
予測部９９６からの出力信号であるＴＬＢ予測ウェイ信
号９６１により、予測されたウェイのＴＬＢデータ格納
部（９２０，９２１）だけでなく、予測されたウェイの
ＴＬＢタグ格納部（９１０，９１１）だけを活性化する
ことも可能である。
【０１７３】図１１は、本発明のメモリ装置の他の実施
例（実施例３）であるキャッシュの概略構成を示すブロ
ック図であり、本実施例３のキャッシュをプロセッサに
適用した例を示す図である。
【０１７４】図１１は、図１に示すプロッセサのアドレ
ス生成部１９０をアドレス生成部１２９０に、キャッシ
ュウェイ予測部１９３をキャッシュウェイ予測部１２９
３にそれぞれ変更し、さらに、アドレス制御部１２９６
を付加したものである。
【０１７５】図１１に示すプロセッサ本体１２８２、Ｔ
ＬＢ１２９１、キャッシュ１２９２、キャッシュウェイ
予測部１２９３、キャッシュウェイ予測判定部１２９４
は、それぞれ、図１に示すプロセッサ本体１８２、ＴＬ
Ｂ１９１、キャッシュ１９２、キャッシュウェイ予測器
１９３、キャッシュウェイ予測判定部１９４に対応して
いる。
【０１７６】アドレス生成部１２９０は、４つのアドレ
スラッチ１２２０〜１２２３を持っている。
【０１７７】本実施例３においては、それぞれの前記ア
ドレスラッチ１２２０〜１２２３に対応するキャッシュ
予測ウェイラッチ１２３０〜１２３３をキャッシュウェ
イ予測部１２９３が持っていることが特徴である。
【０１７８】アドレス生成部１２９０は、１２２０〜１
２２３の４つのアドレスラッチを持ち、前記ラッチの出
力のうちのいずれかひとつをアドレス選択器１２２４に
よって選択し、アドレス加算器１２２６とラッチ１２２
８を経て１サイクル後にアドレス１２００に出力する。
【０１７９】一方、キャッシュウェイ予測部１２９３
は、アドレスラッチ１２２０〜１２２３に対応する４つ
のキャッシュ予測ウェイラッチ１２３０〜１２３３を持
ち、アドレス選択器１２２４において、その出力が選択
されたアドレスラッチに対応するキャッシュ予測ウェイ
ラッチの出力をキャッシュ予測ウェイ選択器１２３４に
よって選択してキャッシュ予測ウェイ信号１２１２とし
て出力する。
【０１８０】このとき、アドレス選択器１２２４には、
アドレス制御部１２９６から出力されるアドレスラッチ
読みだし選択信号１２０５が、キャッシュ予測ウェイ選
択器１２３４には、アドレスラッチ読みだし選択信号１
２０５の１サイクル遅れの信号であるキャッシュ予測ウ
ェイラッチ読みだし選択信号１２０８がそれぞれ入力さ
れる。
【０１８１】そして、アドレスラッチ１２２０の出力が
アドレス選択器１２２４において選択された場合には、
キャッシュ予測ウェイラッチ１２３０の出力がキャッシ
ュ予測ウェイ選択器１２３４において選択される。
【０１８２】同様に、それぞれアドレスラッチ１２２
１、１２２２、１２２３の出力がアドレス選択器１２２
４において選択された場合には、それぞれキャッシュ予
測ウェイラッチ１２３１、１２３２、１２３３の出力が
キャッシュ予測ウェイ選択器１２３４において選択され
る。
【０１８３】アドレス加算器１２２６は、同一のアドレ
スラッチを用いて連続するアドレス領域を次々にアクセ
スする場合に、アドレスラッチの値にある値を加えると
きに使用する。
【０１８４】ウェイ予測がミスしたときは、キャッシュ
予測ウェイ信号１２１２に値を出力するために使用され
たキャッシュ予測ウェイラッチにキャッシュウェイ判定
信号１２１１の値が書き込まれる。
【０１８５】この書き込みを行なうための機構が、ラッ
チ１２４０及びデコーダ１２４２である。
【０１８６】ラッチ１２４０は、キャッシュ予測ウェイ
選択器１２３４に入力されたキャッシュ予測ウェイラッ
チ読みだし選択信号１２０８の値を格納し記憶する。
【０１８７】ウェイ予測がミスしたときは、キャッシュ
ウェイ予測判定信号の値が１となる。
【０１８８】デコーダ１２４２に入力される前記キャッ
シュウェイ予測判定信号１２１４の値が１となると、デ
コーダ１２４２はラッチ１２４０に格納された値をデコ
ードしてラッチセット信号１２４３〜１２４６のいずれ
かひとつの値を１にする。
【０１８９】図１２は、図１１に示すデコーダ１２４２
の回路構成を示す図である。
【０１９０】図１１に示す信号１２４１はデコード入力
信号１４００に、図１１に示す信号１２４３〜１２４６
はデコード出力信号１４３０〜１４３３に、図１１に示
す信号１２１４はデコードイネーブル信号１４１０に対
応している。
【０１９１】デコード入力信号１４００は、２ビットの
２進数により構成され、第０ビット目の信号１４０２と
第１ビット目の信号１４０３に分解することができる。
【０１９２】前記デコーダは、この２ビットの信号の値
により、デコード出力信号１４３０〜１４３３のうちの
いずれかひとつを１にする。
【０１９３】ただし、デコードイネーブル信号１４１０
の値が０のときは、デコード出力信号１４３０〜１４３
３の値はすべて０となる。
【０１９４】それぞれラッチセット信号１２４３〜１２
４６が１のとき、それぞれキャッシュ予測ウェイラッチ
１２３０〜１２３３にキャッシュウェイ判定信号１２１
１の値が書き込まれる。
【０１９５】図１３は、キャッシュ１２９２のデータ格
納部に格納されたデータの一例を示す図である。
【０１９６】図１３において、１７００はウェイ０のキ
ャッシュデータ格納部を、１７０１はウェイ１のキャッ
シュデータ格納部をそれぞれ表す。
【０１９７】１７１０は、キャッシュ１２９２のライン
であり、本例では１ラインに４つのデータが格納され
る。
【０１９８】１７１１は、キャッシュ１２９２に格納さ
れたデータである。
【０１９９】１７１２は、データ１７１１のアドレスを
補助的に示したものである。
【０２００】一般に、キャッシュ１２９２では、データ
はラインごとに管理され、同一ラインのデータは同一の
ウェイに格納される。
【０２０１】図１３に示す例では、アドレス２００から
アドレス２０３までが同一のラインに対応しており、デ
ータＢ［０］からデータＢ［３］までが同一ウェイに格
納されている。
【０２０２】同様に、データＡ［０］からデータＡ
［３］までが同一ウェイに格納される。
【０２０３】データＡは文字列データであり、データＡ
［０］は１番目の文字データを、データＡ［１］は２番
目の文字データを、データＡ［２］は３番目の文字デー
タを、データＡ［３］は４番目の文字データを意味して
いる。
【０２０４】また、データＢも同様な文字列データであ
る。
【０２０５】ここでは、文字列データＡと文字列データ
Ｂとを比較するためにキャッシュ１２９２から順次文字
データを読み出す処理の例を示す。
【０２０６】文字列の比較では、文字データＡ［０］が
文字データＢ［０］と、文字データＡ［１］が文字デー
タＢ［１］と、以下同様に、文字データＡ［３］が文字
データＢ［３］とそれぞれ比較される。
【０２０７】そのために、文字データＡ［０］、文字デ
ータＢ［０］、文字データＡ［１］、文字データＢ
［１］、以下同様に、文字データＡ［３］、文字データ
Ｂ［３］の順番でキャッシュ１２９２から文字データが
読み出される。
【０２０８】以下、図１４のタイムチャートを用いて、
図１１に示すプロセッサの動作を説明する。
【０２０９】図１４において、１６０１はラッチやキャ
ッシュの出力信号の値、もしくは、信号の値を示す。
【０２１０】時刻０において、文字列データＡの先頭ア
ドレス１００がアドレスラッチ１２２０に、文字列デー
タＢの先頭アドレス２００がアドレスラッチ１２２１に
それぞれ格納されているものとする。
【０２１１】図１１に示すプロセッサでは、文字列デー
タＡの各文字データを読み出すのにアドレスラッチ１２
２０を使用し、文字データＡ
〔０〕を読み出すときには
アドレス加算器１２２６において値０を、文字データＡ
〔１〕を読み出すときにはアドレス加算器１２２６にお
いて値１を、以下同様に、文字データＡ〔３〕を読み出
すときにはアドレス加算器１２２６において値３をそれ
ぞれアドレスラッチ１２２０の値に加えている。
【０２１２】同様に、文字列データＢの各文字データを
読み出すのにアドレスラッチ１２２１を使用している。
【０２１３】また、時刻０においては、キャッシュ予測
ウェイラッチ１２３０、１２３１ともに値が０であるも
のとする。
【０２１４】すなわち、アドレスラッチ１２２０、アド
レスラッチ１２２１に対応する予測ウェイはともに０で
ある。
【０２１５】このタイムチャートにおいて、時刻１から
読み出し処理を開始している。
【０２１６】時刻１において、アドレス１００にある文
字データＡ
〔０〕を読み出すために、アドレスラッチ選
択信号１２０５の値が０となりアドレスラッチ１２２０
の値１００が選択されてアドレスラッチ選択出力信号１
２２５に出力される。
【０２１７】そして、アドレス加算器１２２６を経てア
ドレス１２２７に出力される。
【０２１８】アドレス加算器１２２６では何も加えられ
ずアドレス１２２７の値は１００のままである。
【０２１９】時刻２で、アドレスラッチ選択信号１２０
５の値の１サイクル遅れの信号であるキャッシュ予測ウ
ェイラッチ読み出し選択信号１２０８の値０によって、
アドレスラッチ１２２０に対応するキャッシュ予測ウェ
イラッチ１２３０の値０がキャッシュ予測ウェイ信号１
２１２が読み出される。
【０２２０】このことによって、キャッシュデータ格納
部ウェイ０（１７００）が動作する。
【０２２１】時刻３では、キャッシュウェイ判定信号１
２１１が出力されるが、図１３に示すとおりアドレス１
００にあるデータＡ
〔０〕はキャッシュのウェイ１に存
在するのでキャッシュウェイ判定信号１２１１の値は１
となる。
【０２２２】キャッシュウェイ予測判定部１２９４で
は、このキャッシュウェイ判定信号１２１１の値１と時
刻２で出力されたキャッシュ予測ウェイ信号１２１２の
値０とを比較するが、不一致なのでウェイ予測ミスとな
る。
【０２２３】そこで、パイプライン制御信号１２１３を
発行するとともに、キャッシュウェイ予測判定信号１２
１４の値を１にする。
【０２２４】デコーダ１２４２には、キャッシュ予測ウ
ェイラッチ読み出し選択信号１２０８の１サイクル遅れ
の信号であるデコーダ入力信号１２４１が入力され、時
刻２で読み出しを行ったキャッシュ予測ウェイラッチ１
２３０にラッチセット信号１２４３が入力される。
【０２２５】このことによって、キャッシュウェイ判定
信号１２１１の値１がキャッシュ予測ウェイラッチ１２
３０に書き込まれる。
【０２２６】すなわち、時刻３において、アドレスラッ
チ１２２０に対応する予測ウェイは１に変更される。
【０２２７】時刻４では、キャッシュ予測ウェイラッチ
１２３０の値が１となり、キャッシュ予測ウェイ信号１
２１２には正しいウェイ予測値である１が出力され、キ
ャッシュデータ格納部ウェイ１（１７０１）から文字デ
ータＡ
〔０〕が読み出される。
【０２２８】時刻５では、キャッシュの出力データ信号
１２１５にＡ
〔０〕が出力される。
【０２２９】一方、時刻２では、アドレス２００にある
文字データＢ
〔０〕を読み出すために、アドレスラッチ
選択信号１２０５の値が１となりアドレスラッチ１２２
１の値２００が選択されてアドレスラッチ選択出力信号
１２２５に出力される。
【０２３０】そして、アドレス加算器１２２６を経てア
ドレス１２２７に出力される。
【０２３１】アドレス加算器１２２６では、何も加えら
れずアドレス１２２７の値は２００のままである。
【０２３２】時刻３では、この値２００がラッチ１２２
８からアドレス１２００から出力される。
【０２３３】また、アドレスラッチ選択信号１２０５の
値１がラッチ１２０９からキャッシュ予測ウェイラッチ
読み出し選択信号１２０８に出力される。
【０２３４】時刻４では、キャッシュ予測ミス処理のた
めに、一旦、アドレスラッチ選択信号１２０５の値とキ
ャッシュ予測ウェイラッチ読み出し選択信号１２０８の
値は、文字データＡ
〔０〕の読み出しのために変更され
てしまうが、時刻５では、再び時刻３と同じ値を取り戻
す。
【０２３５】ここで、ラッチ１２０９とラッチ１２２８
は値回復機能付きラッチであり、その回路構成を図１５
に示す。
【０２３６】図１５において、回復機能付きラッチ１８
００がラッチ１２０９またはラッチ１２２８に、入力信
号１８０１が信号１２０５または信号１２２７に、出力
信号１８０２が信号１２０８または１２００にそれぞれ
対応している。
【０２３７】値回復機能付きラッチ１８００は、通常、
ラッチ１８１０を用いて入力信号１８０１を出力信号１
８０２に出力する単なるラッチとして機能するが、１サ
イクル前の値をラッチ１８１１に記憶している。
【０２３８】文字データＡ
〔０〕読み出しのキャッシュ
のウェイ予測のミスが判定された時刻３では、既に、次
の文字データＢ
〔０〕のアドレスまたはキャッシュ予測
ウェイラッチ読み出し選択信号（以下、文字データＢ
〔０〕読み出しパラメータと呼ぶ）が回復機能付きラッ
チ１８００から出力されているが、文字データＡ
〔０〕
読み出しパラメータはラッチ１８１１に記憶されてい
る。
【０２３９】この時刻に発行されるパイプライン制御信
号１２１３をもとに、時刻４では、ラッチ１８１１に格
納された文字データＡ
〔０〕読み出しパラメータを読み
出してウェイ予測ミスをした文字データＡ
〔０〕の読み
出し処理を再実行し、時刻５では文字データＢ
〔０〕読
み出しパラメータをラッチ１８１０から読み出して通常
の処理に戻る。
【０２４０】そして、時刻５では、キャッシュ予測ウェ
イラッチ読み出し選択信号１２０８の値１によってキャ
ッシュ予測ウェイラッチが選択されキャッシュ予測ウェ
イ信号１２１２に値０が出力される。
【０２４１】このことによって、キャッシュデータ格納
部ウェイ０（１７００）が動作して文字データＢ
〔０〕
を読み出す。
【０２４２】文字データＢ
〔０〕は、図１３に示される
ようにウェイ０に格納されているのでウェイ予測はヒッ
トとなる。
【０２４３】時刻６では、文字データＢ
〔０〕の値がキ
ャッシュの出力データ信号１２１５に出力される。
【０２４４】以上の２つの文字データの読み出しの後、
アドレスラッチ１２２０に対応するキャッシュ予測ウェ
イラッチ１２３０の値が１に、アドレスラッチ１２２１
に対応するキャッシュ予測ウェイラッチ１２３１の値が
０となっている。
【０２４５】したがって、この後、文字データＡ
〔１〕、Ｂ〔１〕、Ａ〔２〕、Ｂ〔２〕、Ａ〔３〕、Ｂ
〔３〕を読み出すときに、それぞれ、アドレスラッチ１
２２０、１２２１、１２２０、１２２１、１２２０、１
２２１を使用するので、キャッシュ予測ウェイの値はす
べて正しいものとなり、ウェイ予測はヒットする。
【０２４６】このように、本実施例においては、いくつ
かの連続した領域を交互にアクセスする場合にもウェイ
予測がヒットする可能性が高くなる。
【０２４７】図１６は、本発明の他の実施例（実施例
４）であるキャッシュの概略構成を示すブロック図であ
り、本実施例４のキャッシュをプロセッサに適用した例
を示す図である。
【０２４８】なお、図１６においては、プロセッサで使
用されるアドレス生成部、キャッシュウェイ予測部、及
び、アドレス制御部だけを示している。
【０２４９】図１６は、図１１に示すアドレス生成部１
２９０、キャッシュウェイ予測部１２９３およびアドレ
ス制御部１２９６を、アドレス生成部１３９０、キャッ
シュウェイ予測部１３９３およびアドレス制御部１３９
６に置き換えて、プロセッサを構築したものである。
【０２５０】図１６に示すアドレス生成部１３９０は、
アドレスラッチからアドレスラッチへのアドレスの転送
が可能であり、アドレスラッチ１３２０〜１３２３のう
ちのあるアドレスラッチの出力の値を、アドレス選択器
１３２４及びアドレス加算器１３２６を経由してアドレ
スラッチ１３２０〜１３２３のうちの任意のアドレスラ
ッチに書き込むことができる。
【０２５１】ラッチセット信号１３５１〜１３５４は、
アドレスラッチ１３２０〜１３２３にアドレス１３００
の値をセットするための信号で、それぞれラッチセット
信号１３５１〜１３５４の値が１のときにそれぞれアド
レスラッチ１３２０〜１３２３にアドレス１３００の値
がセットされる。
【０２５２】ラッチセット信号１３５１〜１３５４の値
は、アドレスラッチ書き込みイネーブル信号１３０７と
アドレスラッチ書き込み選択信号１３０６とに基づき、
デコーダ１３５０で生成される。
【０２５３】アドレスラッチ書き込みイネーブル信号１
３０７は、アドレスラッチ１３２０〜１３２３へのアド
レスの転送が行なわれるときに１となる信号である。
【０２５４】この信号が１のときには、アドレスラッチ
書き込み選択信号１３０６がデコーダ１３５０において
デコードされて、ラッチセット信号１３５１〜１３５４
が出力される。
【０２５５】デコーダ１３５０の回路構成は、図１２と
同じであり、図１６に示す信号１３０６はデコード入力
信号１４００に、図１６に示す信号１３５１〜１３５４
はデコード出力信号１４３０〜１４３３に、図１６に示
す信号１３０７はデコードイネーブル信号１４１０に対
応している。
【０２５６】キャッシュウェイ予測部１３９３は、キャ
ッシュ予測ウェイラッチ１３３０〜１３３３を持ち、キ
ャッシュウェイ判定信号１３１１をキャッシュ予測ウェ
イラッチ１３３０〜１３３３に書き込むことができる。
【０２５７】キャッシュウェイ予測部１３９３において
は、さらに、キャッシュ予測ウェイラッチからキャッシ
ュ予測ウェイラッチへのキャッシュ予測ウェイの値の転
送が可能であり、キャッシュ予測ウェイラッチ１３３０
〜１３３３のうちのあるキャッシュ予測ウェイラッチの
出力の値をキャッシュ予測ウェイ選択器１３３４を経由
してキャッシュ予測ウェイラッチ１３３０〜１３３３の
うちの任意のキャッシュ予測ウェイラッチに書き込むこ
とができる。
【０２５８】キャッシュ予測ウェイの前記転送は、アド
レスの前記転送が行なわれたときに行なわれる。
【０２５９】アドレスの前記転送が行なわれるときにア
ドレスラッチ書き込みイネーブル信号１３０７の値が１
になることにより、キャッシュ予測ウェイラッチ書き込
み選択信号選択器１３６０では、アドレスラッチ書き込
み選択信号１３０６の値がキャッシュ予測ウェイラッチ
書き込み選択信号１３６１に出力され、キャッシュ予測
ウェイラッチ書き込みデータ選択器１３６２ではキャッ
シュ予測ウェイ信号１３１２の値がキャッシュ予測ウェ
イラッチ書き込みデータ１３６３に出力され、そして、
キャッシュ予測ウェイラッチ書き込みイネーブル信号選
択器１３６４ではアドレスラッチ書き込みイネーブル信
号１３０７の値、すなわち値１がキャッシュ予測ウェイ
ラッチ書き込みイネーブル信号１３６５に出力される。
【０２６０】デコーダ１３４２では、キャッシュ予測ウ
ェイラッチ書き込み選択信号１３６１の値がデコードさ
れてラッチセット信号１３４３〜１３４６が出力され
る。
【０２６１】デコーダ１３４２の回路構成も、図１２と
同じであり、図１６に示す信号１３６１はデコード入力
信号１４００に、図１６に示す信号１３４３〜１３４６
はデコード出力信号１４３０〜１４３３に、図１６に示
す信号１３６５はデコードイネーブル信号１４１０に対
応している。
【０２６２】ラッチセット信号１３４３〜１３４６は、
キャッシュ予測ウェイラッチ１３３０〜１３３３にキャ
ッシュ予測ウェイラッチ書き込みデータ１３６３の値を
セットするための信号で、それぞれラッチセット信号１
３４３〜１３４６の値が１のときにそれぞれキャッシュ
予測ウェイラッチ１３３０〜１３３３にキャッシュ予測
ウェイラッチ書き込みデータ１３６３の値がセットされ
る。
【０２６３】アドレスラッチ書き込みイネーブル信号１
３０７の値が０のときのキャッシュウェイ予測部１３９
３の動作は、前記図１１に示すキャッシュウェイ予測部
１２９３の動作と同じである。
【０２６４】なお、前記実施例３および実施例４におい
て、アドレス変換バッファ（ＴＬＢ）においてウェイを
予測するようにすることも可能であり、その際、キャッ
シュウェイ予測部（１２９３，１３９３）に示すように
ＴＬＢウェイ予測部の予測ウェイラッチを複数個設ける
ことも可能である。
【０２６５】また、前記実施例３および実施例４は、予
測値に基づいて予測されたウェイのデータ格納部、ある
いは、ＴＬＢのＴＬＢデータ格納部の活性化を行わな
い、従来のキャッシュにも適用できることはいうまでも
ない。
【０２６６】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【０２６７】
【発明の効果】本願で開示される発明のうち、代表的な
ものによって得られる効果を簡単に説明すれば、下記の
通りである。
【０２６８】（１）セットアソシアティブ方式のメモリ
装置において、ウェイ予測部によってどのウェイがヒッ
トするかを予測し、予測されたウェイのデータ格納部、
あるいは、予測されたタグ格納部およびデータ格納部の
みを動作させるようにしたので、メモリ装置を動作させ
るための消費電力を低減させ、かつ、データ読み出しの
タイムラグを低減させることが可能となる。
【０２６９】（２）ウェイ予測部によってどのウェイが
ヒットするかを予測するようにしたセットアソシアティ
ブ方式のメモリ装置において、複数の連続した領域をア
クセスする場合に、ウェイ予測部の複数の予測ウェイラ
ッチに記憶されたウェイの番号値をウェイ判定信号の予
測値として用いるようにしたので、いくつかの連続した
領域を交互にアクセスする場合に、データ読み出しのタ
イムラグを低減させることが可能となる。
【０２７０】（３）アドレス変換バッファを具備するセ
ットアソシアティブ方式のメモリ装置において、アドレ
ス変換バッファのＴＬＢウェイ予測部によってアドレス
変換バッファのどのウェイがヒットするかを予測し、予
測されたウェイのＴＬＢデータ格納部、あるいは、予測
されたＴＬＢタグ格納部およびＴＬＢデータ格納部のみ
を動作させるようにするとともに、メモリ装置のウェイ
予測部によってメモリ装置のどのウェイがヒットするか
を予測し、予測されたウェイのデータ格納部、あるい
は、予測されたタグ格納部およびデータ格納部のみを動
作させるようにしたので、アドレス変換バッファを具備
するメモリ装置を動作させるための消費電力を低減さ
せ、かつ、データ読み出しのタイムラグを低減させるこ
とが可能となる。
【０２７１】（４）アドレス変換バッファのＴＬＢウェ
イ予測部によってアドレス変換バッファのどのウェイが
ヒットするかを予測し、予測されたウェイのＴＬＢデー
タ格納部、あるいは、予測されたＴＬＢタグ格納部およ
びＴＬＢデータ格納部のみを動作させるようにするとと
もに、メモリ装置のウェイ予測部によってメモリ装置の
どのウェイがヒットするかを予測し、予測された予測さ
れたウェイのデータ格納部、あるいは、予測されたタグ
格納部およびデータ格納部のみを動作させるようにし
た、アドレス変換バッファを具備するセットアソシアテ
ィブ方式のメモリ装置において、複数の連続した領域を
アクセスする場合に、アドレス変換バッファのＴＬＢウ
ェイ予測部およびメモリ装置のウェイ予測部の複数の予
測ウェイラッチに記憶されたウェイの番号値を、アドレ
ス変換バッファのＴＬＢウェイ判定信号およびメモリ装
置のウェイ判定信号の予測値として用いるようにしたの
で、いくつかの連続した領域を交互にアクセスする場合
に、メモリ装置を動作させるための消費電力を低減さ
せ、かつ、データ読み出しのタイムラグを低減させるこ
とが可能となる。
【０２７２】（５）セットアソシアティブ方式のメモリ
装置において、ウェイの番号値を記憶する複数の予測ウ
ェイラッチを有するウェイ予測部により、複数の連続し
た領域をアクセスする場合に、どのウェイがヒットする
かを予測するようにしたので、いくつかの連続した領域
を交互にアクセスする場合に、データ読み出しのタイム
ラグを低減させることが可能となる。
【０２７３】（６）アドレス変換バッファを具備するセ
ットアソシアティブ方式のメモリ装置において、複数の
連続した領域をアクセスする場合に、ウェイの番号値を
記憶する複数のＴＬＢ予測ウェイラッチを有するＴＬＢ
ウェイ予測部により、アドレス変換バッファのどのウェ
イがヒットするかを予測するとともに、ウェイの番号値
を記憶する複数の予測ウェイラッチを有するウェイ予測
部により、メモリ装置のどのウェイがヒットするかを予
測するようにしたので、データ読み出しのタイムラグを
低減させることが可能となる。
【０２７４】（７）発明によるメモリ装置を、プロセッ
サのキャッシュメモリに使用することにより、キャッシ
ュメモリの消費電力を低減させるとともに、キャッシュ
メモリの動作を高速に行なうことができ、これにより、
消費電力が少なくマシンサイクルの短いプロセッサを実
現することが可能になる。
【図面の簡単な説明】
【図１】本発明のメモリ装置の一実施例（実施例１）で
あるキャッシュの概略構成を示すブロック図であり、本
実施例１のキャッシュをプロセッサに適用した例を示す
図である。
【図２】図１に示す、キャッシュ、キャッシュウェイ予
測部、及び、キャッシュウェイ予測判定部のより詳細な
構成を拡大して示すブロック図である。
【第３図】図１に示す、アドレス変換バッファ（ＴＬ
Ｂ）のより詳細な構成を拡大して示すブロック図であ
る。
【図４】図１に示すプロセッサにおいて、キャッシュの
ウェイ予測がヒットしたときのタイムチャートを示す図
である。
【図５】図１に示すプロセッサにおいて、キャッシュの
ウェイ予測がミスしたときのタイムチャートを示す図で
ある。
【図６】図１に示すキャッシュウェイ予測判定部のより
詳細な構成を示すブロック図である。
【図７】図２に示すウェイデコーダの構成を示す図であ
る。
【図８】本発明のメモリ装置の他の実施例（実施例２）
であるアドレス変換バッファ（ＴＬＢ）と、キャッシュ
の概略構成を示すブロック図であり、本実施例２のアド
レス変換バッファ（ＴＬＢ）と、キャッシュをプロセッ
サに適用した例を示す図である。
【図９】図８に示すプロセッサにおいて、アドレス変換
バッファ（ＴＬＢ）のウェイ予測がヒットしたときのタ
イムチャートを示す図である。
【図１０】図８に示すプロセッサにおいて、アドレス変
換バッファ（ＴＬＢ）のウェイ予測がミスしたときのヒ
ットしたときのタイムチャートを示す図である。
【図１１】本発明のメモリ装置の他の実施例（実施例
３）であるキャッシュの概略構成を示すブロック図であ
り、本実施例３のキャッシュをプロセッサに適用した例
を示す図である。
【図１２】図１１に示すデコーダの回路構成を示す図で
ある。
【図１３】図１１に示すキャッシュのデータ格納部に格
納されたデータの一例を示す図である。
【図１４】図１１に示すプロセッサのタイムチャートを
示す図である。
【図１５】図１１に示す値回復機能付きラッチの回路構
成を示す図である。
【図１６】本発明のメモリ装置の他の実施例（実施例
４）であるキャッシュの概略構成を示すブロック図であ
り、本実施例４のキャッシュをプロセッサに適用した例
を示す図である。
【図１７】従来のセットアソシアティブ方式のメモリの
概略構成を示すブロック図である。
【符号の説明】
１００，６００，９００，１２００，１２２７，１３０
０…アドレス、１０１，６０１，９０１，１２０１…ペ
ージ内オフセット、１０２，６０２…論理ページ番号下
位ビット、１０３，６０３…論理ページ番号上位ビッ
ト、１０４，６０４，９０４，１２０４…論理ページ番
号、１１０，１１１，６１０，６１１，９１０，９１１
…ＴＬＢタグ格納部、１１２，１１３，６１２，６１３
…ＴＬＢタグ、１１４，６１４…ＴＬＢウェイ判定器、
１０５，１１６，１１７，１２６，１２７，１３６，１
３７，１４６，１５２，６４６，１２４０，１３４０，
１８１０，１８１１…ラッチ、１２０，１２１，６２
０，６２１，９２０，９２１…ＴＬＢデータ格納部、１
２２，１２３，６２２，６２３，６２５，９２５，１２
１０…物理ページ番号、１２４，６２４…物理ページ番
号選択器、１３０，１３１，６３０，６３１，９３０，
９３１…キャッシュタグ格納部、１３２，１３３，６３
２，６３３…キャッシュタグ、１３４，６３４…キャッ
シュウェイ判定器、１４０，１４１，６４０，６４１，
９４０，９４１，１７００，１７０１…キャッシュデー
タ格納部、１４４，６４４…データ選択器、１５０，１
２３０，１２３１，１２３２，１２３３，１３３０，１
３３１，１３３２，１３３３…キャッシュ予測ウェイラ
ッチ、１５４…キャッシュウェイ予測判定器、１６０…
ウェイデコーダ、１８０，９８０…メモリ部、１８１，
９８１…ウェイ判定部、１８２，９８２，１２８２…プ
ロセッサ本体、１９０，９９０，１２９０，１３９０…
アドレス生成部、１９１，６９１，９９１，１２９１…
ＴＬＢ、１９２，６９２，９９２，１２９２…キャッシ
ュ、１９３，９９３，１２９３，１３９３…キャッシュ
ウェイ予測部、１９４，９９４，１２９４…キャッシュ
ウェイ予測判定部、１９５，９９５，１２９５…データ
処理部、４０１，１００１…命令の番号、７００，７０
１，１４２０〜１４２３…ＡＮＤ演算器、７０５…ＯＲ
演算器、７０７，１４０４，１４０５…ＮＯＴ演算器、
７９０…キャッシュウェイ予測判定制御論理、９９６…
ＴＬＢウェイ予測部、９９７…ＴＬＢウェイ予測判定
部，１２０９，１２２８，１８００…値回復機能付きラ
ッチ、１２２０，１２２１，１２２２，１２２３，１３
２０，１３２１，１３２２，１３２３…アドレスラッ
チ、１２２４，１３２４…アドレス選択器、１２２６，
１３２６…アドレス加算器、１２３４，１３３４…キャ
ッシュ予測ウェイ選択器、１２４２，１３４２，１３５
０，１４９０…デコーダ、１２９６，１３９６…アドレ
ス制御部、１３６０…書き込み選択信号選択器、１３６
２…書き込みデータ選択器、１３６４…書き込みイネー
ブル信号選択器、１７１０…キャッシュのライン、１７
１１…データ、１７１２…データのアドレス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西井 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 林 信幸 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 タグを格納するタグ格納部と、データを
    格納するデータ格納部と、アクセスアドレスの一部とタ
    グ格納部に格納されているタグとを比較しどのウェイが
    ヒットしたかを示すウェイ判定信号を出力するウェイ判
    定器と、ウェイ選択信号に基づきその選択されたウェイ
    のデータ格納部のデータを選択するデータ選択器とを具
    備するセットアソシアティブ方式のメモリ装置におい
    て、 ウェイ判定信号の予測値を発生するウェイ予測部と、ウ
    ェイ予測部からの予測値に基づき予測されたウェイのデ
    ータ格納部だけを活性化する手段と、前記予測値をウェ
    イ選択信号としてデータ選択器に入力する手段と、ウェ
    イ判定器からのウェイ判定信号と前記予測値を比較し、
    不一致の場合にウェイ予測判定信号を出力するウェイ予
    測判定部と、ウェイ予測判定部からのウェイ予測判定信
    号に基づきウェイ予測部の予測値をヒットしたウェイを
    示すウェイ判定信号に変更する手段とを具備することを
    特徴とするセットアソシアティブ方式のメモリ装置。
  2. 【請求項２】 請求項１に記載されたセットアソシアテ
    ィブ方式のメモリ装置において、 ウェイ予測部からの予測値に基づき予測されたウェイの
    タグ格納部だけを活性化する手段を、さらに具備するこ
    とを特徴とするセットアソシアティブ方式のメモリ装
    置。
  3. 【請求項３】 請求項１または請求項２に記載されたセ
    ットアソシアティブ方式のメモリ装置において、 前記ウェイ予測部が、ウェイの番号値を記憶する予測ウ
    ェイラッチを有し、前記予測ウェイラッチに記憶された
    ウェイの番号値をウェイ判定信号の予測値として出力す
    ることを特徴とするセットアソシアティブ方式のメモリ
    装置。
  4. 【請求項４】 請求項３に記載されたセットアソシアテ
    ィブ方式のメモリ装置において、 予測ウェイラッチに、前回ヒットしたウェイの番号値を
    記憶させることを特徴とするセットアソシアティブ方式
    のメモリ装置。
  5. 【請求項５】 請求項１または請求項２に記載されたセ
    ットアソシアティブ方式のメモリ装置において、 前記ウェイ予測部が、ウェイの番号値を記憶する複数の
    予測ウェイラッチを有し、複数の連続した領域をアクセ
    スする場合に、対応する複数の予測ウェイラッチに記憶
    されたウェイの番号値をウェイ判定信号の予測値として
    出力することを特徴とするセットアソシアティブ方式の
    メモリ装置。
  6. 【請求項６】 請求項５に記載されたセットアソシアテ
    ィブ方式のメモリ装置において、 前記ウェイ予測部が、任意の予測ウェイラッチに記憶さ
    れたウェイの番号値を他の予測ウェイラッチに転送する
    手段を、さらに具備することを特徴とするセットアソシ
    アティブ方式のメモリ装置。
  7. 【請求項７】 請求項１ないし請求項６のいずれか１項
    に記載されたセットアソシアティブ方式のメモリ装置に
    おいて、 前記メモリ装置が、さらに、セットアソシアティブ方式
    のアドレス変換バッファを具備し、 前記メモリ装置のウェイ判定器が、アドレス変換バッフ
    ァからのＴＬＢデータとタグ格納部に格納されているタ
    グとを比較しどのウェイがヒットしたかを示すウェイ判
    定信号を出力し、 前記アドレス変換バッファが、ＴＬＢタグを格納するＴ
    ＬＢタグ格納部と、ＴＬＢデータを格納するＴＬＢデー
    タ格納部と、アクセスアドレスの一部とＴＬＢタグ格納
    部に格納されているＴＬＢタグとを比較しどのウェイが
    ヒットしたかを示すＴＬＢウェイ判定信号を出力するＴ
    ＬＢウェイ判定器と、ＴＬＢウェイ判定信号の予測値を
    発生するＴＬＢウェイ予測部と、前記ＴＬＢウェイ予測
    部からの予測値に基づき予測されたＴＬＢウェイのＴＬ
    Ｂデータ格納部だけを活性化する手段と、前記ＴＬＢウ
    ェイ予測部からの予測値がウェイ選択信号として入力さ
    れ、予測されたウェイのＴＬＢデータ格納部のＴＬＢデ
    ータを選択するＴＬＢデータ選択器と、ＴＬＢウェイ判
    定器からのＴＬＢウェイ判定信号と前記予測値を比較
    し、不一致の場合にＴＬＢウェイ予測判定信号を出力す
    るＴＬＢウェイ予測判定部と、ＴＬＢウェイ予測判定部
    からのＴＬＢウェイ予測判定信号に基づきＴＬＢウェイ
    予測部の予測値をヒットしたウェイを示すＴＬＢウェイ
    判定信号に変更する手段とを具備することを特徴とする
    セットアソシアティブ方式のメモリ装置。
  8. 【請求項８】 請求項７に記載されたセットアソシアテ
    ィブ方式のメモリ装置において、 ＴＬＢウェイ予測部からの予測値に基づき予測されたウ
    ェイのＴＬＢタグ格納部だけを活性化する手段を、さら
    に具備することを特徴とするセットアソシアティブ方式
    のメモリ装置。
  9. 【請求項９】 請求項７または請求項８に記載されたセ
    ットアソシアティブ方式のメモリ装置において、 前記ＴＬＢウェイ予測部が、ウェイの番号値を記憶する
    ＴＬＢ予測ウェイラッチを有し、前記ＴＬＢ予測ウェイ
    ラッチに記憶されたＴＬＢウェイの番号値をＴＬＢウェ
    イ判定信号の予測値として出力することを特徴とするセ
    ットアソシアティブ方式のメモリ装置。
  10. 【請求項１０】 請求項９に記載されたセットアソシア
    ティブ方式のメモリ装置において、 ＴＬＢ予測ウェイラッチに、前回ヒットしたウェイの番
    号値を記憶させることを特徴とするセットアソシアティ
    ブ方式のメモリ装置。
  11. 【請求項１１】 請求項９または請求項１０に記載され
    たセットアソシアティブ方式のメモリ装置において、 前記ＴＬＢウェイ予測部が、ウェイの番号値を記憶する
    複数のＴＬＢ予測ウェイラッチを有し、複数の連続した
    領域をアクセスする場合に、対応する複数のＴＬＢ予測
    ウェイラッチに記憶されたＴＬＢウェイの番号値をＴＬ
    Ｂウェイ判定信号の予測値として出力することを特徴と
    するセットアソシアティブ方式のメモリ装置。
  12. 【請求項１２】 請求項１１に記載されたセットアソシ
    アティブ方式のメモリ装置において、 前記ＴＬＢウェイ予測部が、任意のＴＬＢ予測ウェイラ
    ッチに記憶された番号値を他のＴＬＢ予測ウェイラッチ
    に転送する手段を、さらに具備することを特徴とするセ
    ットアソシアティブ方式のメモリ装置。
  13. 【請求項１３】 タグを格納するタグ格納部と、データ
    を格納するデータ格納部と、アクセスアドレスの一部と
    タグ格納部に格納されているタグとを比較しどのウェイ
    がヒットしたかを示すウェイ判定信号を出力するウェイ
    判定器と、ウェイ選択信号に基づきその選択されたウェ
    イのデータ格納部のデータを選択するデータ選択器とを
    具備するセットアソシアティブ方式のメモリ装置におい
    て、 ウェイの番号値を記憶する複数の予測ウェイラッチを有
    し、複数の連続した領域をアクセスする場合に、対応す
    る複数の予測ウェイラッチに記憶されたウェイの番号値
    をウェイ判定信号の予測値として出力するウェイ予測部
    と、前記予測値をウェイ選択信号としてデータ選択器に
    入力する手段と、ウェイ判定器からのウェイ判定信号と
    前記予測値を比較し、不一致の場合にウェイ予測判定信
    号を出力するウェイ予測判定部と、ウェイ予測判定部か
    らのウェイ予測判定信号に基づきウェイ予測部の予測値
    をヒットしたウェイを示すウェイ判定信号に変更する手
    段とを具備することを特徴とするセットアソシアティブ
    方式のメモリ装置。
  14. 【請求項１４】 請求項１３に記載されたセットアソシ
    アティブ方式のメモリ装置において、 前記ウェイ予測部が、任意の予測ウェイラッチに記憶さ
    れたウェイの番号値を他の予測ウェイラッチに転送する
    手段を、さらに具備することを特徴とするセットアソシ
    アティブ方式のメモリ装置。
  15. 【請求項１５】 請求項１３または請求項１４に記載さ
    れたセットアソシアティブ方式のメモリ装置において、 前記メモリ装置が、さらに、セットアソシアティブ方式
    のアドレス変換バッファを具備し、 前記メモリ装置のウェイ判定器が、アドレス変換バッフ
    ァからのＴＬＢデータとタグ格納部に格納されているタ
    グとを比較しどのウェイがヒットしたかを示すウェイ判
    定信号を出力し、 前記アドレス変換バッファが、ＴＬＢタグを格納するＴ
    ＬＢタグ格納部と、ＴＬＢデータを格納するＴＬＢデー
    タ格納部と、アクセスアドレスの一部とＴＬＢタグ格納
    部に格納されているＴＬＢタグとを比較しどのウェイが
    ヒットしたかを示すＴＬＢウェイ判定信号を出力するＴ
    ＬＢウェイ判定器と、ウェイの番号値を記憶する複数の
    ＴＬＢ予測ウェイラッチを有し、複数の連続した領域を
    アクセスする場合に、対応する複数のＴＬＢ予測ウェイ
    ラッチに記憶されたＴＬＢウェイの番号値をＴＬＢウェ
    イ判定信号の予測値として出力するＴＬＢウェイ予測部
    と、ＴＬＢウェイ予測部からの予測値が選択信号として
    入力され、予測されたウェイのＴＬＢデータ格納部のＴ
    ＬＢデータを選択するＴＬＢデータ選択器と、ＴＬＢウ
    ェイ判定器からのＴＬＢウェイ判定信号と前記予測値を
    比較し、不一致の場合にＴＬＢウェイ予測判定信号を出
    力するＴＬＢウェイ予測判定部と、ＴＬＢウェイ予測判
    定部からのＴＬＢウェイ予測判定信号に基づきＴＬＢウ
    ェイ予測部の予測値をヒットしたウェイを示すＴＬＢウ
    ェイ判定信号に変更する手段とを具備することを特徴と
    するセットアソシアティブ方式のメモリ装置。
  16. 【請求項１６】 請求項１５に記載されたセットアソシ
    アティブ方式のメモリ装置において、 前記ＴＬＢウェイ予測部が、任意のＴＬＢ予測ウェイラ
    ッチに記憶された番号値を他のＴＬＢ予測ウェイラッチ
    に転送する手段を、さらに具備することを特徴とするセ
    ットアソシアティブ方式のメモリ装置。
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