JPH07321811A - Ａｔｍセル化装置 - Google Patents
Ａｔｍセル化装置Info
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- JPH07321811A JPH07321811A JP11503894A JP11503894A JPH07321811A JP H07321811 A JPH07321811 A JP H07321811A JP 11503894 A JP11503894 A JP 11503894A JP 11503894 A JP11503894 A JP 11503894A JP H07321811 A JPH07321811 A JP H07321811A
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Abstract
(57)【要約】
【目的】 送出可能な仮想回線のサーチを高速に連続的
に行うことが可能な、ＡＴＭセル化装置を提供する。 【構成】 ＡＴＭセル化装置であって、仮想回線の管理
情報を格納する管理テーブルの先頭ワードに次に送出す
る仮想回線の管理テーブルを指し示すポインタＰと共
に、次のセルの送出が可能となる時刻ＲＴを格納してお
く構成となっている。
に行うことが可能な、ＡＴＭセル化装置を提供する。 【構成】 ＡＴＭセル化装置であって、仮想回線の管理
情報を格納する管理テーブルの先頭ワードに次に送出す
る仮想回線の管理テーブルを指し示すポインタＰと共
に、次のセルの送出が可能となる時刻ＲＴを格納してお
く構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、非同期でフレームデ
ータの転送を行うＡＴＭ通信のためのディジタル通信装
置に関し、特に高速に速度制御を行うことの出来るＡＴ
Ｍセル化装置に関するものである。
ータの転送を行うＡＴＭ通信のためのディジタル通信装
置に関し、特に高速に速度制御を行うことの出来るＡＴ
Ｍセル化装置に関するものである。
【０００２】
【従来の技術】一般的に、ＡＴＭセル化／送出装置は、
ユーザーのフレーム・データをセルとよばれる固定長の
パケットに分割する機能と、分割生成したセルを、速度
制御を行いつつネットワークに送出する機能を備える。
ユーザーのフレーム・データをセルとよばれる固定長の
パケットに分割する機能と、分割生成したセルを、速度
制御を行いつつネットワークに送出する機能を備える。
【０００３】セル送出速度には、最大送出速度（ピーク
・レート）と、平均速度があり、これらの速度パラメー
タは仮想回線（ＶＣ）毎に決められている。
・レート）と、平均速度があり、これらの速度パラメー
タは仮想回線（ＶＣ）毎に決められている。
【０００４】図１に、ＡＴＭセル化／送出装置（以下、
セル化装置と呼ぶ）の要部を示す。セル化装置は、速度
制御部１、コントロール・メモリ（ＣＭ）３とそのイン
ターフェイス部（ＣＭＩＦ）５、セル送出部７を備え
る。
セル化装置と呼ぶ）の要部を示す。セル化装置は、速度
制御部１、コントロール・メモリ（ＣＭ）３とそのイン
ターフェイス部（ＣＭＩＦ）５、セル送出部７を備え
る。
【０００５】このセル化装置は、サポートするＶＣ毎に
それぞれのＶＣを管理するテーブル（以下、ＶＣテーブ
ルと呼ぶ）を備える。セル化装置では最大６４ｋ個のＶ
Ｃサポートする。ＶＣテーブルはＣＭ内に設けられる
（図２）。ＣＭは通常、大容量の汎用メモリ（ＳＲＡ
Ｍ，ＤＲＡＭ）等で実現する。１個のＶＣテーブルは３
２ｂｉｔ＊１６ワードの記憶容量を備える。
それぞれのＶＣを管理するテーブル（以下、ＶＣテーブ
ルと呼ぶ）を備える。セル化装置では最大６４ｋ個のＶ
Ｃサポートする。ＶＣテーブルはＣＭ内に設けられる
（図２）。ＣＭは通常、大容量の汎用メモリ（ＳＲＡ
Ｍ，ＤＲＡＭ）等で実現する。１個のＶＣテーブルは３
２ｂｉｔ＊１６ワードの記憶容量を備える。
【０００６】速度制御部１は、速度制御を機能を備え
る。セル送出部７は、セル送出機能とセル送出時に送出
したセルが属するＶＣのＶＣテーブル内のパラメータの
更新等を行う機能を備える。
る。セル送出部７は、セル送出機能とセル送出時に送出
したセルが属するＶＣのＶＣテーブル内のパラメータの
更新等を行う機能を備える。
【０００７】続いて、速度制御機構について説明する。
同一の最大速度を持つＶＣテーブルをリンクド・リスト
方式でチェイニングする。以下、これをＶＣチェーンと
呼ぶ。図２に、ＶＣチェーンの概念図を示す。セル化装
置はＶＣチェーンを８本をサポートする。各ＶＣチェー
ンの先頭／末尾のブロック・アドレスはＣＭ外部のＶＣ
チェーン先頭／末尾ポインタによって管理される。この
ポインタは、図１では、速度制御部内のＶＣサーチ部１
１のチェーン・ポインタ生成部９が備える。
同一の最大速度を持つＶＣテーブルをリンクド・リスト
方式でチェイニングする。以下、これをＶＣチェーンと
呼ぶ。図２に、ＶＣチェーンの概念図を示す。セル化装
置はＶＣチェーンを８本をサポートする。各ＶＣチェー
ンの先頭／末尾のブロック・アドレスはＣＭ外部のＶＣ
チェーン先頭／末尾ポインタによって管理される。この
ポインタは、図１では、速度制御部内のＶＣサーチ部１
１のチェーン・ポインタ生成部９が備える。
【０００８】各ＶＣチェーンは自身の最大速度を管理す
るための固有の周期を持つタイマーを備える。図１で、
タイマーは速度制御部内のタイマー部３が備える。タイ
マーの周期はそのタイマーが管理するＶＣチェーンの最
大速度となる。以後、ＶＣチェーンとタイマーの組み合
わせをレート・キューと呼ぶ。レート・キューは、自身
のピーク・レートに対応する周期で自身のキューに接続
されているＶＣに属するセルの送出可否判定要求を行
う。これを、キュー・リクエストと呼ぶ。
るための固有の周期を持つタイマーを備える。図１で、
タイマーは速度制御部内のタイマー部３が備える。タイ
マーの周期はそのタイマーが管理するＶＣチェーンの最
大速度となる。以後、ＶＣチェーンとタイマーの組み合
わせをレート・キューと呼ぶ。レート・キューは、自身
のピーク・レートに対応する周期で自身のキューに接続
されているＶＣに属するセルの送出可否判定要求を行
う。これを、キュー・リクエストと呼ぶ。
【０００９】ＶＣテーブルには、そのＶＣに属するセル
の最大速度制御及びリーキーバケット方に基づく平均速
度制御に使用するパラメータと、ＶＣチェーンを構成す
るためのネクスト・チェーン・ポインタ（Ｐ）、その他
のパラメータが格納されている。
の最大速度制御及びリーキーバケット方に基づく平均速
度制御に使用するパラメータと、ＶＣチェーンを構成す
るためのネクスト・チェーン・ポインタ（Ｐ）、その他
のパラメータが格納されている。
【００１０】速度制御用パラメータには、最大速度（Ｃ
Ｂ）、前回送出時刻（ＣＴ）、平均速度（Ｔ）、しきい
値（ＴＨ）、重み（ＣＴＲ）（セル送出により増加し、
時間経過とともに減少する数値）がある。
Ｂ）、前回送出時刻（ＣＴ）、平均速度（Ｔ）、しきい
値（ＴＨ）、重み（ＣＴＲ）（セル送出により増加し、
時間経過とともに減少する数値）がある。
【００１１】速度制御部の送出可否判定動作について説
明する。速度制御部は、タイマー部１３とＶＣサーチ部
１１で構成される。
明する。速度制御部は、タイマー部１３とＶＣサーチ部
１１で構成される。
【００１２】上述のキュー・リクエストは、タイミング
によって複数同時にアクティブになることがある。タイ
マー部内のキュー・リクエスト選択部１５は、所定のア
ルゴリズムに従って、複数のキュー・リクエストの中か
ら１個のリクエストを選択し、選択したレート・キュー
に接続されている各ＶＣに属するセルの送出可否判定要
求をＶＣサーチ部１１に対して行う。なお、キュー・リ
クエストの受け付けられたレート・キューに接続されて
いるＶＣに属するセルは、そのレート・キューがキュー
・リクエストを発生した時点ですでに最大速度（ピーク
・レート）を満足している。
によって複数同時にアクティブになることがある。タイ
マー部内のキュー・リクエスト選択部１５は、所定のア
ルゴリズムに従って、複数のキュー・リクエストの中か
ら１個のリクエストを選択し、選択したレート・キュー
に接続されている各ＶＣに属するセルの送出可否判定要
求をＶＣサーチ部１１に対して行う。なお、キュー・リ
クエストの受け付けられたレート・キューに接続されて
いるＶＣに属するセルは、そのレート・キューがキュー
・リクエストを発生した時点ですでに最大速度（ピーク
・レート）を満足している。
【００１３】タイマー部からの送出可否判定要求を受け
て、ＶＣサーチ部は、キュー・リクエスト選択部によっ
て選択されたレート・キューのＶＣチェーンの先頭から
末尾までをＶＣチェーンのポインタ情報を辿って送出可
能ＶＣを順次サーチする。ＶＣサーチ部はセル選出速度
制御を行うために、現在時刻用タイマーを備える。現在
時刻用タイマーはセル周期毎にカウントアップする。セ
ル周期とは、１個のセルをセル化装置からネットワーク
に送出するのに必要な周期で、例えば、セル化装置の駆
動クロックの１周期ｔで５３ｂｙｔｅ長のセルの１ｂｙ
ｔｅ分のデータがネットワークに送出されるとすれば、
セル周期はｔ＊５３となる。
て、ＶＣサーチ部は、キュー・リクエスト選択部によっ
て選択されたレート・キューのＶＣチェーンの先頭から
末尾までをＶＣチェーンのポインタ情報を辿って送出可
能ＶＣを順次サーチする。ＶＣサーチ部はセル選出速度
制御を行うために、現在時刻用タイマーを備える。現在
時刻用タイマーはセル周期毎にカウントアップする。セ
ル周期とは、１個のセルをセル化装置からネットワーク
に送出するのに必要な周期で、例えば、セル化装置の駆
動クロックの１周期ｔで５３ｂｙｔｅ長のセルの１ｂｙ
ｔｅ分のデータがネットワークに送出されるとすれば、
セル周期はｔ＊５３となる。
【００１４】送出可否判定は、ＶＣテーブルの速度制御
パラメータと現在時刻タイマーの示す現在時刻（ＰＴ）
との演算によって行われる。次式が満たされる場合、判
定時のセル周期の次のセル周期にてセルの送出が可能
（ヒット）と判定する。
パラメータと現在時刻タイマーの示す現在時刻（ＰＴ）
との演算によって行われる。次式が満たされる場合、判
定時のセル周期の次のセル周期にてセルの送出が可能
（ヒット）と判定する。
【００１５】 ＠［ＣＴＲ−（ＰＴ＋１−ＣＴ）］＋Ｔ＝＜ＴＨ （＠は演算結が負の場合０となる関数） 送出可否判定を行って、ヒットすればそこでサーチを中
断し、ヒットしたＶＣのセル送出要求をセル送出部に対
して行う。ＶＣサーチ部は、ヒットしたＶＣのセル送出
が終了後、サーチ途中であれば、末尾までのサーチを再
開する。ＶＣサーチ部はＶＣチェーンのサーチが全部終
了すると、再びタイマー部からのサーチ要求を受け付け
る状態に戻る。
断し、ヒットしたＶＣのセル送出要求をセル送出部に対
して行う。ＶＣサーチ部は、ヒットしたＶＣのセル送出
が終了後、サーチ途中であれば、末尾までのサーチを再
開する。ＶＣサーチ部はＶＣチェーンのサーチが全部終
了すると、再びタイマー部からのサーチ要求を受け付け
る状態に戻る。
【００１６】ＶＣテーブルのアサイン情報の一部を図２
に示す。テーブルの第１ワード（アドレス０）にはＶＣ
チェーンのネクスト・ポインタ［１５：０］と速度制御
パラメータＣＴ［１５：０］が、第２，３ワードには速
度制御パラメータＴ［１５：０］、ＣＴＲ［１５：
０］、ＴＨ［１５：０］が格納されている。
に示す。テーブルの第１ワード（アドレス０）にはＶＣ
チェーンのネクスト・ポインタ［１５：０］と速度制御
パラメータＣＴ［１５：０］が、第２，３ワードには速
度制御パラメータＴ［１５：０］、ＣＴＲ［１５：
０］、ＴＨ［１５：０］が格納されている。
【００１７】ＶＣサーチ部があるＶＣのセルの送出可否
判定を行いかつチェーンを辿る動作（以下、サーチと呼
ぶ）のタイミング・チャートを図３に示す。信号の内容
を以下に列記する。
判定を行いかつチェーンを辿る動作（以下、サーチと呼
ぶ）のタイミング・チャートを図３に示す。信号の内容
を以下に列記する。
【００１８】・ＮＥＸＴ ＡＤＲＳ［１９：０］ ＶＣサーチ部が次のＣＭアクセスで使うアドレスで、サ
ーチの開始時はチェーン・ポインタ生成部内にあるＶＣ
チェーン先頭／末尾ポインタ／レジスタのアドレスの内
容が使用され、サーチ中は、ＶＣテーブル内のネクスト
・ポインタＰが使用される。
ーチの開始時はチェーン・ポインタ生成部内にあるＶＣ
チェーン先頭／末尾ポインタ／レジスタのアドレスの内
容が使用され、サーチ中は、ＶＣテーブル内のネクスト
・ポインタＰが使用される。
【００１９】・ＣＭＡＤＲＳ［１９：０］、ＣＭＤＡＴ
Ａ［８１：０］ ＣＭのアドレスとリード・データ。
Ａ［８１：０］ ＣＭのアドレスとリード・データ。
【００２０】・ＤＲＥＧ［３１：０］ 送出可否判定部は、データ・レジスタを複数備える。こ
れらのレジスタは、ＶＣテーブルによりリードしたパラ
メータをパイプライン状に一時記憶する。ＤＲＥＧ［３
１：０］はパイプラインの先頭のレジスタの内容。
れらのレジスタは、ＶＣテーブルによりリードしたパラ
メータをパイプライン状に一時記憶する。ＤＲＥＧ［３
１：０］はパイプラインの先頭のレジスタの内容。
【００２１】・ＭＩＳＳ、ＨＩＴ 送出可否判定結果がミスあるいはヒットしたことを示す
信号。
信号。
【００２２】サーチ・サービス対象のレート・キューの
ＶＣチェーンのブロック・アドレス（ＶＣテーブル・ア
ドレス）の接続リストをＰ０，Ｐ１，Ｐ２・・・・とす
る。ＶＣサーチ部はＣＭアドレスＰ０，Ｐ０＋１，Ｐ０
＋２を出力してＶＣ＃０テーブルの第１，２，３ワード
を順次リードする。リードしたパラメータとＰＴを使っ
た演算は以下の手順で実行する。
ＶＣチェーンのブロック・アドレス（ＶＣテーブル・ア
ドレス）の接続リストをＰ０，Ｐ１，Ｐ２・・・・とす
る。ＶＣサーチ部はＣＭアドレスＰ０，Ｐ０＋１，Ｐ０
＋２を出力してＶＣ＃０テーブルの第１，２，３ワード
を順次リードする。リードしたパラメータとＰＴを使っ
た演算は以下の手順で実行する。
【００２３】サイクルＮｏ ４：ｔｍｐ１＝ＰＴ０＋１ ５：ｔｍｐ２＝ｔｍｐ１−ＣＴ０ ６：ｔｍｐ３＝（ＴＲ０−ｔｍｐ２ ７：ｉｆ ｔｍｐ３＜０ ｔｈｅｎ ｔｍｐ３＝０ （サインｂｉｔを調べ、負であったら強制的に０とす
る） ８：ｔｍｐ４＝ｔｍｐ４＋Ｔ０ ９：ｉｆ ｔｍｐ４＜ＴＨ０ ｔｈｅｎ ＨＩＴ＝
“１” ｅｌｓｅ ＨＩＴ＝“０” （ＴＨ０＝ｔｍｐ４を実行し、結果の符号が正であれば
ＨＩＴ信号を“１”にする） なお、ＶＣ＃０の送出可否はサイクル９で判明するが、
サーチの高速化のために、この判定結果にかかわらず予
めＶＣ＃１テーブルのアクセスをサイクル７より開始す
る。先読みされたＶＣ＃１テーブルのリード・データ
は、ＶＣ＃１がヒットすれば捨てられ、ミスヒットすれ
ば、ＶＣ＃０と同様の可否判定処理に使用される。
る） ８：ｔｍｐ４＝ｔｍｐ４＋Ｔ０ ９：ｉｆ ｔｍｐ４＜ＴＨ０ ｔｈｅｎ ＨＩＴ＝
“１” ｅｌｓｅ ＨＩＴ＝“０” （ＴＨ０＝ｔｍｐ４を実行し、結果の符号が正であれば
ＨＩＴ信号を“１”にする） なお、ＶＣ＃０の送出可否はサイクル９で判明するが、
サーチの高速化のために、この判定結果にかかわらず予
めＶＣ＃１テーブルのアクセスをサイクル７より開始す
る。先読みされたＶＣ＃１テーブルのリード・データ
は、ＶＣ＃１がヒットすれば捨てられ、ミスヒットすれ
ば、ＶＣ＃０と同様の可否判定処理に使用される。
【００２４】
【発明が解決しようとする課題】従来は、サーチ動作時
に、送出可否判定のための演算を行うので、サーチ処理
に時間がかかるという問題があった。上述の例では、ミ
スヒットするＶＣを連続サーチする場合、ＶＣ１個当た
りのサーチに６サイクル必要とする。
に、送出可否判定のための演算を行うので、サーチ処理
に時間がかかるという問題があった。上述の例では、ミ
スヒットするＶＣを連続サーチする場合、ＶＣ１個当た
りのサーチに６サイクル必要とする。
【００２５】このため、単１のＶＣチェーンに多数（例
えば６４ｋ個）のＶＣが接続されている場合のサーチ処
理時間が非常に膨大となりセル化装置内部のフレーム・
データのレーテンシイが増大し、結果的に通信性能の大
幅な劣化を招いてしまう。
えば６４ｋ個）のＶＣが接続されている場合のサーチ処
理時間が非常に膨大となりセル化装置内部のフレーム・
データのレーテンシイが増大し、結果的に通信性能の大
幅な劣化を招いてしまう。
【００２６】そこで、本発明の目的は、多数のＶＣをサ
ポートしかつＶＣ毎に最大速度制御／平均速度制御を行
っても、高速に速度制御のための送出可否判定が可能
で、これにより高速にセル送出を行うことが出来る、通
信性能の優れたＡＴＭセル化／送出装置を実現する技術
を提供することである。
ポートしかつＶＣ毎に最大速度制御／平均速度制御を行
っても、高速に速度制御のための送出可否判定が可能
で、これにより高速にセル送出を行うことが出来る、通
信性能の優れたＡＴＭセル化／送出装置を実現する技術
を提供することである。
【００２７】
【課題を解決するための手段】本発明の特徴は、以下の
如くである。
如くである。
【００２８】従来はサーチ時に、検査対象となるＶＣに
属するセルの送出可否判定の演算を複数サイクル使って
実行していたが、これを短縮する目的で、サーチを行う
前に予めそのＶＣに属するセルの送出可能時刻（ＲＴ）
を算出しておく。この演算は、そのＶＣに属するセルが
サーチによって送出が決定された時点で行う。これによ
り、サーチ時の送出可否判定は、ＲＴと現在時刻ＰＴの
比較処理のみとなる。即ち、ＰＴがＲＴに達していれば
（ＰＴ≧ＲＴ）送出可能（ヒット）と判定し、そうでな
い場合は送出不可能（ミスヒット）と判定すればよい。
図５にＲＴの演算方法と各パラメータの変化を示す。な
お、実施例では、送出可能時刻は最大速度と平均速度の
両方を満足するように送出可能時刻を求めている。
属するセルの送出可否判定の演算を複数サイクル使って
実行していたが、これを短縮する目的で、サーチを行う
前に予めそのＶＣに属するセルの送出可能時刻（ＲＴ）
を算出しておく。この演算は、そのＶＣに属するセルが
サーチによって送出が決定された時点で行う。これによ
り、サーチ時の送出可否判定は、ＲＴと現在時刻ＰＴの
比較処理のみとなる。即ち、ＰＴがＲＴに達していれば
（ＰＴ≧ＲＴ）送出可能（ヒット）と判定し、そうでな
い場合は送出不可能（ミスヒット）と判定すればよい。
図５にＲＴの演算方法と各パラメータの変化を示す。な
お、実施例では、送出可能時刻は最大速度と平均速度の
両方を満足するように送出可能時刻を求めている。
【００２９】上記に加えて、ＲＴをＶＣテーブルのネク
スト・チェーン・ポインタＰと同一ワードに格納し、Ｖ
Ｃサーチ部の一回のアクセスでＰとＲＴをリードできる
ようにして、次のＶＣテーブルのアクセスと可否判定を
並列で実行し、さらにサーチの高速化を図る。
スト・チェーン・ポインタＰと同一ワードに格納し、Ｖ
Ｃサーチ部の一回のアクセスでＰとＲＴをリードできる
ようにして、次のＶＣテーブルのアクセスと可否判定を
並列で実行し、さらにサーチの高速化を図る。
【００３０】
【作用】即ち、このような構成によって、最初のクロッ
クサイクルで送出可能時刻情報ＲＴと次の仮想回線のＶ
Ｃテーブルを示すポインタを読みだし、次のクロックサ
イクルで送出可能時刻情報ＲＴと現在時刻を比較し送出
可否判定を行うと共に次の仮想回線のＶＣテーブルへの
アクセスを開始することが出来る。従って、送出可能な
仮想回線のサーチを最短２サイクルで連続的に行うこと
が可能となる。
クサイクルで送出可能時刻情報ＲＴと次の仮想回線のＶ
Ｃテーブルを示すポインタを読みだし、次のクロックサ
イクルで送出可能時刻情報ＲＴと現在時刻を比較し送出
可否判定を行うと共に次の仮想回線のＶＣテーブルへの
アクセスを開始することが出来る。従って、送出可能な
仮想回線のサーチを最短２サイクルで連続的に行うこと
が可能となる。
【００３１】
【実施例】図１は、本発明の第１の実施例によるＡＴＭ
セル化に装置の要部をしめすブロックダイアグラムであ
る。この装置の従来の構成と共通する基本的な部分の説
明は既に行ったので、同一の説明は繰り返さない。ここ
では上述の説明と異なる構成を中心に本発明の特徴を述
べる。
セル化に装置の要部をしめすブロックダイアグラムであ
る。この装置の従来の構成と共通する基本的な部分の説
明は既に行ったので、同一の説明は繰り返さない。ここ
では上述の説明と異なる構成を中心に本発明の特徴を述
べる。
【００３２】この実施例では、ＶＣテーブルの内部は図
４（Ａ）のようになっている。図２に示した従来例と違
っているのは、ＶＣテーブルの先頭ワードにＶＣチェー
ンの次の仮想回線のＶＣテーブルを指し示すポインタＰ
と共に、次のセルの送出が可能となる時刻ＲＴを格納し
ている点である。送出可能時刻ＲＴの算出は、速度制御
部１１のＶＣサーチ部１５からセル送出要求が出された
際に、図５に示した算出式に基づいてセル送出部７で求
められる。
４（Ａ）のようになっている。図２に示した従来例と違
っているのは、ＶＣテーブルの先頭ワードにＶＣチェー
ンの次の仮想回線のＶＣテーブルを指し示すポインタＰ
と共に、次のセルの送出が可能となる時刻ＲＴを格納し
ている点である。送出可能時刻ＲＴの算出は、速度制御
部１１のＶＣサーチ部１５からセル送出要求が出された
際に、図５に示した算出式に基づいてセル送出部７で求
められる。
【００３３】又、ＶＣテーブルの先頭ワードの先頭ビッ
トＦには、その仮想回線が設定されてからセルの送出が
なされているか否かを示すフラグが設けられている。こ
のフラグが立っているときは、最初の送出なので送出可
能時刻ＲＴと現在時刻との比較をすることなくセルの送
出が行われる。
トＦには、その仮想回線が設定されてからセルの送出が
なされているか否かを示すフラグが設けられている。こ
のフラグが立っているときは、最初の送出なので送出可
能時刻ＲＴと現在時刻との比較をすることなくセルの送
出が行われる。
【００３４】図６に、本発明を実施したサーチ処理のタ
イミング・チャートを示す。信号の内容を以下に列記す
る。
イミング・チャートを示す。信号の内容を以下に列記す
る。
【００３５】・ＮＥＸＴ ＡＤＲＳ［１９：０］ ＶＣサーチ部が次のＣＭアクセスで使うアドレスで、サ
ーチの開始時はチェーン・ポインタ生成部内にあるＶＣ
チェーン先頭／末尾ポインタ・レジスタのアドレスの内
容が使用され、サーチ中には、ＶＣテーブル内のネクス
ト・ポインタＰが使用される。
ーチの開始時はチェーン・ポインタ生成部内にあるＶＣ
チェーン先頭／末尾ポインタ・レジスタのアドレスの内
容が使用され、サーチ中には、ＶＣテーブル内のネクス
ト・ポインタＰが使用される。
【００３６】・ＣＭＡＤＲＳ［１９：０］、ＣＭＤＡＴ
Ａ［３９：０］ ＣＭのアドレスとリード・データ。 ・ＤＲＥＧ［３９：０］ 送出可否判定部内のデータ・レジスタの内容で、これら
のレジスタは、ＲＴを一時記憶する。判定機能を実現す
るために設置する。
Ａ［３９：０］ ＣＭのアドレスとリード・データ。 ・ＤＲＥＧ［３９：０］ 送出可否判定部内のデータ・レジスタの内容で、これら
のレジスタは、ＲＴを一時記憶する。判定機能を実現す
るために設置する。
【００３７】・ＭＩＳＳ、ＨＩＴ 送出可能時刻ＲＴとＰＴとの比較結果がミスあるいはヒ
ットしたことを示す信号。
ットしたことを示す信号。
【００３８】・ＴＥＳＴ ＲＴ判定期間であることを表わす信号。
【００３９】図４（Ａ）に示した様に、ＶＣテーブル４
０ｂｉｔ＊１６ワード構成で、Ｐ［１５：０］とＲＴ
［１９：０］をＶＣテーブルの先頭ワードに格納してい
る。ＶＣ＃０，１，２・・・・のテーブルの先頭ワード
を連続アクセスし、これと並列に各ＶＣの送出可否判定
を行う。ＶＣテーブルのアクセスは可否判定の結果に拘
わらず機械的に行なう。このタイミング・チャートで
は、ＶＣ＃０，１がミスヒットしＶＣ＃２がヒットした
状況を表わしている。サイクル８においてＶＣ＃２の判
定と同時にＶＣ＃３のアクセスも行っているが、ＶＣ＃
２がヒットしたため、ＶＣ＃３のリード・データは捨て
られる。可否判定はＰＴとＲＴの比較処理のみなので、
１サイクルで完了する。またＰとＲＴを一回のアクセス
でリードできる。このことにより、ミスヒットするＶＣ
を連続サーチする場合、ＶＣ１個当たりのサーチに２サ
イクルしか必要とせず、従来に比べ大幅な高速化を達成
することができる。
０ｂｉｔ＊１６ワード構成で、Ｐ［１５：０］とＲＴ
［１９：０］をＶＣテーブルの先頭ワードに格納してい
る。ＶＣ＃０，１，２・・・・のテーブルの先頭ワード
を連続アクセスし、これと並列に各ＶＣの送出可否判定
を行う。ＶＣテーブルのアクセスは可否判定の結果に拘
わらず機械的に行なう。このタイミング・チャートで
は、ＶＣ＃０，１がミスヒットしＶＣ＃２がヒットした
状況を表わしている。サイクル８においてＶＣ＃２の判
定と同時にＶＣ＃３のアクセスも行っているが、ＶＣ＃
２がヒットしたため、ＶＣ＃３のリード・データは捨て
られる。可否判定はＰＴとＲＴの比較処理のみなので、
１サイクルで完了する。またＰとＲＴを一回のアクセス
でリードできる。このことにより、ミスヒットするＶＣ
を連続サーチする場合、ＶＣ１個当たりのサーチに２サ
イクルしか必要とせず、従来に比べ大幅な高速化を達成
することができる。
【００４０】前記実施例では、ＶＣテーブルは４０ｂｉ
ｔ＊１６ワード構成にし、Ｐ［１５：０］とＲＴ［１
９：０］をＶＣテーブルの先頭ワード内に格納している
が、以下の理由により、のこの構成を採用できない場合
もある。
ｔ＊１６ワード構成にし、Ｐ［１５：０］とＲＴ［１
９：０］をＶＣテーブルの先頭ワード内に格納している
が、以下の理由により、のこの構成を採用できない場合
もある。
【００４１】先に述べたように、装置が６４ｋ個のＶＣ
サポートするには６４ｋ個のＶＣテーブルが必要とな
り、結果的に大規模なコントロール・メモリＣＭを必要
とする。図１に示すセル化装置でＣＭ以外の機能ブロッ
クを１チップのＬＳＩ（以下ＡＴＭセル化ＬＳＩと呼
ぶ）で実現した場合、実装ボード上でＣＭはＡＴＭセル
化ＬＳＩの外部に設置される。ＣＭとＡＴＭセル化ＬＳ
Ｉ間のインターフェイスに使用するｐｉｎ数はパッケー
ジのピン数、消費電力、コスト等によりリミットされ
る。図１の従来技術例では、２０ｂｉｔのＣＭアドレス
・バス、３２ｂｉｔのＣＭデータ・バスで５２個のｐｉ
ｎを設けているが、ＣＭインターフェイスのｏｐｉｎ数
をこれ以上追加することが非常に困難な場合が多々あ
る。この制約下では、ＶＣサーチ部は、１回のＣＭアク
セスでＶＣテーブルの１ワード分である３２ｂｉｔの情
報しかリードすることが出来ない。また、１個のＶＣチ
ェーンに接続出来る最大ＶＣ数を６４ｋ個サポートする
には、ＶＣテーブルに格納するネクスト・ポインタＰは
１６ｂｉｔ必要である。また、ＲＴは速度制御機能の仕
様上の制約から１６ｂｉｔ以上必要（先の例では２０ｂ
ｉｔ）な場合が多い。
サポートするには６４ｋ個のＶＣテーブルが必要とな
り、結果的に大規模なコントロール・メモリＣＭを必要
とする。図１に示すセル化装置でＣＭ以外の機能ブロッ
クを１チップのＬＳＩ（以下ＡＴＭセル化ＬＳＩと呼
ぶ）で実現した場合、実装ボード上でＣＭはＡＴＭセル
化ＬＳＩの外部に設置される。ＣＭとＡＴＭセル化ＬＳ
Ｉ間のインターフェイスに使用するｐｉｎ数はパッケー
ジのピン数、消費電力、コスト等によりリミットされ
る。図１の従来技術例では、２０ｂｉｔのＣＭアドレス
・バス、３２ｂｉｔのＣＭデータ・バスで５２個のｐｉ
ｎを設けているが、ＣＭインターフェイスのｏｐｉｎ数
をこれ以上追加することが非常に困難な場合が多々あ
る。この制約下では、ＶＣサーチ部は、１回のＣＭアク
セスでＶＣテーブルの１ワード分である３２ｂｉｔの情
報しかリードすることが出来ない。また、１個のＶＣチ
ェーンに接続出来る最大ＶＣ数を６４ｋ個サポートする
には、ＶＣテーブルに格納するネクスト・ポインタＰは
１６ｂｉｔ必要である。また、ＲＴは速度制御機能の仕
様上の制約から１６ｂｉｔ以上必要（先の例では２０ｂ
ｉｔ）な場合が多い。
【００４２】以上のような装置実現上の制約により、Ｖ
Ｃテーブルの同一ワード内にＰとＲＴを格納できない場
合には、図４（Ｂ）に示したように、送出可能時刻ＲＴ
を上位のビットＲＨと下位のビットＲＬに分割し、上位
のビットＲＨのみを先頭ワードに格納し、下位のビット
ＲＬは次のワードに格納すればよい。その場合のサーチ
処理のタイミング・チャートを図７に示す。信号の内容
を以下に列記する。
Ｃテーブルの同一ワード内にＰとＲＴを格納できない場
合には、図４（Ｂ）に示したように、送出可能時刻ＲＴ
を上位のビットＲＨと下位のビットＲＬに分割し、上位
のビットＲＨのみを先頭ワードに格納し、下位のビット
ＲＬは次のワードに格納すればよい。その場合のサーチ
処理のタイミング・チャートを図７に示す。信号の内容
を以下に列記する。
【００４３】・ＮＥＸＴ ＡＤＲＳ［１９：０］ ＶＣサーチ部が次のＣＭアクセスで使うアドレスで、サ
ーチの開始時はチェーン・ポインタ生成部内にあるＶＣ
チェーン先頭／末尾ポインタ・レジスタのアドレスの内
容が使用され、サーチ中には、ＶＣテーブル内のネクス
ト・ポインタＰあるいはＰ＋１が使用される。
ーチの開始時はチェーン・ポインタ生成部内にあるＶＣ
チェーン先頭／末尾ポインタ・レジスタのアドレスの内
容が使用され、サーチ中には、ＶＣテーブル内のネクス
ト・ポインタＰあるいはＰ＋１が使用される。
【００４４】・ＣＭＡＤＲＳ［１９：０］、ＣＭＤＡＴ
Ａ［３９：０］ ＣＭのアドレスとリード・データ。 ・ＤＲＥＧ０［３１：０］、ＤＲＥＧ１［３１：０］、
ＤＲＥＧ２［３１：０］ 送出可否判定部内のデータ・レジスタの内容で、これら
のレジスタは、ＲＨ，ＲＬをパイプライン状に一時記憶
する。判定機能を実現するために設置する。
Ａ［３９：０］ ＣＭのアドレスとリード・データ。 ・ＤＲＥＧ０［３１：０］、ＤＲＥＧ１［３１：０］、
ＤＲＥＧ２［３１：０］ 送出可否判定部内のデータ・レジスタの内容で、これら
のレジスタは、ＲＨ，ＲＬをパイプライン状に一時記憶
する。判定機能を実現するために設置する。
【００４５】・ＲＴｄａｓｈ ＭＩＳＳ ＲＴｄａｓｈ
ＨＩＴ 仮の送出可能時刻ＲＴ（ＲＨ［１５：０］と“０００
０”をｂｉｔ連結したデータ）がミスあるいはヒットし
たことを示す信号。
ＨＩＴ 仮の送出可能時刻ＲＴ（ＲＨ［１５：０］と“０００
０”をｂｉｔ連結したデータ）がミスあるいはヒットし
たことを示す信号。
【００４６】・ＲＴｄａｓｈ ＴＳＴ ＲＴ’による判定期間であることを表わす信号。 ・ＲＨ ＴＳＴ ＲＴ（ＲＨ［１５：０］とＲＬ［３：０］をｂｉｔ連結
したデータ）による判定期間であることを表わす信号。
したデータ）による判定期間であることを表わす信号。
【００４７】・ＲＴ ＨＩＴ ＲＴがヒットしたことを示す信号。 ・ＯＵＴ−ＲＥＱ ＶＣサーチ部がセル送出部に出力するセル送出要求信
号。
号。
【００４８】この実施例では、ＶＣテーブルを３２ｂｉ
ｔ＊１６ワード構成にし、ＶＣテーブルの第１ワードに
Ｐ［１５：０］とＲＴの上位データＲＨ［１４：０］＝
ＲＴ［１９：５］を格納し、第２ワードに下位データＲ
Ｌ［４：０］＝ＲＴ［４：０］を格納して、サーチの高
速化を図っている。
ｔ＊１６ワード構成にし、ＶＣテーブルの第１ワードに
Ｐ［１５：０］とＲＴの上位データＲＨ［１４：０］＝
ＲＴ［１９：５］を格納し、第２ワードに下位データＲ
Ｌ［４：０］＝ＲＴ［４：０］を格納して、サーチの高
速化を図っている。
【００４９】ＲＨ［１５：０］と“００００”をｂｉｔ
連結したデータを仮の送出可能時刻ＲＴ’として、図６
の実施例と同様に、ＶＣ＃０，１，２のテーブルの先頭
ワードを連続アクセスし、これと並列に各ＶＣの送出可
否判定を行う。ＶＣテーブルのアクセスは可否判定の結
果に拘わらず機械的に行う。ＲＴ’がミスヒットした場
合の動作タイミングは、図６の実施例と同様となる。Ｒ
Ｔ’がヒットした場合、例外処理的にヒットしたＶＣテ
ーブルの第２ワードのＲＬをリードし、ＲＨとＲＬをｂ
ｉｔ連結した真のＲＴでＰＴとの比較を実行する。サイ
クル８において、ＶＣ＃２のＲＴ’がヒットしたため、
サイクル１０，１１でＲＬ２がアクセスされ、サイクル
１２で真のＲＴ２がＰＴと比較され、ミスヒットしてい
る。同様に、サイクル２０において、真のＲＴ５がＰＴ
と比較され、ミスヒットしている。同様に、サイクル２
０において、真のＲＴ５がＰＴと比較され、ここではヒ
ットし、ＶＣ＃５に属するセルの送出要求信号ＯＵＴＲ
ＥＱがセル送出部にアサートされている。
連結したデータを仮の送出可能時刻ＲＴ’として、図６
の実施例と同様に、ＶＣ＃０，１，２のテーブルの先頭
ワードを連続アクセスし、これと並列に各ＶＣの送出可
否判定を行う。ＶＣテーブルのアクセスは可否判定の結
果に拘わらず機械的に行う。ＲＴ’がミスヒットした場
合の動作タイミングは、図６の実施例と同様となる。Ｒ
Ｔ’がヒットした場合、例外処理的にヒットしたＶＣテ
ーブルの第２ワードのＲＬをリードし、ＲＨとＲＬをｂ
ｉｔ連結した真のＲＴでＰＴとの比較を実行する。サイ
クル８において、ＶＣ＃２のＲＴ’がヒットしたため、
サイクル１０，１１でＲＬ２がアクセスされ、サイクル
１２で真のＲＴ２がＰＴと比較され、ミスヒットしてい
る。同様に、サイクル２０において、真のＲＴ５がＰＴ
と比較され、ミスヒットしている。同様に、サイクル２
０において、真のＲＴ５がＰＴと比較され、ここではヒ
ットし、ＶＣ＃５に属するセルの送出要求信号ＯＵＴＲ
ＥＱがセル送出部にアサートされている。
【００５０】ミスヒットするＶＣを連続サーチする場
合、ＶＣ１個当たりのサーチに２サイクルしか必要とし
ない。また、ＲＴ’がヒットして真のＲＴがミスヒット
した場合はＶＣ１個当たり４サイクルあればよい。さら
に、ＶＣサーチ部内のチェーン・ポインタ生成部内に、
ＶＣテーブルよりリードしたポインタを一時記憶する所
定数のポインタ・レジスタをパイプライン状に設置する
ことにより、ＶＣテーブルのアクセスは、タイミング・
チャートに示すように、サーチ中のどのサイクルにおい
ても間断なく必ず行なうことが可能となる。
合、ＶＣ１個当たりのサーチに２サイクルしか必要とし
ない。また、ＲＴ’がヒットして真のＲＴがミスヒット
した場合はＶＣ１個当たり４サイクルあればよい。さら
に、ＶＣサーチ部内のチェーン・ポインタ生成部内に、
ＶＣテーブルよりリードしたポインタを一時記憶する所
定数のポインタ・レジスタをパイプライン状に設置する
ことにより、ＶＣテーブルのアクセスは、タイミング・
チャートに示すように、サーチ中のどのサイクルにおい
ても間断なく必ず行なうことが可能となる。
【００５１】
【発明の効果】本発明によれば、多数のＶＣをサポート
しかつＶＣ毎に最大速度制御／平均速度制御を行って
も、高速の速度制御のための送出可否判定がであり、こ
れにより高速にセル送出を行うことができるため、通信
性能の優れたＡＴＭセル化／送出装置を実現できる。
しかつＶＣ毎に最大速度制御／平均速度制御を行って
も、高速の速度制御のための送出可否判定がであり、こ
れにより高速にセル送出を行うことができるため、通信
性能の優れたＡＴＭセル化／送出装置を実現できる。
【図１】本発明によるＡＴＭセル化／送出装置の要部を
示す構成図である。
示す構成図である。
【図２】ＣＭ内に構成されるＶＣテーブルとＶＣチェー
ンの概念図である。
ンの概念図である。
【図３】従来技術によるサーチ処理のタイミング・チャ
ート図である。
ート図である。
【図４】本発明によるＶＣテーブルのアサイン情報の要
部を示す図である。
部を示す図である。
【図５】本発明による、送出可能時刻の演算方法と、各
パラメータの変化を示す図である。
パラメータの変化を示す図である。
【図６】本発明によるサーチの処理のタイミング・チャ
ート図である。
ート図である。
【図７】本発明によるサーチの処理のタイミング・チャ
ート図である。
ート図である。
１ 速度制御部 ３ コントロールメモリ ５ コントロールメモリインターフェース ７ セル送出部 ９ チェーンポインタ生成部 １１ ＶＣサーチ部 １３ タイマー部 １５ ＶＣサーチ制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年２月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安部 浩平 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (3)
- 【請求項１】 複数の仮想回線をその最大送出速度毎に
区分けして設定し、夫々の仮想回線からの送出要求に応
じて非同期でフレームデータの転送を行うＡＴＭ通信に
おいて、送出すべき前記フレームデータを、所定のビッ
ト長を持つセルに分割し、最大送出速度制御および平均
速度制御行いつつ送出するＡＴＭセル化装置であって、 前記セル化装置がサポートする仮想回線毎にその送出速
度を制御するパラメータを記憶する管理テーブルと、 同一の最大送出速度を持つ仮想回線をチェーンとして登
録する手段と、 各チェーン毎に、チェーンに接続される仮想回線の最大
速度に応じた固有の周期で、そのチェーンに接続された
仮想回線に所属するセルの送出可否判定要求を発生する
タイマーを各チェーン毎に備え、 複数の判定要求から所定のアルゴリズムによって１個の
判定要求を選択するキュー・リクエスト選択部と、 キュー・リクエスト選択部で選択された判定要求に対応
するチェーンに接続されている仮想回線の管理テーブル
の内容を、そのチェーンのポインタ情報を辿って読み込
んで、各仮想回線のセルの送出可否判定を行うサーチ部
を備え、 サーチ部は一回のアクセスで読み込む管理テーブルの単
一ワードに、その仮想回線の所属するチェーンのポイン
タ情報とその仮想回線に所属するセルの送出可能な時刻
に関する情報を格納し、前記送出可能時刻情報に基づい
て仮想回線に所属するセルの送出可否判定を行い、 サーチ部がある仮想回線に所属するセルの送出可否判定
を行う前に予めその仮想回線の管理テーブルに前記送出
可能な時刻を算出し格納することを特徴とするＡＴＭセ
ル化装置。 - 【請求項２】 前記単一ワードに格納されている前記送
出可能時刻情報は、前記サーチ部で算出された送出可能
時刻を示すデータの上位ビットのみであり、残りの下位
ビットは前記管理テーブルの他のワードに格納されてい
ること特徴とする請求項１記載のＡＴＭセル化装置。 - 【請求項３】 前記管理テーブルの前記送出可能時刻が
格納されているワードには、その仮想回線が設定されて
からセルの送出がなされているか否かを示すフラグが設
けられていること特徴とする請求項１記載のＡＴＭセル
化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11503894A JPH07321811A (ja) | 1994-05-27 | 1994-05-27 | Ａｔｍセル化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11503894A JPH07321811A (ja) | 1994-05-27 | 1994-05-27 | Ａｔｍセル化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321811A true JPH07321811A (ja) | 1995-12-08 |
Family
ID=14652664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11503894A Withdrawn JPH07321811A (ja) | 1994-05-27 | 1994-05-27 | Ａｔｍセル化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321811A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7561528B2 (en) | 2004-08-05 | 2009-07-14 | Lg Electronics Inc. | System and method for changing duration of talk burst control timer |
-
1994
- 1994-05-27 JP JP11503894A patent/JPH07321811A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7561528B2 (en) | 2004-08-05 | 2009-07-14 | Lg Electronics Inc. | System and method for changing duration of talk burst control timer |
| US7881220B2 (en) | 2004-08-05 | 2011-02-01 | Lg Electronics Inc. | System and method for changing duration of talk burst control timer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |