JPH07306258A - レーダ信号処理装置 - Google Patents
レーダ信号処理装置Info
- Publication number
- JPH07306258A JPH07306258A JP6098614A JP9861494A JPH07306258A JP H07306258 A JPH07306258 A JP H07306258A JP 6098614 A JP6098614 A JP 6098614A JP 9861494 A JP9861494 A JP 9861494A JP H07306258 A JPH07306258 A JP H07306258A
- Authority
- JP
- Japan
- Prior art keywords
- antenna element
- data
- antenna
- processing
- range bin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】
【目的】 ＤＢＦ（Ｄｉｇｉｔａｌ Ｂｅａｍ Ｆｏｒ
ｍｉｎｇ）技術を用いた捜索または追尾レーダにおい
て、任意のレンジビン数に対しリアルタイムにアンテナ
ビームを形成することを目的とする。 【構成】 アンテナ素子１と、前処理２、ＦＩＦＯメモ
リ３およびＦＩＦＯメモリ制御部４より構成されるアン
テナ素子データ前処理部５と、スイッチングネットワー
ク部Ａ ６と、演算素子７、係数発生部８および３ステ
ートバッファ９より構成されるアンテナビーム形成部１
０と、制御部１１より構成される。 【効果】 ＰＲＩ内の任意の処理レンジビン数に対し、
コーナーターン処理を施しリアルタイムにアンテナビー
ムを形成することが可能である。
ｍｉｎｇ）技術を用いた捜索または追尾レーダにおい
て、任意のレンジビン数に対しリアルタイムにアンテナ
ビームを形成することを目的とする。 【構成】 アンテナ素子１と、前処理２、ＦＩＦＯメモ
リ３およびＦＩＦＯメモリ制御部４より構成されるアン
テナ素子データ前処理部５と、スイッチングネットワー
ク部Ａ ６と、演算素子７、係数発生部８および３ステ
ートバッファ９より構成されるアンテナビーム形成部１
０と、制御部１１より構成される。 【効果】 ＰＲＩ内の任意の処理レンジビン数に対し、
コーナーターン処理を施しリアルタイムにアンテナビー
ムを形成することが可能である。
Description
【０００１】
【産業上の利用分野】この発明はＤＢＦ（Ｄｉｇｉｔａ
ｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ）技術を用いてリアルタ
イムにアンテナビームを形成する必要のある捜索または
追尾レーダに関するものである。
ｌ Ｂｅａｍ Ｆｏｒｍｉｎｇ）技術を用いてリアルタ
イムにアンテナビームを形成する必要のある捜索または
追尾レーダに関するものである。
【０００２】
【従来の技術】図１４および図１６に従来の捜索または
追尾レーダにおけるレーダ信号処理装置の構成図を２つ
示す。まず図１４において、１はアンテナ素子、２は前
処理、１７はレジスタＡ、１８は３ステートバッファ、
１９は前処理２およびレジスタＡ １７ならびに３ステ
ートバッファ１８より構成されるアンテナ素子データ前
処理部、７はアンテナビームを形成する演算素子、８は
アンテナビーム形成のための係数発生部、２０はレジス
タＢ、２１は演算素子７および係数発生部８ならびにレ
ジスタＢ ２０より構成されるアンテナビーム形成部、
１１は制御部である。
追尾レーダにおけるレーダ信号処理装置の構成図を２つ
示す。まず図１４において、１はアンテナ素子、２は前
処理、１７はレジスタＡ、１８は３ステートバッファ、
１９は前処理２およびレジスタＡ １７ならびに３ステ
ートバッファ１８より構成されるアンテナ素子データ前
処理部、７はアンテナビームを形成する演算素子、８は
アンテナビーム形成のための係数発生部、２０はレジス
タＢ、２１は演算素子７および係数発生部８ならびにレ
ジスタＢ ２０より構成されるアンテナビーム形成部、
１１は制御部である。
【０００３】図１４のように構成された従来のレーダ信
号処理装置における処理のタイムチャートを図１５に示
す。ここでアンテナ素子数をＮ、レンジビン幅をτとす
る。レンジビンＴ１におけるアンテナ素子＃１、＃２、
……、＃Ｎの受信データをＤ１１、Ｄ２１、……、ＤＮ
1 、レンジビンＴ２におけるアンテナ素子＃１、＃２、
……、＃Ｎの受信データをＤ１２、Ｄ２２、……、ＤＮ
2 、以下同様にレンジビンＴｊにおけるアンテナ素子＃
ｉ（ｉ＝１、２、……、Ｎ）の受信データをＤｉｊと表
示する。図１５（ａ）に示すようにアンテナ素子毎の各
レンジビンの受信データは前処理２において前段処理を
施された後各アンテナ素子データ前処理部１９のレジス
タＡ １７に同時に保持され、かつレンジビン幅τ毎に
レンジビンデータが更新される。図１４に示すようにＮ
個のアンテナ素子データ前処理部１９の出力データは一
つのデータパス上に出力されるため、データが競合しな
いように制御部１１が各アンテナ素子データ前処理部１
９内の３ステートバッファ１８の出力ゲート信号を制御
する。その様子を図１５（ｂ）に示す。制御部１１は幅
（τ／Ｎ）の出力ゲート信号をレンジビン幅τ内にＮ
個、アンテナ素子データ前処理部１９ ＃１〜＃Ｎに対
し順に発生する。その結果アンテナビーム形成部２１に
入力されるデータ列は図１５（ｃ）のようになる。アン
テナビーム形成部２１ではレンジビン毎にアンテナ素子
順に入力されるこれらのデータに対し次式に示す演算を
行い、アンテナビームデータを算出する。
号処理装置における処理のタイムチャートを図１５に示
す。ここでアンテナ素子数をＮ、レンジビン幅をτとす
る。レンジビンＴ１におけるアンテナ素子＃１、＃２、
……、＃Ｎの受信データをＤ１１、Ｄ２１、……、ＤＮ
1 、レンジビンＴ２におけるアンテナ素子＃１、＃２、
……、＃Ｎの受信データをＤ１２、Ｄ２２、……、ＤＮ
2 、以下同様にレンジビンＴｊにおけるアンテナ素子＃
ｉ（ｉ＝１、２、……、Ｎ）の受信データをＤｉｊと表
示する。図１５（ａ）に示すようにアンテナ素子毎の各
レンジビンの受信データは前処理２において前段処理を
施された後各アンテナ素子データ前処理部１９のレジス
タＡ １７に同時に保持され、かつレンジビン幅τ毎に
レンジビンデータが更新される。図１４に示すようにＮ
個のアンテナ素子データ前処理部１９の出力データは一
つのデータパス上に出力されるため、データが競合しな
いように制御部１１が各アンテナ素子データ前処理部１
９内の３ステートバッファ１８の出力ゲート信号を制御
する。その様子を図１５（ｂ）に示す。制御部１１は幅
（τ／Ｎ）の出力ゲート信号をレンジビン幅τ内にＮ
個、アンテナ素子データ前処理部１９ ＃１〜＃Ｎに対
し順に発生する。その結果アンテナビーム形成部２１に
入力されるデータ列は図１５（ｃ）のようになる。アン
テナビーム形成部２１ではレンジビン毎にアンテナ素子
順に入力されるこれらのデータに対し次式に示す演算を
行い、アンテナビームデータを算出する。
【０００４】
【数１】
【０００５】算出されたアンテナビームデータはアンテ
ナビーム形成部２１のレジスタＢ２０にレンジビン毎に
保持され、これがアンテナビームデータとして装置の外
部に出力される。この様子を図１５（ｄ）に示す。
ナビーム形成部２１のレジスタＢ２０にレンジビン毎に
保持され、これがアンテナビームデータとして装置の外
部に出力される。この様子を図１５（ｄ）に示す。
【０００６】また図１６において、１および２は図１４
と同様、２２はメモリＡ、２３はメモリＢ、２４はメモ
リ制御部、２５は前処理２およびメモリＡ ２２、メモ
リＢ２３ならびにメモリ制御部２４により構成されるア
ンテナ素子データ前処理部、６はスイッチングネットワ
ーク部Ａ、７および８ならびに２０は図１４と同様、９
は３ステートバッファ、２６は演算素子７、係数発生部
８、レジスタＢ ２０および３ステートバッファ９より
構成されるアンテナビーム形成部、１１は制御部であ
る。
と同様、２２はメモリＡ、２３はメモリＢ、２４はメモ
リ制御部、２５は前処理２およびメモリＡ ２２、メモ
リＢ２３ならびにメモリ制御部２４により構成されるア
ンテナ素子データ前処理部、６はスイッチングネットワ
ーク部Ａ、７および８ならびに２０は図１４と同様、９
は３ステートバッファ、２６は演算素子７、係数発生部
８、レジスタＢ ２０および３ステートバッファ９より
構成されるアンテナビーム形成部、１１は制御部であ
る。
【０００７】図１７はスイッチングネットワーク部Ａ
６の構成図である。図において１２は３ステートバッフ
ァ、１３はセレクタである。
６の構成図である。図において１２は３ステートバッフ
ァ、１３はセレクタである。
【０００８】図１６のように構成された従来のレーダ信
号処理装置における処理のタイムチャートを図１８〜図
２２に示す。ここでアンテナ素子数をＮ、アンテナビー
ム形成部の並列数すなわち演算素子数をＭ、レンジビン
幅をτとする。図１５と同様にレンジビンＴｊにおける
アンテナ素子＃ｉ（ｉ＝１、２、……、Ｎ）の受信デー
タをＤｉｊと表示する。各アンテナ素子１で受信した信
号は前処理２で前段処理を施された後出力される。各ア
ンテナ素子データ前処理部２５には２つのメモリＡ ２
２およびメモリＢ ２３が存在し、前処理済みの最初の
Ｍレンジビンのアンテナ素子データは各アンテナ素子デ
ータ前処理部２５のメモリＡ ２２に書き込まれる。次
にメモリＡ ２２からメモリＢ ２３にアンテナ素子デ
ータの入力が切換わり、続くＭレンジビンのアンテナ素
子データがメモリＢ ２３に書き込まれる。この様子を
図１８に示す。メモリＢ ２３にアンテナ素子データが
書き込まれると同時に最初にメモリＡ ２２に書込まれ
たＭレンジビンのアンテナ素子データが読み出される。
この様子を図１９に示す。以下同様にＭレンジビン毎に
この動作を繰り返す。メモリ制御部２４はメモリＡ ２
２およびメモリＢ２３の入出力の切換え、メモリＡ ２
２およびメモリＢ ２３への書き込み、読み出しに必要
なアドレスおよび制御信号を発生し両メモリを制御す
る。
号処理装置における処理のタイムチャートを図１８〜図
２２に示す。ここでアンテナ素子数をＮ、アンテナビー
ム形成部の並列数すなわち演算素子数をＭ、レンジビン
幅をτとする。図１５と同様にレンジビンＴｊにおける
アンテナ素子＃ｉ（ｉ＝１、２、……、Ｎ）の受信デー
タをＤｉｊと表示する。各アンテナ素子１で受信した信
号は前処理２で前段処理を施された後出力される。各ア
ンテナ素子データ前処理部２５には２つのメモリＡ ２
２およびメモリＢ ２３が存在し、前処理済みの最初の
Ｍレンジビンのアンテナ素子データは各アンテナ素子デ
ータ前処理部２５のメモリＡ ２２に書き込まれる。次
にメモリＡ ２２からメモリＢ ２３にアンテナ素子デ
ータの入力が切換わり、続くＭレンジビンのアンテナ素
子データがメモリＢ ２３に書き込まれる。この様子を
図１８に示す。メモリＢ ２３にアンテナ素子データが
書き込まれると同時に最初にメモリＡ ２２に書込まれ
たＭレンジビンのアンテナ素子データが読み出される。
この様子を図１９に示す。以下同様にＭレンジビン毎に
この動作を繰り返す。メモリ制御部２４はメモリＡ ２
２およびメモリＢ２３の入出力の切換え、メモリＡ ２
２およびメモリＢ ２３への書き込み、読み出しに必要
なアドレスおよび制御信号を発生し両メモリを制御す
る。
【０００９】ここで重要な点は各アンテナ素子データ前
処理部２５のメモリＡ ２２またはメモリＢ ２３より
読み出すアンテナ素子データのレンジビンの潤である。
そのためにまず各アンテナ素子１に対応したアンテナ素
子データ前処理部２５を次式に示す数値Ｋ毎にグループ
化し、同一時刻に読み出すレンジビンがグループ間で重
複しないように制御する必要がある。
処理部２５のメモリＡ ２２またはメモリＢ ２３より
読み出すアンテナ素子データのレンジビンの潤である。
そのためにまず各アンテナ素子１に対応したアンテナ素
子データ前処理部２５を次式に示す数値Ｋ毎にグループ
化し、同一時刻に読み出すレンジビンがグループ間で重
複しないように制御する必要がある。
【００１０】
【数２】
【００１１】例えば、図１９ではアンテナ素子データ前
処理部＃１〜＃Ｋについてはレンジビン１、２、……、
Ｍの順に読み出されるが、アンテナ素子データ前処理部
＃（Ｋ＋１）〜＃２ＫについてはレンジビンＭ、１、
２、……、（Ｍ−１）の順に読み出される。以下同様に
読み出すレンジビンが一つずつずれていき、アンテナ素
子データ前処理部＃（Ｎ−Ｋ＋１）〜＃Ｎについてはレ
ンジビン２、……、Ｍ、１の順に読み出される。この動
作をＭレンジビン毎にメモリＡ ２２またはメモリＢ
２３に切換えて繰り返す。
処理部＃１〜＃Ｋについてはレンジビン１、２、……、
Ｍの順に読み出されるが、アンテナ素子データ前処理部
＃（Ｋ＋１）〜＃２ＫについてはレンジビンＭ、１、
２、……、（Ｍ−１）の順に読み出される。以下同様に
読み出すレンジビンが一つずつずれていき、アンテナ素
子データ前処理部＃（Ｎ−Ｋ＋１）〜＃Ｎについてはレ
ンジビン２、……、Ｍ、１の順に読み出される。この動
作をＭレンジビン毎にメモリＡ ２２またはメモリＢ
２３に切換えて繰り返す。
【００１２】アンテナ素子データ前処理部２５より読み
出されたアンテナ素子データは図１７に示すように３ス
テートバッファ１２を介してグループ毎に１つのデータ
パス上に出力され、セレクタ１３のＡポートの一つに入
力される。１つのグループ内における３ステートバッフ
ァ１２はデータが競合しないように制御部１１より出力
される入力ゲート信号により制御される。その様子を示
す図が図２０である。図２０（ａ）に示すように例えば
アンテナ素子データ前処理部＃１〜＃Ｋのグループにつ
いて幅（τ／Ｋ）の入力ゲート信号が制御部１１より順
に出力される。この入力ゲート信号は全グループに共通
である。その結果、３ステートバッファ１２を介してセ
レクタ１３のＡポートに入力されるデータは図２０
（ｂ）に示すようになる。例えばポートＡ１のレンジビ
ンＴ１についてはＤ１１、Ｄ２１、Ｄ３１、……、Ｄ
（Ｋ-1）1 、ＤＫ1 の順にアンテナ素子データが入力さ
れる。こうして入力されたアンテナ素子データはセレク
タ１３の論理回路によりコーナーターン処理と称する並
び変えが行われセレクタ１３の出力ポートＢ１〜ＢＭよ
り出力される。コーナーターン処理とはアンテナ素子毎
のレンジビンデータ列をレンジビン毎のアンテナ素子デ
ータ列に並び換える処理である。この処理のためには制
御部１１より出力されるセレクタ制御信号Ｃ１〜ＣＬが
必要である。セレクタ制御信号Ｃ１〜ＣＬはちょうどレ
ンジビン番号のＭによる剰余を２進数表現したものであ
る。これを図２１（ａ）に示す。セレクタ制御信号Ｃ１
〜ＣＬによりセレクタ１３は次式に示す論理に従いアン
テナ素子データの並べ換えを行う。
出されたアンテナ素子データは図１７に示すように３ス
テートバッファ１２を介してグループ毎に１つのデータ
パス上に出力され、セレクタ１３のＡポートの一つに入
力される。１つのグループ内における３ステートバッフ
ァ１２はデータが競合しないように制御部１１より出力
される入力ゲート信号により制御される。その様子を示
す図が図２０である。図２０（ａ）に示すように例えば
アンテナ素子データ前処理部＃１〜＃Ｋのグループにつ
いて幅（τ／Ｋ）の入力ゲート信号が制御部１１より順
に出力される。この入力ゲート信号は全グループに共通
である。その結果、３ステートバッファ１２を介してセ
レクタ１３のＡポートに入力されるデータは図２０
（ｂ）に示すようになる。例えばポートＡ１のレンジビ
ンＴ１についてはＤ１１、Ｄ２１、Ｄ３１、……、Ｄ
（Ｋ-1）1 、ＤＫ1 の順にアンテナ素子データが入力さ
れる。こうして入力されたアンテナ素子データはセレク
タ１３の論理回路によりコーナーターン処理と称する並
び変えが行われセレクタ１３の出力ポートＢ１〜ＢＭよ
り出力される。コーナーターン処理とはアンテナ素子毎
のレンジビンデータ列をレンジビン毎のアンテナ素子デ
ータ列に並び換える処理である。この処理のためには制
御部１１より出力されるセレクタ制御信号Ｃ１〜ＣＬが
必要である。セレクタ制御信号Ｃ１〜ＣＬはちょうどレ
ンジビン番号のＭによる剰余を２進数表現したものであ
る。これを図２１（ａ）に示す。セレクタ制御信号Ｃ１
〜ＣＬによりセレクタ１３は次式に示す論理に従いアン
テナ素子データの並べ換えを行う。
【００１３】
【数３】
【００１４】こうしてセレクタ１３の出力ポートＢ１〜
ＢＭからは図２１（ｂ）に示すようにＭレンジビンにつ
いてそれぞれＮ素子分のアンテナ素子データが出力さ
れ、アンテナビーム形成部２６ ＃１〜＃Ｍに入力され
る。各アンテナビーム形成部２６における演算素子７で
はこのデータに対し係数発生部８が発生する係数を用い
て数１に従いアンテナビームを算出する。演算素子７で
算出したデータは（τ×Ｍ）間隔でレジスタＢ ２０に
保持される。その様子を図２２（ａ）に示す。各アンテ
ナビーム形成部２６のレジスタＢ ２０に保持されたア
ンテナビームデータは３ステートバッファ９を介して一
つのデータパス上に出力され装置の外部に出力される。
Ｍレンジビンのアンテナビームデータが競合しないよう
に制御部１１は３ステートバッファ９の出力ゲート信号
を制御する。その様子を図２２（ｂ）に示す。その結
果、図２２（ｃ）に示すように装置の外部にはレンジビ
ンτ間隔で各レンジビンのアンテナビームデータが出力
される。このスイッチングネットワーク部Ａ ６におけ
るコーナーターン処理からアンテナビームデータが出力
されるまでの処理についてもメモリＡ ２２およびメモ
リＢ ２３への書き込み、読み出しと同様Ｍレンジビン
毎に繰り返される。
ＢＭからは図２１（ｂ）に示すようにＭレンジビンにつ
いてそれぞれＮ素子分のアンテナ素子データが出力さ
れ、アンテナビーム形成部２６ ＃１〜＃Ｍに入力され
る。各アンテナビーム形成部２６における演算素子７で
はこのデータに対し係数発生部８が発生する係数を用い
て数１に従いアンテナビームを算出する。演算素子７で
算出したデータは（τ×Ｍ）間隔でレジスタＢ ２０に
保持される。その様子を図２２（ａ）に示す。各アンテ
ナビーム形成部２６のレジスタＢ ２０に保持されたア
ンテナビームデータは３ステートバッファ９を介して一
つのデータパス上に出力され装置の外部に出力される。
Ｍレンジビンのアンテナビームデータが競合しないよう
に制御部１１は３ステートバッファ９の出力ゲート信号
を制御する。その様子を図２２（ｂ）に示す。その結
果、図２２（ｃ）に示すように装置の外部にはレンジビ
ンτ間隔で各レンジビンのアンテナビームデータが出力
される。このスイッチングネットワーク部Ａ ６におけ
るコーナーターン処理からアンテナビームデータが出力
されるまでの処理についてもメモリＡ ２２およびメモ
リＢ ２３への書き込み、読み出しと同様Ｍレンジビン
毎に繰り返される。
【００１５】
【発明が解決しようとする課題】図１４のように構成さ
れた従来のレーダ信号処理装置では動作原理的には可能
であっても実際に装置を構築しようとする場合、ボトル
ネックとなる点が２点上げられる。まず第一は、アンテ
ナ素子データ前処理部１９からアンテナビーム形成部２
１にアンテナ素子データを転送する速度、すなわちデー
タレート（τ／Ｎ）である。レンジビン幅τを小さくし
レーダのレンジ分解能を上げようとする場合、あるいは
アンテナ素子数Ｎを増やしレーダのビーム方向の分解能
を上げようとする場合この方式ではアンテナ素子データ
の転送速度が限界に達し、装置を構築することが不可能
となる場合が生じる。第二は、アンテナビーム形成部２
１における演算素子７の演算速度である。この方式では
１レンジビン当たりのアンテナビーム形成に許容される
時間はレンジビン幅τである。アンテナ素子数Ｎが増大
するに従い演算速度が限界に達し装置を構築することが
不可能となる場合が生じる。
れた従来のレーダ信号処理装置では動作原理的には可能
であっても実際に装置を構築しようとする場合、ボトル
ネックとなる点が２点上げられる。まず第一は、アンテ
ナ素子データ前処理部１９からアンテナビーム形成部２
１にアンテナ素子データを転送する速度、すなわちデー
タレート（τ／Ｎ）である。レンジビン幅τを小さくし
レーダのレンジ分解能を上げようとする場合、あるいは
アンテナ素子数Ｎを増やしレーダのビーム方向の分解能
を上げようとする場合この方式ではアンテナ素子データ
の転送速度が限界に達し、装置を構築することが不可能
となる場合が生じる。第二は、アンテナビーム形成部２
１における演算素子７の演算速度である。この方式では
１レンジビン当たりのアンテナビーム形成に許容される
時間はレンジビン幅τである。アンテナ素子数Ｎが増大
するに従い演算速度が限界に達し装置を構築することが
不可能となる場合が生じる。
【００１６】これらの限界に対するブレークスルーとし
て次に考えられるのが図１６の構成である。図１６のよ
うに構成された従来のレーダ信号処理装置では図１４に
示す従来のレーダ信号処理装置と比較し、アンテナ素子
データ前処理部２５からアンテナビーム形成部２６にア
ンテナ素子データを転送する速度が（１／Ｍ）倍に低減
可能であり、かつアンテナビーム形成部２６における演
算素子７の演算速度も（１／Ｍ）倍に低減可能である。
しかし、この構成ではアンテナビームの形成が可能であ
るのがレーダにおけるＰＲＩ（Ｐｕｌｓｅ Ｒｅｐｅｔ
ｉｔｉｏｎ Ｉｎｔｅｒｖａｌ）と呼ばれるタイミング
内の処理レンジビン数がＭの整数倍の場合に限られる。
て次に考えられるのが図１６の構成である。図１６のよ
うに構成された従来のレーダ信号処理装置では図１４に
示す従来のレーダ信号処理装置と比較し、アンテナ素子
データ前処理部２５からアンテナビーム形成部２６にア
ンテナ素子データを転送する速度が（１／Ｍ）倍に低減
可能であり、かつアンテナビーム形成部２６における演
算素子７の演算速度も（１／Ｍ）倍に低減可能である。
しかし、この構成ではアンテナビームの形成が可能であ
るのがレーダにおけるＰＲＩ（Ｐｕｌｓｅ Ｒｅｐｅｔ
ｉｔｉｏｎ Ｉｎｔｅｒｖａｌ）と呼ばれるタイミング
内の処理レンジビン数がＭの整数倍の場合に限られる。
【００１７】この発明はこのような問題点を解決するた
めになされたもので、任意の処理レンジビン数のレーダ
においてリアルタイムにアンテナビームを形成すること
を目的とする。
めになされたもので、任意の処理レンジビン数のレーダ
においてリアルタイムにアンテナビームを形成すること
を目的とする。
【００１８】
【課題を解決するための手段】この発明に係るレーダ信
号処理装置は、アンテナ素子データ前処理部毎にＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリを
設けるとともに、グループ化したアンテナ素子毎のレン
ジビンデータ列に対しコーナーターン処理を行なうもの
である。
号処理装置は、アンテナ素子データ前処理部毎にＦＩＦ
Ｏ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリを
設けるとともに、グループ化したアンテナ素子毎のレン
ジビンデータ列に対しコーナーターン処理を行なうもの
である。
【００１９】
【作用】この発明におけるレーダ信号処理装置は、各ア
ンテナビーム形成部に入力される１レンジビンのアンテ
ナ素子データ列がレンジビン毎にタイミングをずらして
入力されるように作用する。
ンテナビーム形成部に入力される１レンジビンのアンテ
ナ素子データ列がレンジビン毎にタイミングをずらして
入力されるように作用する。
【００２０】
実施例１ 図１はこの発明による一実施例の全体構成図である。こ
の図において１、２、６〜９および１１は図１６と同
様、３はＦＩＦＯメモリ、４はＦＩＦＯメモリ制御部、
５は前処理２およびＦＩＦＯメモリ３ならびにＦＩＦＯ
メモリ制御部４より構成されるアンテナ素子データ前処
理部、１０は演算素子７および係数発生部８ならびに３
ステートバッファ９より構成されるアンテナビーム形成
部である。また、図２にスイッチングネットワーク部Ａ
６の構成を示す。この構成は図１７と同様である。
の図において１、２、６〜９および１１は図１６と同
様、３はＦＩＦＯメモリ、４はＦＩＦＯメモリ制御部、
５は前処理２およびＦＩＦＯメモリ３ならびにＦＩＦＯ
メモリ制御部４より構成されるアンテナ素子データ前処
理部、１０は演算素子７および係数発生部８ならびに３
ステートバッファ９より構成されるアンテナビーム形成
部である。また、図２にスイッチングネットワーク部Ａ
６の構成を示す。この構成は図１７と同様である。
【００２１】図１のように構成されたレーダ信号処理装
置における処理のタイムチャートを図３〜７に示す。こ
こでアンテナ素子数をＮ、アンテナビーム形成部の並列
数すなわち演算素子数をＭ、レンジビン幅をτ、ＰＲＩ
内の処理レンジビン数をＸとする。図１５と同様にレン
ジビンＴｊにおけるアンテナ素子＃ｉ（ｉ＝１、２、…
…、Ｎ）の受信データをＤｉｊと表示する。各アンテナ
素子１で受信した信号は前処理２で前段処理を施された
後出力される。各アンテナ素子データ前処理部５にはＦ
ＩＦＯメモリ３が存在し、前処理済みのアンテナ素子デ
ータが処理レンジビン数Ｘ分ＦＩＦＯメモリ３に書込ま
れる。この様子を図３に示す。図３（ａ）が各アンテナ
素子１に対応したアンテナ素子データ前処理部５におけ
るＦＩＦＯメモリ３への入力データを示す。この入力に
応じ、ＦＩＦＯメモリ制御部４がＦＩＦＯメモリ３に対
し図３（ｂ）に示すようなＦＩＦＯメモリ３への書込み
パルスを出力することにより、ＦＩＦＯメモリ３には図
３（ｃ）に示すようなアンテナ素子毎の１ＰＲＩ分のレ
ンジビンデータ列が書き込まれる。
置における処理のタイムチャートを図３〜７に示す。こ
こでアンテナ素子数をＮ、アンテナビーム形成部の並列
数すなわち演算素子数をＭ、レンジビン幅をτ、ＰＲＩ
内の処理レンジビン数をＸとする。図１５と同様にレン
ジビンＴｊにおけるアンテナ素子＃ｉ（ｉ＝１、２、…
…、Ｎ）の受信データをＤｉｊと表示する。各アンテナ
素子１で受信した信号は前処理２で前段処理を施された
後出力される。各アンテナ素子データ前処理部５にはＦ
ＩＦＯメモリ３が存在し、前処理済みのアンテナ素子デ
ータが処理レンジビン数Ｘ分ＦＩＦＯメモリ３に書込ま
れる。この様子を図３に示す。図３（ａ）が各アンテナ
素子１に対応したアンテナ素子データ前処理部５におけ
るＦＩＦＯメモリ３への入力データを示す。この入力に
応じ、ＦＩＦＯメモリ制御部４がＦＩＦＯメモリ３に対
し図３（ｂ）に示すようなＦＩＦＯメモリ３への書込み
パルスを出力することにより、ＦＩＦＯメモリ３には図
３（ｃ）に示すようなアンテナ素子毎の１ＰＲＩ分のレ
ンジビンデータ列が書き込まれる。
【００２２】次に、書き込んだアンテナ素子データを読
み出す様子を図４に示す。例えばアンテナ素子１ ＃１
について言えば、アンテナ素子データ前処理部５ ＃１
内のＦＩＦＯメモリ制御部４が図４中最上段に示す読み
出しパルスをＦＩＦＯメモリ３に対し処理レンジビン数
分すなわち１ＰＲＩにつきＸ回出力することにより、ア
ンテナ素子１ ＃１の受信データがＤ１１、Ｄ１２、Ｄ
１３、……、Ｄ１Ｘの潤で読み出される。このとき図１
６に示した従来のレーダ信号処理装置の場合と同様にア
ンテナ素子１は数２で示した数値Ｋでグループ化されて
おり、アンテナ素子データ前処理部５ ＃２〜＃Ｋにつ
いてもアンテナ素子データ前処理部５＃１と同一のタイ
ミングと同一のデータ順でアンテナ素子データが読み出
される。
み出す様子を図４に示す。例えばアンテナ素子１ ＃１
について言えば、アンテナ素子データ前処理部５ ＃１
内のＦＩＦＯメモリ制御部４が図４中最上段に示す読み
出しパルスをＦＩＦＯメモリ３に対し処理レンジビン数
分すなわち１ＰＲＩにつきＸ回出力することにより、ア
ンテナ素子１ ＃１の受信データがＤ１１、Ｄ１２、Ｄ
１３、……、Ｄ１Ｘの潤で読み出される。このとき図１
６に示した従来のレーダ信号処理装置の場合と同様にア
ンテナ素子１は数２で示した数値Ｋでグループ化されて
おり、アンテナ素子データ前処理部５ ＃２〜＃Ｋにつ
いてもアンテナ素子データ前処理部５＃１と同一のタイ
ミングと同一のデータ順でアンテナ素子データが読み出
される。
【００２３】しかし次のアンテナ素子のグループ、すな
わちアンテナ素子データ前処理部５＃（Ｋ＋１）〜＃２
Ｋについては、図４に示すように読出しタイミングが１
レンジビン遅れる。以下同様にグループ毎に１レンジビ
ンずつ読出しタイミングがずれていき、アンテナ素子デ
ータ前処理部５ ＃（Ｎ−Ｋ＋１）〜＃Ｎについては
（Ｍ−１）レンジビンだけ読出しタイミングが遅れる。
わちアンテナ素子データ前処理部５＃（Ｋ＋１）〜＃２
Ｋについては、図４に示すように読出しタイミングが１
レンジビン遅れる。以下同様にグループ毎に１レンジビ
ンずつ読出しタイミングがずれていき、アンテナ素子デ
ータ前処理部５ ＃（Ｎ−Ｋ＋１）〜＃Ｎについては
（Ｍ−１）レンジビンだけ読出しタイミングが遅れる。
【００２４】このようにして読み出されたデータは図１
６に示した従来のレーダ信号処理装置と同様に、スイッ
チングネットワーク部Ａ ６内の３ステートバッファ１
２を介してグループ毎に１つのデータパス上に出力さ
れ、セレクタ１３のＡポートの一つに入力される。１つ
のグループ内における３ステートバッファ１２はデータ
が競合しないように制御部１１より出力される入力ゲー
ト信号により制御される。その様子を示す図が図５であ
る。図５の上段に示すように例えばアンテナ素子データ
前処理部＃１〜＃Ｋのグループについて幅（τ／Ｋ）の
入力ゲート信号が制御部１１より順に出力される。その
結果、３ステートバッファ１２を介してセレクタ１３の
Ａ１ポートに入力されるデータは図５に示すようにＤ１
１、Ｄ２１、Ｄ３１、……、Ｄ（Ｋ-1）1 、ＤＫ1 の順
に入力される。
６に示した従来のレーダ信号処理装置と同様に、スイッ
チングネットワーク部Ａ ６内の３ステートバッファ１
２を介してグループ毎に１つのデータパス上に出力さ
れ、セレクタ１３のＡポートの一つに入力される。１つ
のグループ内における３ステートバッファ１２はデータ
が競合しないように制御部１１より出力される入力ゲー
ト信号により制御される。その様子を示す図が図５であ
る。図５の上段に示すように例えばアンテナ素子データ
前処理部＃１〜＃Ｋのグループについて幅（τ／Ｋ）の
入力ゲート信号が制御部１１より順に出力される。その
結果、３ステートバッファ１２を介してセレクタ１３の
Ａ１ポートに入力されるデータは図５に示すようにＤ１
１、Ｄ２１、Ｄ３１、……、Ｄ（Ｋ-1）1 、ＤＫ1 の順
に入力される。
【００２５】次のアンテナ素子のグループ、すなわちア
ンテナ素子データ前処理部５ ＃（Ｋ＋１）〜＃２Ｋに
ついてもアンテナ素子データ前処理部５ ＃１〜＃Ｋと
同様にレンジビンデータ列が１つのデータパスとしてセ
レクタ１３の入力ポートＡ２に入力されるが、先に述べ
たようにアンテナ素子データ前処理部５より読み出され
るデータのタイミングが１レンジビン遅れるためにこれ
に呼応して制御部１１よりスイッチングネットワーク部
Ａ ６に対し出力される入力ゲート信号のタイミングが
遅れ、セレクタ１３のＡ２ポートに入力されるデータの
タイミングは図５に示すように１レンジビン遅れる。以
下同様にグループ毎にセレクタ１３のＡポートへの入力
タイミングは１レンジビンずつずれていき、アンテナ素
子データ前処理部５ ＃（Ｎ−Ｋ＋１）〜＃Ｎについて
は（Ｍ−１）レンジビンだけ入力タイミングが遅れる。
ンテナ素子データ前処理部５ ＃（Ｋ＋１）〜＃２Ｋに
ついてもアンテナ素子データ前処理部５ ＃１〜＃Ｋと
同様にレンジビンデータ列が１つのデータパスとしてセ
レクタ１３の入力ポートＡ２に入力されるが、先に述べ
たようにアンテナ素子データ前処理部５より読み出され
るデータのタイミングが１レンジビン遅れるためにこれ
に呼応して制御部１１よりスイッチングネットワーク部
Ａ ６に対し出力される入力ゲート信号のタイミングが
遅れ、セレクタ１３のＡ２ポートに入力されるデータの
タイミングは図５に示すように１レンジビン遅れる。以
下同様にグループ毎にセレクタ１３のＡポートへの入力
タイミングは１レンジビンずつずれていき、アンテナ素
子データ前処理部５ ＃（Ｎ−Ｋ＋１）〜＃Ｎについて
は（Ｍ−１）レンジビンだけ入力タイミングが遅れる。
【００２６】このようにセレクタ１３の入力ポートＡ１
〜ＡＭに入力されたデータはセレクタ１３の論理回路に
よりコーナーターン処理と称する並び換えが行なわれセ
レクタ１３の出力ポートＢ１〜ＢＭより出力される。こ
の処理のために制御部１１より出力されるセレクタ制御
信号Ｃ１〜ＣＬが必要である。セレクタ１３の論理内容
およびセレクタ制御信号Ｃ１〜ＣＬについては図１６に
示す従来のレーダ信号処理装置と同様である。
〜ＡＭに入力されたデータはセレクタ１３の論理回路に
よりコーナーターン処理と称する並び換えが行なわれセ
レクタ１３の出力ポートＢ１〜ＢＭより出力される。こ
の処理のために制御部１１より出力されるセレクタ制御
信号Ｃ１〜ＣＬが必要である。セレクタ１３の論理内容
およびセレクタ制御信号Ｃ１〜ＣＬについては図１６に
示す従来のレーダ信号処理装置と同様である。
【００２７】しかしこのようにしてセレクタ１３のポー
トＢ１〜ＢＭから出力されるデータの順およびタイミン
グは図１６に構成を示した従来のレーダ信号処理装置の
タイムチャート図２１（ｂ）とは異なり、図６のように
なる。すなわち、各アンテナビーム形成部１０に入力さ
れる１レンジビンのアンテナ素子データ列はアンテナ素
子順であり、各アンテナビーム形成部１０への入力タイ
ミングは１レンジビンずつ遅れる。
トＢ１〜ＢＭから出力されるデータの順およびタイミン
グは図１６に構成を示した従来のレーダ信号処理装置の
タイムチャート図２１（ｂ）とは異なり、図６のように
なる。すなわち、各アンテナビーム形成部１０に入力さ
れる１レンジビンのアンテナ素子データ列はアンテナ素
子順であり、各アンテナビーム形成部１０への入力タイ
ミングは１レンジビンずつ遅れる。
【００２８】各アンテナビーム形成部１０の演算素子７
では入力データに対し係数発生部８が発生する係数を用
いて数１に従いアンテナビームを演出する。その様子を
図７（ａ）に示す。各アンテナビーム形成部１０で算出
されたアンテナビームデータは３ステートバッファ９を
介して一つのデータパス上に出力され装置の外部に出力
される。各アンテナビーム形成部１０より出力されるデ
ータが競合しないように制御部１１が各３ステートバッ
ファ９の出力ゲート信号を制御する。その様子を図７
（ｂ）に示す。その結果、図７（ｃ）に示すように装置
の外部にはレンジビンτ間隔で各レンジビンのアンテナ
ビームデータが出力される。これらの動作がＸレンジビ
ン毎に、すなわちＰＲＩ毎に繰り返される。
では入力データに対し係数発生部８が発生する係数を用
いて数１に従いアンテナビームを演出する。その様子を
図７（ａ）に示す。各アンテナビーム形成部１０で算出
されたアンテナビームデータは３ステートバッファ９を
介して一つのデータパス上に出力され装置の外部に出力
される。各アンテナビーム形成部１０より出力されるデ
ータが競合しないように制御部１１が各３ステートバッ
ファ９の出力ゲート信号を制御する。その様子を図７
（ｂ）に示す。その結果、図７（ｃ）に示すように装置
の外部にはレンジビンτ間隔で各レンジビンのアンテナ
ビームデータが出力される。これらの動作がＸレンジビ
ン毎に、すなわちＰＲＩ毎に繰り返される。
【００２９】実施例２ 図８はこの発明による一実施例の全体構成図である。こ
の図において、１〜４および７〜１１は図１と同様、１
４は３ステートバッファ、１５は前処理２、３ステート
バッファ１４、ＦＩＦＯメモリ３およびＦＩＦＯメモリ
制御部４より構成されるアンテナ素子データ前処理部、
１６はスイッチングネットワーク部Ｂである。
の図において、１〜４および７〜１１は図１と同様、１
４は３ステートバッファ、１５は前処理２、３ステート
バッファ１４、ＦＩＦＯメモリ３およびＦＩＦＯメモリ
制御部４より構成されるアンテナ素子データ前処理部、
１６はスイッチングネットワーク部Ｂである。
【００３０】また図９はスイッチングネットワーク部Ｂ
１６の構成図であり、図中１３は図２と同様である。
１６の構成図であり、図中１３は図２と同様である。
【００３１】図８のように構成されたレーダ信号処理装
置における処理のタイムチャートを図１０〜１３に示
す。ここでアンテナ素子数をＮ、アンテナビーム形成部
の並列数すなわち演算素子数をＭ、レンジビン幅をτ、
ＰＲＩ内の処理レンジビン数をＸとする。図１５と同様
にレンジビンＴｊにおけるアンテナ素子＃ｉ（ｉ＝１、
２、……、Ｎ）のデータをＤｉｊと表示する。各アンテ
ナ素子１で受信した信号は前処理２で前段処理を施され
た後出力される。アンテナ素子１は図１６に示した従来
のレーダ信号処理装置の場合と同様に数２で示した数値
Ｋでグループ化される。グループ毎に前処理２の出力デ
ータが３ステートバッファ１４を介して１つのデータパ
ス上に出力され、ＦＩＦＯメモリ３に書込まれる。１つ
のグループ内における３ステートバッファ１４はデータ
が競合しないように制御部１１より出力される入力ゲー
ト信号により制御される。ＦＩＦＯメモリ３への書込み
はＦＩＦＯメモリ制御部４からＦＩＦＯメモリ３に対し
出力される書込みパルスにより行なわれる。この様子を
示す図が図１０である。各アンテナ素子１に対する前処
理２の出力データが図１０（ａ）の通りであるとする。
制御部１１より出力される３ステートバッファ１４に対
する入力ゲート信号を図１０（ｂ）に示す。図はアンテ
ナ素子データ前処理部１５ ＃１の場合であり、幅（τ
／Ｋ）の入力ゲート信号がアンテナ素子１ ＃１〜＃Ｋ
の出力バッファ１４に対し順に出力される。アンテナ素
子データ前処理部１５ ＃２〜＃Ｍについても入力ゲー
ト信号は共通である。また、ＦＩＦＯメモリ制御部４が
出力するＦＩＦＯメモリの書込みパルスは図１０（ｃ）
の通りであり、１レンジビン内にＫ回、１ＰＲＩ内に
（Ｋ×Ｘ）回出力される。このＦＩＦＯメモリの書込み
パルスはアンテナ素子データ前処理部１５ ＃１〜＃Ｍ
において同様である。その結果、各アンテナ素子データ
前処理部１５内のＦＩＦＯメモリ３へ書込まれるデータ
は図１０（ｄ）のようになる。例えば、レンジビンＴ１
においてアンテナ素子データ前処理部１５ ＃１のＦＩ
ＦＯメモリ３にはＤ１１、Ｄ２１、Ｄ３１、……、ＤＫ
1 のデータがこの順で書込まれる。
置における処理のタイムチャートを図１０〜１３に示
す。ここでアンテナ素子数をＮ、アンテナビーム形成部
の並列数すなわち演算素子数をＭ、レンジビン幅をτ、
ＰＲＩ内の処理レンジビン数をＸとする。図１５と同様
にレンジビンＴｊにおけるアンテナ素子＃ｉ（ｉ＝１、
２、……、Ｎ）のデータをＤｉｊと表示する。各アンテ
ナ素子１で受信した信号は前処理２で前段処理を施され
た後出力される。アンテナ素子１は図１６に示した従来
のレーダ信号処理装置の場合と同様に数２で示した数値
Ｋでグループ化される。グループ毎に前処理２の出力デ
ータが３ステートバッファ１４を介して１つのデータパ
ス上に出力され、ＦＩＦＯメモリ３に書込まれる。１つ
のグループ内における３ステートバッファ１４はデータ
が競合しないように制御部１１より出力される入力ゲー
ト信号により制御される。ＦＩＦＯメモリ３への書込み
はＦＩＦＯメモリ制御部４からＦＩＦＯメモリ３に対し
出力される書込みパルスにより行なわれる。この様子を
示す図が図１０である。各アンテナ素子１に対する前処
理２の出力データが図１０（ａ）の通りであるとする。
制御部１１より出力される３ステートバッファ１４に対
する入力ゲート信号を図１０（ｂ）に示す。図はアンテ
ナ素子データ前処理部１５ ＃１の場合であり、幅（τ
／Ｋ）の入力ゲート信号がアンテナ素子１ ＃１〜＃Ｋ
の出力バッファ１４に対し順に出力される。アンテナ素
子データ前処理部１５ ＃２〜＃Ｍについても入力ゲー
ト信号は共通である。また、ＦＩＦＯメモリ制御部４が
出力するＦＩＦＯメモリの書込みパルスは図１０（ｃ）
の通りであり、１レンジビン内にＫ回、１ＰＲＩ内に
（Ｋ×Ｘ）回出力される。このＦＩＦＯメモリの書込み
パルスはアンテナ素子データ前処理部１５ ＃１〜＃Ｍ
において同様である。その結果、各アンテナ素子データ
前処理部１５内のＦＩＦＯメモリ３へ書込まれるデータ
は図１０（ｄ）のようになる。例えば、レンジビンＴ１
においてアンテナ素子データ前処理部１５ ＃１のＦＩ
ＦＯメモリ３にはＤ１１、Ｄ２１、Ｄ３１、……、ＤＫ
1 のデータがこの順で書込まれる。
【００３２】このようにしてＦＩＦＯメモリ３に書込ま
れたアンテナ素子データは図１１のタイムチャートに従
い読み出される。例えば、アンテナ素子データ前処理部
１５＃１のＦＩＦＯメモリ３からは各レンジビンにおい
てアンテナ素子１ ＃１〜＃Ｋの順にデータが読み出さ
れる。そのためにＦＩＦＯメモリ制御部４から（τ／
Ｋ）間隔でＦＩＦＯメモリ読出しパルスがＦＩＦＯメモ
リ３に対し出力される。アンテナ素子データ前処理部１
５ ＃２のＦＩＦＯメモリ３についてもアンテナ素子１
＃（Ｋ＋１）〜＃２Ｋのデータが順に読み出されるが
その読み出すタイミングはアンテナ素子データ前処理部
１５ ＃１に対し１レンジビン遅れる。以下同様にアン
テナ素子データ前処理部１５毎に読み出すタイミングが
１レンジビンずつ遅れ、アンテナ素子データ前処理部１
５ ＃Ｍでは（Ｍ−１）レンジビン遅れる。
れたアンテナ素子データは図１１のタイムチャートに従
い読み出される。例えば、アンテナ素子データ前処理部
１５＃１のＦＩＦＯメモリ３からは各レンジビンにおい
てアンテナ素子１ ＃１〜＃Ｋの順にデータが読み出さ
れる。そのためにＦＩＦＯメモリ制御部４から（τ／
Ｋ）間隔でＦＩＦＯメモリ読出しパルスがＦＩＦＯメモ
リ３に対し出力される。アンテナ素子データ前処理部１
５ ＃２のＦＩＦＯメモリ３についてもアンテナ素子１
＃（Ｋ＋１）〜＃２Ｋのデータが順に読み出されるが
その読み出すタイミングはアンテナ素子データ前処理部
１５ ＃１に対し１レンジビン遅れる。以下同様にアン
テナ素子データ前処理部１５毎に読み出すタイミングが
１レンジビンずつ遅れ、アンテナ素子データ前処理部１
５ ＃Ｍでは（Ｍ−１）レンジビン遅れる。
【００３３】読み出されたデータはスイッチングネット
ワーク部Ｂ１６のセレクタ１３の入力ポートＡ１〜ＡＭ
に入力される。セレクタ１３の論理回路によりコーナー
ターン処理と称する並び換えが行なわれ、その結果はセ
レクタ１３の出力ポートＢ１〜ＢＭより出力される。こ
の処理のためにはさらに制御部１１よりセレクタ制御信
号Ｃ１〜ＣＬが必要である。セレクタ１３の論理内容お
よびセレクタ制御信号Ｃ１〜ＣＬについては図１６に示
す従来のレーダ信号処理装置と同様である。
ワーク部Ｂ１６のセレクタ１３の入力ポートＡ１〜ＡＭ
に入力される。セレクタ１３の論理回路によりコーナー
ターン処理と称する並び換えが行なわれ、その結果はセ
レクタ１３の出力ポートＢ１〜ＢＭより出力される。こ
の処理のためにはさらに制御部１１よりセレクタ制御信
号Ｃ１〜ＣＬが必要である。セレクタ１３の論理内容お
よびセレクタ制御信号Ｃ１〜ＣＬについては図１６に示
す従来のレーダ信号処理装置と同様である。
【００３４】しかしこのようにしてセレクタ１３のポー
トＢ１〜ＢＭから出力されるデータの順およびタイミン
グは図１６に構成を示した従来のレーダ信号処理装置の
タイムチャート図２１（ｂ）とは異なり、図１２のよう
になる。すなわち、各アンテナビーム形成部１０に入力
される１レンジビンのアンテナ素子データ列はアンテナ
素子順であり、各アンテナビーム形成部１０への入力タ
イミングは１レンジビンずつ遅れる。
トＢ１〜ＢＭから出力されるデータの順およびタイミン
グは図１６に構成を示した従来のレーダ信号処理装置の
タイムチャート図２１（ｂ）とは異なり、図１２のよう
になる。すなわち、各アンテナビーム形成部１０に入力
される１レンジビンのアンテナ素子データ列はアンテナ
素子順であり、各アンテナビーム形成部１０への入力タ
イミングは１レンジビンずつ遅れる。
【００３５】各アンテナビーム形成部１０の演算素子７
では入力データに対し係数発生部８が発生する係数を用
いて数１に従いアンテナビームを算出する。その様子を
図１３（ａ）に示す。各アンテナビーム形成部１０で算
出されたアンテナビームデータは３ステートバッファ９
を介して一つのデータパス上に出力され装置の外部に出
力される。各アンテナビーム形成部１０より出力される
データが競合しないように制御部１１が３ステートバッ
ファ９の出力ゲート信号を制御する。その様子を図１３
（ｂ）に示す。その結果、図１３（ｃ）に示すように装
置の外部にはレンジビンτ間隔で各レンジビンのアンテ
ナビームデータが出力される。
では入力データに対し係数発生部８が発生する係数を用
いて数１に従いアンテナビームを算出する。その様子を
図１３（ａ）に示す。各アンテナビーム形成部１０で算
出されたアンテナビームデータは３ステートバッファ９
を介して一つのデータパス上に出力され装置の外部に出
力される。各アンテナビーム形成部１０より出力される
データが競合しないように制御部１１が３ステートバッ
ファ９の出力ゲート信号を制御する。その様子を図１３
（ｂ）に示す。その結果、図１３（ｃ）に示すように装
置の外部にはレンジビンτ間隔で各レンジビンのアンテ
ナビームデータが出力される。
【００３６】
【発明の効果】この発明は以上説明したように構成され
ているので、ＰＲＩにおける処理レンジビン数が任意の
場合についてリアルタイムにアンテナビームを形成する
ことが可能となる。
ているので、ＰＲＩにおける処理レンジビン数が任意の
場合についてリアルタイムにアンテナビームを形成する
ことが可能となる。
【図１】この発明の実施例１によるレーダ信号処理装置
の構成図である。
の構成図である。
【図２】この発明の実施例１におけるスイッチングネッ
トワーク部Ａの構成図である。
トワーク部Ａの構成図である。
【図３】この発明の実施例１を示すＦＩＦＯメモリへの
書込みタイムチャートである。
書込みタイムチャートである。
【図４】この発明の実施例１を示すＦＩＦＯメモリから
の読出しタイムチャートである。
の読出しタイムチャートである。
【図５】この発明の実施例１を示すセレクタへの入力デ
ータのタイムチャートである。
ータのタイムチャートである。
【図６】この発明の実施例１を示すアンテナビーム形成
部への入力データのタイムチャートである。
部への入力データのタイムチャートである。
【図７】この発明の実施例１を示すアンテナビーム形成
部および装置全体としての出力データのタイムチャート
である。
部および装置全体としての出力データのタイムチャート
である。
【図８】この発明の実施例２によるレーダ信号処理装置
の構成図である。
の構成図である。
【図９】この発明の実施例２におけるスイッチングネッ
トワーク部Ｂの構成図である。
トワーク部Ｂの構成図である。
【図１０】この発明の実施例２を示すＦＩＦＯメモリへ
の書込みタイムチャートである。
の書込みタイムチャートである。
【図１１】この発明の実施例２を示すＦＩＦＯメモリか
らの読出しタイムチャートである。
らの読出しタイムチャートである。
【図１２】この発明の実施例２を示すアンテナビーム形
成部への入力データのタイムチャートである。
成部への入力データのタイムチャートである。
【図１３】この発明の実施例２を示すアンテナビーム形
成部および装置全体としての出力データのタイムチャー
トである。
成部および装置全体としての出力データのタイムチャー
トである。
【図１４】従来のレーダ信号処理装置の一構成図であ
る。
る。
【図１５】図１４によるレーダ信号処理装置のタイムチ
ャートである。
ャートである。
【図１６】従来のレーダ信号処理装置の一構成図であ
る。
る。
【図１７】図１６によるレーダ信号処理装置におけるス
イッチングネットワーク部Ａの構成図である。
イッチングネットワーク部Ａの構成図である。
【図１８】図１６によるレーダ信号処理装置におけるメ
モリ入力データのタイムチャートである。
モリ入力データのタイムチャートである。
【図１９】図１６によるレーダ信号処理装置におけるメ
モリ出力データのタイムチャートである。
モリ出力データのタイムチャートである。
【図２０】図１６によるレーダ信号処理装置におけるセ
レクタへの入力データのタイムチャートである。
レクタへの入力データのタイムチャートである。
【図２１】図１６によるレーダ信号処理装置におけるセ
レクタからの出力データのタイムチャートである。
レクタからの出力データのタイムチャートである。
【図２２】図１６によるレーダ信号処理装置におけるア
ンテナビーム形成部および装置全体としての出力データ
のタイムチャートである。
ンテナビーム形成部および装置全体としての出力データ
のタイムチャートである。
１ アンテナ素子 ２ 前処理 ３ ＦＩＦＯメモリ ４ ＦＩＦＯメモリ制御部 ５ アンテナ素子データ前処理部 ６ スイッチングネットワーク部Ａ ７ 演算素子 ８ 係数発生部 ９ ３ステートバッファ １０ アンテナビーム形成部 １１ 制御部 １２ ３ ステートバッファ １３ セレクタ １４ ３ステートバッファ １５ アンテナ素子データ前処理部 １６ スイッチングネットワーク部Ｂ
Claims (5)
- 【請求項１】 捜索または追尾レーダにおいて目標から
の発信波または反射波を受信するアンテナ素子と、アン
テナ素子毎に受信したデータに対し前段処理を行うアン
テナ素子データ前処理部と、アンテナ素子毎のレンジビ
ンデータ列をレンジビン毎のアンテナ素子データ列に並
び換えるコーナーターン処理と称する処理を行うスイッ
チングネットワーク部と、レンジビン毎にアンテナビー
ムを形成し３ステートバッファを介して外部に出力する
アンテナビーム形成部と、装置全体を制御する制御部と
を備え、任意の処理レンジビン数の場合についてリアル
タイムにアンテナビームを形成できるようにしたことを
特徴とするレーダ信号処理装置。 - 【請求項２】 上記のアンテナ素子データ前処理部はア
ンテナ素子毎にＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓ
ｔ Ｏｕｔ）メモリを備え、全アンテナ素子について同
時に書き込んだレンジビンデータをアンテナ素子毎にず
らして読み出すことを特徴とする請求項１記載のレーダ
信号処理装置。 - 【請求項３】 上記のスイッチングネットワーク部は上
記アンテナ素子データ前処理部の出力データに対する３
ステートバッファとセレクタとを備え、任意の処理レン
ジビン数の場合についてコーナーターン処理を可能とす
ることを特徴とする請求項１記載のレーダ信号処理装
置。 - 【請求項４】 上記のアンテナ素子データ前処理部は各
アンテナ素子の受信データに対する３ステートバッファ
とＦＩＦＯメモリとを備え、全アンテナ素子について同
一レンジで書き込んだレンジビンデータをアンテナ素子
毎にずらして読み出すことを特徴とする請求項１記載の
レーダ信号処理装置。 - 【請求項５】 上記のスイッチングネットワーク部はセ
レクタを備え、任意の処理レンジビン数の場合について
コーナーターン処理を可能とすることを特徴とする請求
項１記載のレーダ信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09861494A JP3239611B2 (ja) | 1994-05-12 | 1994-05-12 | レーダ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09861494A JP3239611B2 (ja) | 1994-05-12 | 1994-05-12 | レーダ信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07306258A true JPH07306258A (ja) | 1995-11-21 |
| JP3239611B2 JP3239611B2 (ja) | 2001-12-17 |
Family
ID=14224461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09861494A Expired - Fee Related JP3239611B2 (ja) | 1994-05-12 | 1994-05-12 | レーダ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239611B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110187332A (zh) * | 2019-05-15 | 2019-08-30 | 中科宇达（北京）科技有限公司 | 基于数字波束形成技术的低空防御雷达系统及方法 |
-
1994
- 1994-05-12 JP JP09861494A patent/JP3239611B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110187332A (zh) * | 2019-05-15 | 2019-08-30 | 中科宇达（北京）科技有限公司 | 基于数字波束形成技术的低空防御雷达系统及方法 |
| CN110187332B (zh) * | 2019-05-15 | 2022-01-18 | 中科宇达（北京）科技有限公司 | 基于数字波束形成技术的低空防御雷达系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3239611B2 (ja) | 2001-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4174514A (en) | Parallel partitioned serial neighborhood processors | |
| US20190324132A1 (en) | Architecture of single substrate ultrasonic imaging devices, related apparatuses, and methods | |
| JP3992757B2 (ja) | マイクロプロセッサと同期するメモリ、及びデータプロセッサ、同期メモリ、周辺装置とシステムクロックを含むシステム | |
| US5416749A (en) | Data retrieval from sequential-access memory device | |
| JPH06314264A (ja) | セルフ・ルーティング・クロスバー・スイッチ | |
| US3988601A (en) | Data processor reorder shift register memory | |
| US4276611A (en) | Device for the control of data flows | |
| US5115393A (en) | Vector processor performing data operations in one half of a total time period of write operation and the read operation | |
| JPH01258066A (ja) | データ処理回路のための転置メモリ | |
| US5132678A (en) | Display device with time-multiplexed addressing of groups of rows of pixels | |
| EP0570164A1 (en) | Interleaved memory system | |
| JPS63155340A (ja) | 記憶装置の読出し方式 | |
| JP3239611B2 (ja) | レーダ信号処理装置 | |
| EP0006748B1 (en) | Apparatus and method for generating a transformation of a first data matrix to form a second data matrix | |
| US4760466A (en) | Image scanner controller | |
| JP2811924B2 (ja) | データ撹拌装置 | |
| Wong et al. | Ultra-low latency continuous block-parallel stream windowing using FPGA on-chip memory | |
| JPH04218847A (ja) | 多次元アドレス発生器およびその制御方式 | |
| JP2747353B2 (ja) | アドレス発生装置 | |
| KR100881748B1 (ko) | 고속으로 데이터를 출력하기 위한 메모리 장치 | |
| US5598552A (en) | Error free data transfers | |
| JP2545986B2 (ja) | 論理パス多重化方式 | |
| JPH11353289A (ja) | 並列処理プロセッサ及び並列処理方法 | |
| JP2897774B2 (ja) | 出力セレクト回路 | |
| US6996795B2 (en) | Data processing in digital systems |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071012 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081012 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091012 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |