JPH07303267A - 光タイムスロットインターチェンジャ - Google Patents
光タイムスロットインターチェンジャInfo
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- G02B6/12007—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind forming wavelength selective elements, e.g. multiplexer, demultiplexer
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Abstract
(57)【要約】
【目的】 比較的低い光ファイバ要件と良好な減衰およ
びＳ／Ｎ比特性を有する光タイムスロットインターチェ
ンジャ（ＯＴＳＩ）を実現する。 【構成】 このＯＴＳＩは遅延を供給するために並列帰
還（ＰＦＢ）を使用する。このＰＦＢＯＴＳＩはｎ×ｎ
光クロスバスイッチにより実現できる。本発明の制御方
法を使用するコントローラが包含される場合、このＰＦ
ＢＯＴＳＩは１６×１６クロスバスイッチインプレメン
テーションについて条件付きで、すなわち再配置可能に
非ブロッキング性である。
びＳ／Ｎ比特性を有する光タイムスロットインターチェ
ンジャ（ＯＴＳＩ）を実現する。 【構成】 このＯＴＳＩは遅延を供給するために並列帰
還（ＰＦＢ）を使用する。このＰＦＢＯＴＳＩはｎ×ｎ
光クロスバスイッチにより実現できる。本発明の制御方
法を使用するコントローラが包含される場合、このＰＦ
ＢＯＴＳＩは１６×１６クロスバスイッチインプレメン
テーションについて条件付きで、すなわち再配置可能に
非ブロッキング性である。
Description
【０００１】
【産業上の利用分野】本発明は光システムに関する。さ
らに詳細には、本発明は光タイムスロットインターチェ
ンジャ(interchanger)（ＯＴＳＩ）およびデータフレー
ムのすべての可能性のあるタイムスロットインターチェ
ンジ順列についてノンブロッキング経路指定を行うため
のＯＴＳＩの操作方法に関する。
らに詳細には、本発明は光タイムスロットインターチェ
ンジャ(interchanger)（ＯＴＳＩ）およびデータフレー
ムのすべての可能性のあるタイムスロットインターチェ
ンジ順列についてノンブロッキング経路指定を行うため
のＯＴＳＩの操作方法に関する。
【０００２】
【従来の技術】公知の光タイムスロットインターチェン
ジャは２種類のカテゴリに大別される。一方のカテゴリ
は、光ファイバ集中１×ｎスプリッタ／ｎ×１コンバイ
ナＯＴＳＩである。これは、１９８８年８月に出版され
た、Journal on Selected Areas in Communicationsに
掲載された、アール・エー・トンプソン(R. A. Thompso
n)の“ファイバループ遅延線による光子システムにおけ
る高Ｓ／Ｎ比を有するアーキテクチャ(Architectures w
ith Improved Signal-to-Noise Ratio in Photonic Sys
tems with Fiber-Loop Delay Lines)”と題する論文か
ら、無ループアーキテクチャとして知られている。
ジャは２種類のカテゴリに大別される。一方のカテゴリ
は、光ファイバ集中１×ｎスプリッタ／ｎ×１コンバイ
ナＯＴＳＩである。これは、１９８８年８月に出版され
た、Journal on Selected Areas in Communicationsに
掲載された、アール・エー・トンプソン(R. A. Thompso
n)の“ファイバループ遅延線による光子システムにおけ
る高Ｓ／Ｎ比を有するアーキテクチャ(Architectures w
ith Improved Signal-to-Noise Ratio in Photonic Sys
tems with Fiber-Loop Delay Lines)”と題する論文か
ら、無ループアーキテクチャとして知られている。
【０００３】これは、遅延を得るためにループバックま
たは再循環を使用しないので無ループと呼ばれる。この
タイプのＯＴＳＩは、ｎ個の個別的な長さの光ファイバ
を有する。最短は１つのタイムスロット遅延であり、最
長はｎ個のタイムスロット遅延である。ｎ本のファイバ
の各ファイバの長さは先行の短い遅延のもの（例えば、
１，２，３，...，ｎ−１，ｎ）よりも１スロットタイ
ム分だけ長い。無ループアーキテクチャは、ＯＴＳＩに
Ｎ個のタイムスロットのフレームを与える。
たは再循環を使用しないので無ループと呼ばれる。この
タイプのＯＴＳＩは、ｎ個の個別的な長さの光ファイバ
を有する。最短は１つのタイムスロット遅延であり、最
長はｎ個のタイムスロット遅延である。ｎ本のファイバ
の各ファイバの長さは先行の短い遅延のもの（例えば、
１，２，３，...，ｎ−１，ｎ）よりも１スロットタイ
ム分だけ長い。無ループアーキテクチャは、ＯＴＳＩに
Ｎ個のタイムスロットのフレームを与える。
【０００４】例えば、ｎ＝１６の場合、可能性のある最
大フレームはＯＴＳＩを維持するフレーム完全性につい
て８個のタイムスロットを有し、すべてのファイバ遅延
の総数は、１３６タイムスロット周期であろう。このよ
うなＯＴＳＩは図１においてシステム１０として図示さ
れている。
大フレームはＯＴＳＩを維持するフレーム完全性につい
て８個のタイムスロットを有し、すべてのファイバ遅延
の総数は、１３６タイムスロット周期であろう。このよ
うなＯＴＳＩは図１においてシステム１０として図示さ
れている。
【０００５】他方のカテゴリは、一段トンプソン再入可
能メモリループ設計である。これは、１タイムスロット
毎のｎ個の分離遅延を実現することにより、Ｎ個のタイ
ムスロットについて、Ｎ個の可能性のある遅延のすべて
を達成できる。１タイムスロットよりも大きな遅延は、
その各遅延ファイバ内でタイムスロットの信号を再循環
するスイッチング回路により供給される。
能メモリループ設計である。これは、１タイムスロット
毎のｎ個の分離遅延を実現することにより、Ｎ個のタイ
ムスロットについて、Ｎ個の可能性のある遅延のすべて
を達成できる。１タイムスロットよりも大きな遅延は、
その各遅延ファイバ内でタイムスロットの信号を再循環
するスイッチング回路により供給される。
【０００６】Ｎ個の遅延は、Ｎ−１個のスロットタイム
についてデータの最初のスロットを遅延し、これをフレ
ームの終端で挿入する最悪のケース条件下で必要とされ
る。このようなＯＴＳＩは図２においてシステム２０と
して図示されている。また、これも前掲論文に記載され
ている。
についてデータの最初のスロットを遅延し、これをフレ
ームの終端で挿入する最悪のケース条件下で必要とされ
る。このようなＯＴＳＩは図２においてシステム２０と
して図示されている。また、これも前掲論文に記載され
ている。
【０００７】しかし、トンプソン再入可能タイプのＯＴ
ＳＩ２０は、幾つかのタイムスロットの信号が、Ｎ回ま
で同じ遅延ファイバおよびこれらの付随スイッチング要
素によりループされるので、著しい減衰と低Ｓ／Ｎ比を
有する。各循環中に、遅延されている特定のタイムスロ
ットの光信号は遅延ファイバの減衰により減衰され、ス
イッチング回路の挿入損失を受ける。これらの減衰およ
び低Ｓ／Ｎ比により、このＯＴＳＩアーキテクチャは、
すべてのＯＴＳＩアーキテクチャのうち最小量の光ファ
イバしか使用していないとしても、大多数の当業者によ
り非実用的であると見做される。
ＳＩ２０は、幾つかのタイムスロットの信号が、Ｎ回ま
で同じ遅延ファイバおよびこれらの付随スイッチング要
素によりループされるので、著しい減衰と低Ｓ／Ｎ比を
有する。各循環中に、遅延されている特定のタイムスロ
ットの光信号は遅延ファイバの減衰により減衰され、ス
イッチング回路の挿入損失を受ける。これらの減衰およ
び低Ｓ／Ｎ比により、このＯＴＳＩアーキテクチャは、
すべてのＯＴＳＩアーキテクチャのうち最小量の光ファ
イバしか使用していないとしても、大多数の当業者によ
り非実用的であると見做される。
【０００８】従って、ファイバ遅延を殆ど有さず、さら
に過酷な減衰とスイッチング損失を有しないＮタイムス
ロットＯＴＳＩが求められている。ＮタイムスロットＯ
ＴＳＩは、０タイムスロットとＮ−１タイムスロットと
の間のすべての遅延をサポートし、Ｎ−１のタイムスロ
ット位置により遅延されるすべてのＮ個のタイムスロッ
トの最悪のケースを含め、フレーム内のタイムスロット
のすべての相互接続順列をサポートする。さらに、全フ
ァイバ遅延は、同じ遅延ファイバを同時に必要とする任
意の２つのタイムスロットの信号無しに、０とＮ−１の
タイムスロットとの間の可能性のあるすべての遅延を解
放する組合せを提供しなければならない。
に過酷な減衰とスイッチング損失を有しないＮタイムス
ロットＯＴＳＩが求められている。ＮタイムスロットＯ
ＴＳＩは、０タイムスロットとＮ−１タイムスロットと
の間のすべての遅延をサポートし、Ｎ−１のタイムスロ
ット位置により遅延されるすべてのＮ個のタイムスロッ
トの最悪のケースを含め、フレーム内のタイムスロット
のすべての相互接続順列をサポートする。さらに、全フ
ァイバ遅延は、同じ遅延ファイバを同時に必要とする任
意の２つのタイムスロットの信号無しに、０とＮ−１の
タイムスロットとの間の可能性のあるすべての遅延を解
放する組合せを提供しなければならない。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、前記の所望特性を有し、かつ、最小全長の光ファイ
バで構成されるＮタイムスロットＯＴＳＩを提供するこ
とである。
は、前記の所望特性を有し、かつ、最小全長の光ファイ
バで構成されるＮタイムスロットＯＴＳＩを提供するこ
とである。
【００１０】本発明の別の目的は、同じ遅延ファイバお
よび付随するスイッチング要素により２回再循環するス
ロット信号無しに、最小長さのファイバにより構成され
るＮタイムスロットＯＴＳＩを提供することである。
よび付随するスイッチング要素により２回再循環するス
ロット信号無しに、最小長さのファイバにより構成され
るＮタイムスロットＯＴＳＩを提供することである。
【００１１】本発明の他の目的は、フレーム内のタイム
スロットのすべての順列をサポートすることができるＮ
タイムスロットＯＴＳＩを提供することであり、最悪の
ケースは、Ｎ個のすべてのタイムスロットがＮ−１タイ
ムスロット位置により遅延される場合であり、これは、
ファイバの全長が、Ｎ−１タイムスロットの最大遅延を
もたらすと共に、Ｎ−１タイムスロットの情報を同時に
記憶することができなければならないことを意味する。
スロットのすべての順列をサポートすることができるＮ
タイムスロットＯＴＳＩを提供することであり、最悪の
ケースは、Ｎ個のすべてのタイムスロットがＮ−１タイ
ムスロット位置により遅延される場合であり、これは、
ファイバの全長が、Ｎ−１タイムスロットの最大遅延を
もたらすと共に、Ｎ−１タイムスロットの情報を同時に
記憶することができなければならないことを意味する。
【００１２】本発明のさらに別の目的は、同じ遅延ファ
イバおよび付随するスイッチング要素により２回再循環
するスロット信号無しに、０〜Ｎ−１タイムスロット間
の可能性のあるすべての遅延を解放する組合せを達成す
るような方法でファイバの全長が分割されるＯＴＳＩを
提供することである。
イバおよび付随するスイッチング要素により２回再循環
するスロット信号無しに、０〜Ｎ−１タイムスロット間
の可能性のあるすべての遅延を解放する組合せを達成す
るような方法でファイバの全長が分割されるＯＴＳＩを
提供することである。
【００１３】
【課題を解決するための手段】前記課題を解決する手段
として、本発明は、Ｎ−１個のタイムスロットの遅延フ
ァイバ長さを達成し、かつ、０〜Ｎ−１個のタイムスロ
ット間の所望の遅延順列を提供するために少数の遅延フ
ァイバしか使用しないＯＴＳＩを提供する。さらに、こ
のＯＴＳＩは、遅延ファイバおよびその各遅延ファイバ
入力／出力スイッチ要素によりどのタイムスロットの信
号も再循環させないので、優れた減衰特性とＳ／Ｎ比特
性を有する。遅延ファイバによるタイムスロットの再循
環が禁止される場合、このＯＴＳＩはノンブロッキング
である。
として、本発明は、Ｎ−１個のタイムスロットの遅延フ
ァイバ長さを達成し、かつ、０〜Ｎ−１個のタイムスロ
ット間の所望の遅延順列を提供するために少数の遅延フ
ァイバしか使用しないＯＴＳＩを提供する。さらに、こ
のＯＴＳＩは、遅延ファイバおよびその各遅延ファイバ
入力／出力スイッチ要素によりどのタイムスロットの信
号も再循環させないので、優れた減衰特性とＳ／Ｎ比特
性を有する。遅延ファイバによるタイムスロットの再循
環が禁止される場合、このＯＴＳＩはノンブロッキング
である。
【００１４】また、本発明は、ｎ個の入力とｎ個の出力
（ここで、ｎは３以上の整数である）を有するｎ×ｎ光
スイッチを包含する並列帰還光タイムスロットインター
チェンジャ（ＯＴＳＩ）を提供する。入力光ファイバは
ｎ個の入力のうちの一つに接続される。出力光ファイバ
はｎ個の出力のうちの一つに接続される。残りのｎ−１
個の出力のそれぞれは、複数のｎ−１本の遅延ファイバ
の各遅延ファイバの一端に接続される。ｎ−１本の光フ
ァイバのそれぞれの他端は残りのｎ−１個の入力の各入
力に接続される。光スイッチを制御するコントローラ
は、所定の時間で出力にノンブロッキングパスを供給す
るように、遅延ファイバによりフレームの各タイムスロ
ットの信号をスイッチする。
（ここで、ｎは３以上の整数である）を有するｎ×ｎ光
スイッチを包含する並列帰還光タイムスロットインター
チェンジャ（ＯＴＳＩ）を提供する。入力光ファイバは
ｎ個の入力のうちの一つに接続される。出力光ファイバ
はｎ個の出力のうちの一つに接続される。残りのｎ−１
個の出力のそれぞれは、複数のｎ−１本の遅延ファイバ
の各遅延ファイバの一端に接続される。ｎ−１本の光フ
ァイバのそれぞれの他端は残りのｎ−１個の入力の各入
力に接続される。光スイッチを制御するコントローラ
は、所定の時間で出力にノンブロッキングパスを供給す
るように、遅延ファイバによりフレームの各タイムスロ
ットの信号をスイッチする。
【００１５】
【実施例】以下、図面を参照しながら本発明を具体的に
説明する。
説明する。
【００１６】図３は、並列帰還（ＰＦＢ）ＯＴＳＩ３０
を示す。ＰＦＢＯＴＳＩ３０はｎ×ｎ光クロスバスイッ
チ３２を有する。入力光ファイバ３４はｎ個の入力のう
ちの一つに接続され、光ファイバ出力３６はｎ個の出力
のうちの一つに接続される。残りのｎ−１個の入力およ
びｎ−１個の出力は光ファイバ４０0−４０n-2の長さに
接続される。ｎ−１本の光ファイバは１〜Ｎ／２のタイ
ムスロットまでバイナリ遅延長さよりも段々に長くな
る。ここで、Ｎはフレーム内のタイムスロットの個数で
ある。ＰＦＢＯＴＳＩ３０により処理できるデータフレ
ーム当たりのタイムスロットの個数は（ｎ−１）＝整数
（ｌｏｇ2Ｎ）またはＮ＝２(n-1)である。この関係か
ら、ｎ＝８である場合、Ｎの最大値は１２８であり、ｎ
＝１６である場合、Ｎの最大値は３２７６８である。
を示す。ＰＦＢＯＴＳＩ３０はｎ×ｎ光クロスバスイッ
チ３２を有する。入力光ファイバ３４はｎ個の入力のう
ちの一つに接続され、光ファイバ出力３６はｎ個の出力
のうちの一つに接続される。残りのｎ−１個の入力およ
びｎ−１個の出力は光ファイバ４０0−４０n-2の長さに
接続される。ｎ−１本の光ファイバは１〜Ｎ／２のタイ
ムスロットまでバイナリ遅延長さよりも段々に長くな
る。ここで、Ｎはフレーム内のタイムスロットの個数で
ある。ＰＦＢＯＴＳＩ３０により処理できるデータフレ
ーム当たりのタイムスロットの個数は（ｎ−１）＝整数
（ｌｏｇ2Ｎ）またはＮ＝２(n-1)である。この関係か
ら、ｎ＝８である場合、Ｎの最大値は１２８であり、ｎ
＝１６である場合、Ｎの最大値は３２７６８である。
【００１７】最悪タイムスロット順列は最初のスロット
のデータ信号とＮ個のスロットのうちの最後のスロット
の信号を交換することである。すなわち、Ｎ−１個のタ
イムスロットの遅延である。この遅延を得るために、最
初に最初のタイムスロット内に存在する信号がｎ−１本
の遅延ファイバ４０0−４０n-2のそれぞれを通過しなけ
ればならない。
のデータ信号とＮ個のスロットのうちの最後のスロット
の信号を交換することである。すなわち、Ｎ−１個のタ
イムスロットの遅延である。この遅延を得るために、最
初に最初のタイムスロット内に存在する信号がｎ−１本
の遅延ファイバ４０0−４０n-2のそれぞれを通過しなけ
ればならない。
【００１８】ＰＦＢＯＴＳＩ３０の利点は、すべての光
スイッチング素子が単一の適度なサイズの基板上に実装
されることである。寸法が８×８の光空間スイッチが実
現されている。このようなスイッチは、１９８６年７月
１７日に発行された、Electronics Letters，Vol.22，N
o.15，８１６〜８１８頁に掲載された、ピー・グレイン
ストラード(P.Granestrad)らの“厳密にノンブロッキン
グな８×８集積光スイッチマトリックス”と題する論文
に記載されている。
スイッチング素子が単一の適度なサイズの基板上に実装
されることである。寸法が８×８の光空間スイッチが実
現されている。このようなスイッチは、１９８６年７月
１７日に発行された、Electronics Letters，Vol.22，N
o.15，８１６〜８１８頁に掲載された、ピー・グレイン
ストラード(P.Granestrad)らの“厳密にノンブロッキン
グな８×８集積光スイッチマトリックス”と題する論文
に記載されている。
【００１９】寸法が１６×１６の光空間スイッチも直ぐ
に市販されるであろう。１６×１６スイッチは１６ファ
イバ入力と１６ファイバ出力を有するワンデバイスに成
形される。このワンデバイス成形は既存の技術で行うこ
とができる。本発明のＰＦＢＯＴＳＩ３０は、１６未満
または１６に等しいｎについてノンブロッキングである
ことが証明された。すなわち、タイムスロット相互交換
のすべての可能性のある順列を供給できる。１６超のｎ
を有するＰＦＢＯＴＳＩ３０はノンブロッキングである
と思われる。すなわち、アーキテクチャは８×８および
１６×１６バージョンから上位へ登ることができるはず
であるが、これらがノンブロッキングであることを証明
するシミュレーションは行われていない。
に市販されるであろう。１６×１６スイッチは１６ファ
イバ入力と１６ファイバ出力を有するワンデバイスに成
形される。このワンデバイス成形は既存の技術で行うこ
とができる。本発明のＰＦＢＯＴＳＩ３０は、１６未満
または１６に等しいｎについてノンブロッキングである
ことが証明された。すなわち、タイムスロット相互交換
のすべての可能性のある順列を供給できる。１６超のｎ
を有するＰＦＢＯＴＳＩ３０はノンブロッキングである
と思われる。すなわち、アーキテクチャは８×８および
１６×１６バージョンから上位へ登ることができるはず
であるが、これらがノンブロッキングであることを証明
するシミュレーションは行われていない。
【００２０】ＰＦＢＯＴＳＩ３０はコントローラ４２を
有する。このコントローラ４２は、各入力タイムスロッ
トの信号をその各遅延ファイバに経路指定し、各所定の
タイムスロット相互交換順列を達成する。コントローラ
４２は、この経路指定を行うために、タイムスロット間
の保護バンド期間中に、ｎ×ｎスイッチ３２の接続を切
り替える。
有する。このコントローラ４２は、各入力タイムスロッ
トの信号をその各遅延ファイバに経路指定し、各所定の
タイムスロット相互交換順列を達成する。コントローラ
４２は、この経路指定を行うために、タイムスロット間
の保護バンド期間中に、ｎ×ｎスイッチ３２の接続を切
り替える。
【００２１】コントローラ４２はデータフレームの到着
に十分に先だって次ぎのフレームのためのタイムスロッ
トの所望の順列が供給され、これにより、コントローラ
４２は、所望の遅延を発生させるために、特定の遅延フ
ァイバ４０0−４０n-2を交差させるべき順序を決定でき
る。一般的に、所望の順列は各後続フレームについて同
一である。従って、コントローラは、順列が変更される
か否かに関して更新されるだけでよい。
に十分に先だって次ぎのフレームのためのタイムスロッ
トの所望の順列が供給され、これにより、コントローラ
４２は、所望の遅延を発生させるために、特定の遅延フ
ァイバ４０0−４０n-2を交差させるべき順序を決定でき
る。一般的に、所望の順列は各後続フレームについて同
一である。従って、コントローラは、順列が変更される
か否かに関して更新されるだけでよい。
【００２２】特定の遅延は、遅延ファイバが別の信号に
より既に占有される場合に特定の段階において適時に特
定の遅延ファイバを必要とする。このような場合、或る
信号に対する遅延の順序は、各信号が最後に正しい総遅
延を受信しつつ、両方の信号を経路指定できるように、
再配列される。このような再配列は潜在的な経路指定ブ
ロックを解決させられるので、ＰＦＢＯＴＳＩ３０は再
配列可能ノンブロッキングＯＴＳＩとして分類される。
より既に占有される場合に特定の段階において適時に特
定の遅延ファイバを必要とする。このような場合、或る
信号に対する遅延の順序は、各信号が最後に正しい総遅
延を受信しつつ、両方の信号を経路指定できるように、
再配列される。このような再配列は潜在的な経路指定ブ
ロックを解決させられるので、ＰＦＢＯＴＳＩ３０は再
配列可能ノンブロッキングＯＴＳＩとして分類される。
【００２３】必要なタイムスロット順列を達成するため
のコントローラ４２の制御方法はＰＦＢＯＴＳＩ３０に
とって平凡ではない。ブロッキングなしに所望の順列を
行う適時な時点でどの信号をどれだけ遅延させるか割当
てを決定するための制御方法はしばしば複雑である。
のコントローラ４２の制御方法はＰＦＢＯＴＳＩ３０に
とって平凡ではない。ブロッキングなしに所望の順列を
行う適時な時点でどの信号をどれだけ遅延させるか割当
てを決定するための制御方法はしばしば複雑である。
【００２４】１、２および４タイムスロットの遅延ファ
イバを有する４×４スイッチ（ｎ＝４）を用いて実現さ
れる８タイムスロット（Ｎ＝８）ＯＴＳＩ３０の実施例
について検討する。ＯＴＳＩ３０は例えば、任意順列П
を実行する。Пは、П1＝７、П2＝４、П3＝２、П4＝
５、П5＝８、П6＝６、П7＝１およびП8＝３と定義さ
れる。
イバを有する４×４スイッチ（ｎ＝４）を用いて実現さ
れる８タイムスロット（Ｎ＝８）ＯＴＳＩ３０の実施例
について検討する。ＯＴＳＩ３０は例えば、任意順列П
を実行する。Пは、П1＝７、П2＝４、П3＝２、П4＝
５、П5＝８、П6＝６、П7＝１およびП8＝３と定義さ
れる。
【００２５】制御方法の最初のステップは、各入力タイ
ムスロットＤiの所用遅延を決定することである。各遅
延は、係数Ｎ（ｍｏｄＮ）算術収量を用いて、タイムス
ロットの最終位置からタイムスロットの開始位置を減算
することにより決定される。すなわち、遅延は次の関係
式により得られる。遅延（Ｄi）＝Пi−ｉ（ｍｏｄ
Ｎ）。
ムスロットＤiの所用遅延を決定することである。各遅
延は、係数Ｎ（ｍｏｄＮ）算術収量を用いて、タイムス
ロットの最終位置からタイムスロットの開始位置を減算
することにより決定される。すなわち、遅延は次の関係
式により得られる。遅延（Ｄi）＝Пi−ｉ（ｍｏｄ
Ｎ）。
【００２６】この遅延関係式を前記の順列Пに適用する
と、遅延は次の通りになる。Ｄ1＝７−１＝６、Ｄ2＝４
−２＝２、Ｄ3＝２−３＝７、Ｄ4＝５−４＝１、Ｄ5＝
８−５＝３、Ｄ6＝６−６＝０、Ｄ7＝１−７＝２、およ
びＤ8＝３−８＝３。
と、遅延は次の通りになる。Ｄ1＝７−１＝６、Ｄ2＝４
−２＝２、Ｄ3＝２−３＝７、Ｄ4＝５−４＝１、Ｄ5＝
８−５＝３、Ｄ6＝６−６＝０、Ｄ7＝１−７＝２、およ
びＤ8＝３−８＝３。
【００２７】制御方法の次のステップは、各所用遅延を
必要な遅延ファイバの要素集合に分けることである。す
なわち、６の遅延はファイバ｛２，４｝を必要とする。
これらの遅延ファイバは、これらのファイバが両方にト
ラバースされ６の総遅延を与える限りは、任意の順序で
挿入できる。入力ｉの基本ファイバ集合はＥiで示され
る。順列Пの必要な基本ファイバは次の通りである。Ｅ
1＝｛４，２｝、Ｅ2＝｛２｝、Ｅ3＝｛４，２，１｝、
Ｅ4＝｛１｝、Ｅ5＝｛２，１｝、Ｅ6＝｛ヌル｝、Ｅ7＝
｛２｝、およびＥ8＝｛２，１｝。
必要な遅延ファイバの要素集合に分けることである。す
なわち、６の遅延はファイバ｛２，４｝を必要とする。
これらの遅延ファイバは、これらのファイバが両方にト
ラバースされ６の総遅延を与える限りは、任意の順序で
挿入できる。入力ｉの基本ファイバ集合はＥiで示され
る。順列Пの必要な基本ファイバは次の通りである。Ｅ
1＝｛４，２｝、Ｅ2＝｛２｝、Ｅ3＝｛４，２，１｝、
Ｅ4＝｛１｝、Ｅ5＝｛２，１｝、Ｅ6＝｛ヌル｝、Ｅ7＝
｛２｝、およびＥ8＝｛２，１｝。
【００２８】制御方法の次のステップは、すべてのｌｏ
ｇ2Ｎ遅延ファイバとＮ個のタイムスロットのそれぞれ
の出力ファイバを列挙する遅延テーブルを作成すること
である。このテーブルは手作業で書き入れることもでき
るが、一般的に行われているように、コントローラ４２
内のメモリ内の記憶位置のアレーに作成することができ
る。作成されると、このテーブルは、どの信号がどの遅
延ファイバのどのタイムスロット（ＴＳ）に入力してい
るかを示す。ブロッキングを避けるために、同じタイム
スロット中に同じ遅延ファイバに２つの信号は入力でき
ない。
ｇ2Ｎ遅延ファイバとＮ個のタイムスロットのそれぞれ
の出力ファイバを列挙する遅延テーブルを作成すること
である。このテーブルは手作業で書き入れることもでき
るが、一般的に行われているように、コントローラ４２
内のメモリ内の記憶位置のアレーに作成することができ
る。作成されると、このテーブルは、どの信号がどの遅
延ファイバのどのタイムスロット（ＴＳ）に入力してい
るかを示す。ブロッキングを避けるために、同じタイム
スロット中に同じ遅延ファイバに２つの信号は入力でき
ない。
【００２９】下記の表１を参照する。２個以上の遅延要
素を必要とするタイムスロットの場合、遅延要素は任意
の順序でトラバースさせることができる。しかし、単一
の遅延要素しか必要としないタイムスロットの場合、特
定のタイムスロットに挿入すべき特定のファイバが固定
される。順列Пの実施例の場合、タイムスロット７は２
の単一の遅延要素を必要とした。
素を必要とするタイムスロットの場合、遅延要素は任意
の順序でトラバースさせることができる。しかし、単一
の遅延要素しか必要としないタイムスロットの場合、特
定のタイムスロットに挿入すべき特定のファイバが固定
される。順列Пの実施例の場合、タイムスロット７は２
の単一の遅延要素を必要とした。
【００３０】従って、ファイバ遅延ライン２は信号７に
よりタイムスロット７に入力しなければならない。これ
は、タイムスロット７の遅延ファイバ２に７（信号７）
を配置することにより示される。これはタイムスロット
１において遅延ファイバ２（リレータイムスロット７＋
２係数８）から現れる。この時点で、これを出力ファイ
バ３６に配置しなければならない。これは、タイムスロ
ット１中に信号７を出力ファイバに配置することにより
テーブル内に示されている。
よりタイムスロット７に入力しなければならない。これ
は、タイムスロット７の遅延ファイバ２に７（信号７）
を配置することにより示される。これはタイムスロット
１において遅延ファイバ２（リレータイムスロット７＋
２係数８）から現れる。この時点で、これを出力ファイ
バ３６に配置しなければならない。これは、タイムスロ
ット１中に信号７を出力ファイバに配置することにより
テーブル内に示されている。
【００３１】制御方法のこのステップは、単一要素であ
るすべての遅延を遅延テーブルに書き入れる。これは、
同等な遅延を行うその他の方法が、遅延ファイバにより
信号が２回以上再循環することに対するルールを破るか
らである。このステップは、様々の単一要素をテーブル
の出力ファイバ部分への書き入れも含む。なぜなら、非
再循環ルールによれば、遅延をこのような方法で割り当
てること以外に選択の余地がないからである。
るすべての遅延を遅延テーブルに書き入れる。これは、
同等な遅延を行うその他の方法が、遅延ファイバにより
信号が２回以上再循環することに対するルールを破るか
らである。このステップは、様々の単一要素をテーブル
の出力ファイバ部分への書き入れも含む。なぜなら、非
再循環ルールによれば、遅延をこのような方法で割り当
てること以外に選択の余地がないからである。
【００３２】制御方法の最初のステップを順列Пに適用
すると、タイムスロット２、４および７は単一の遅延要
素しか必要とせず、タイムスロット６は即座に出力を必
要とする。従って、必要なエントリが遅延テーブルに記
入された後、遅延テーブルは下記の表１に示されるよう
なものになる。
すると、タイムスロット２、４および７は単一の遅延要
素しか必要とせず、タイムスロット６は即座に出力を必
要とする。従って、必要なエントリが遅延テーブルに記
入された後、遅延テーブルは下記の表１に示されるよう
なものになる。
【００３３】
【表１】
【００３４】順列の単一可能性要素の割当てが固定され
た後、制御方法は複数可能性をすべて有する残りの要素
の記入を開始する。しかし、或る要素集合に関する可能
性のうちの一つを選択すると、別の要素集合をブロック
する。従って、制御方法は非ブロッキング経路を発見す
るように進行する。
た後、制御方法は複数可能性をすべて有する残りの要素
の記入を開始する。しかし、或る要素集合に関する可能
性のうちの一つを選択すると、別の要素集合をブロック
する。従って、制御方法は非ブロッキング経路を発見す
るように進行する。
【００３５】制御方法の次のステップは、多数の要素を
有する各遅延に関する割当可能性の個数を決定すること
である。集合内にｎ個の要素を有する遅延の場合、遅延
ファイバにより経路指定されるべき信号に関する｛ｎ×
（ｎ＋１）｝／２個の可能な方法が存在する。複数の要
素を必要とする各タイムスロットに関するこれらの可能
性はその後、連続的に番号付けされる。順列Пの実施例
では、タイムスロット３は要素｛４，２，１｝を伴う遅
延７を有する。
有する各遅延に関する割当可能性の個数を決定すること
である。集合内にｎ個の要素を有する遅延の場合、遅延
ファイバにより経路指定されるべき信号に関する｛ｎ×
（ｎ＋１）｝／２個の可能な方法が存在する。複数の要
素を必要とする各タイムスロットに関するこれらの可能
性はその後、連続的に番号付けされる。順列Пの実施例
では、タイムスロット３は要素｛４，２，１｝を伴う遅
延７を有する。
【００３６】下記に示されるように、要素｛４，２，
１｝をトラバースするために、タイムスロット３の信号
について６つの方法が存在する。 １．ＴＳ3における遅延４、その後ＴＳ7における遅延
２、その後ＴＳ1における遅延１、 ２．ＴＳ3における遅延４、その後ＴＳ7における遅延
１、その後ＴＳ8における遅延２、 ３．ＴＳ3における遅延２、その後ＴＳ5における遅延
４、その後ＴＳ1における遅延１、 ４．ＴＳ3における遅延２、その後ＴＳ5における遅延
１、その後ＴＳ6における遅延４、 ５．ＴＳ3における遅延１、その後ＴＳ4における遅延
４、その後ＴＳ8における遅延２、 ６．ＴＳ3における遅延１、その後ＴＳ4における遅延
２、その後ＴＳ6における遅延４。
１｝をトラバースするために、タイムスロット３の信号
について６つの方法が存在する。 １．ＴＳ3における遅延４、その後ＴＳ7における遅延
２、その後ＴＳ1における遅延１、 ２．ＴＳ3における遅延４、その後ＴＳ7における遅延
１、その後ＴＳ8における遅延２、 ３．ＴＳ3における遅延２、その後ＴＳ5における遅延
４、その後ＴＳ1における遅延１、 ４．ＴＳ3における遅延２、その後ＴＳ5における遅延
１、その後ＴＳ6における遅延４、 ５．ＴＳ3における遅延１、その後ＴＳ4における遅延
４、その後ＴＳ8における遅延２、 ６．ＴＳ3における遅延１、その後ＴＳ4における遅延
２、その後ＴＳ6における遅延４。
【００３７】この実施例では、Ｅ3は６つの可能性を有
し、Ｅ1、Ｅ5およびＥ8はすべて２つの可能性を有す
る。試行されるべき可能な組合せの総数は複数要素遅延
のそれぞれの可能性の数の積である。前記の実施例の場
合、可能な組合せは次の通りである。６×２×２×２＝
４８組合せ。
し、Ｅ1、Ｅ5およびＥ8はすべて２つの可能性を有す
る。試行されるべき可能な組合せの総数は複数要素遅延
のそれぞれの可能性の数の積である。前記の実施例の場
合、可能な組合せは次の通りである。６×２×２×２＝
４８組合せ。
【００３８】制御方法による割当ては、最初のタイムス
ロットに関する最初の可能性すなわち｛４，２｝を選択
することにより始まる。遅延テーブルは仮にこの値が記
入される。すなわち、タイムスロット１について遅延フ
ァイバ４に１が配置され、ついで、タイムスロット５の
遅延ファイバ２に１が配置され、ついで、タイムスロッ
ト７の出力に１が配置される。
ロットに関する最初の可能性すなわち｛４，２｝を選択
することにより始まる。遅延テーブルは仮にこの値が記
入される。すなわち、タイムスロット１について遅延フ
ァイバ４に１が配置され、ついで、タイムスロット５の
遅延ファイバ２に１が配置され、ついで、タイムスロッ
ト７の出力に１が配置される。
【００３９】その後、制御方法は、次のタイムスロット
に関する最初の可能性を選択し、そして同じ方法で遅延
割当てテーブルの作成を試みる。上手く行けば、第３の
タイムスロットに関する最初の可能性を選択し、個々の
遅延を仮にテーブル内に配置する。この制御方法はすべ
てのタイムスロットを通して続行しようとし、最後のタ
イムスロットに到達し、最終タイムスロットの遅延テー
ブルへの配置が成功すると、この順列は経路指定され
る。
に関する最初の可能性を選択し、そして同じ方法で遅延
割当てテーブルの作成を試みる。上手く行けば、第３の
タイムスロットに関する最初の可能性を選択し、個々の
遅延を仮にテーブル内に配置する。この制御方法はすべ
てのタイムスロットを通して続行しようとし、最後のタ
イムスロットに到達し、最終タイムスロットの遅延テー
ブルへの配置が成功すると、この順列は経路指定され
る。
【００４０】最終タイムスロットに達する前に、タイム
スロットのうちの一つに関する最初の可能性は経路指定
できない傾向が非常に強い。なぜなら、このタイムスロ
ットのために遅延ファイバが既に使用されているためで
ある。この状況では、制御方法はこのタイムスロットに
ついて次の可能性に増大する。このタイムスロットに関
するどの可能性も経路指定できる場合、制御方法は前記
のようにして次のタイムスロットについて継続される。
スロットのうちの一つに関する最初の可能性は経路指定
できない傾向が非常に強い。なぜなら、このタイムスロ
ットのために遅延ファイバが既に使用されているためで
ある。この状況では、制御方法はこのタイムスロットに
ついて次の可能性に増大する。このタイムスロットに関
するどの可能性も経路指定できる場合、制御方法は前記
のようにして次のタイムスロットについて継続される。
【００４１】しかし、経路指定に成功する前に、このタ
イムスロットに関するすべての可能性が消尽されている
場合、制御方法は先行タイムスロットをバックアップ
し、可能性の数を増分する。先行タイムスロットにおけ
る新たな可能性の場合、制御方法は現在のタイムスロッ
トにおける最初の可能性からやり直す。制御方法が継続
され、かつ、アーキテクチャは４×４ＯＴＳＩについて
ブロッキングされないので、有効な経路指定をもたらす
少なくとも一群の可能性が存在する。
イムスロットに関するすべての可能性が消尽されている
場合、制御方法は先行タイムスロットをバックアップ
し、可能性の数を増分する。先行タイムスロットにおけ
る新たな可能性の場合、制御方法は現在のタイムスロッ
トにおける最初の可能性からやり直す。制御方法が継続
され、かつ、アーキテクチャは４×４ＯＴＳＩについて
ブロッキングされないので、有効な経路指定をもたらす
少なくとも一群の可能性が存在する。
【００４２】順列Пの実施例をさらに説明する。ＴＳ1
に関する最初の可能性｛４，２｝が選択される。ＴＳ3
について最初の可能性｛４，２，１｝が試行されるが、
表１で示されるように、遅延２は既にタイムスロット７
で占有されているので、この可能性は作動しない。第２
の可能性｛４，１，２｝が試行され、これは経路指定可
能であることが判明する。
に関する最初の可能性｛４，２｝が選択される。ＴＳ3
について最初の可能性｛４，２，１｝が試行されるが、
表１で示されるように、遅延２は既にタイムスロット７
で占有されているので、この可能性は作動しない。第２
の可能性｛４，１，２｝が試行され、これは経路指定可
能であることが判明する。
【００４３】次に、ＴＳ5に関する最初の数値化可能性
｛２，１｝が試行されるが、遅延１はタイムスロット７
で既に使用されている。ＴＳ5に関する第２の数値化可
能性｛１，２｝が試行され、これは経路指定可能である
ことが判明する。最後に、ＴＳ8に関する最初の数値化
可能性｛２，１｝が試行される。しかし、遅延２はタイ
ムスロット８で既に使用されている。
｛２，１｝が試行されるが、遅延１はタイムスロット７
で既に使用されている。ＴＳ5に関する第２の数値化可
能性｛１，２｝が試行され、これは経路指定可能である
ことが判明する。最後に、ＴＳ8に関する最初の数値化
可能性｛２，１｝が試行される。しかし、遅延２はタイ
ムスロット８で既に使用されている。
【００４４】従って、ＴＳ8に関する第２の数値化
｛１，２｝が試行され、これが経路指定可能であること
が判明する。これらの非ブロッキングルートを表１に入
れると下記に示されるような表２が得られる。この表２
は、順列Пに関する有効な非ブロッキング遅延割当テー
ブルである。
｛１，２｝が試行され、これが経路指定可能であること
が判明する。これらの非ブロッキングルートを表１に入
れると下記に示されるような表２が得られる。この表２
は、順列Пに関する有効な非ブロッキング遅延割当テー
ブルである。
【００４５】
【表２】
【００４６】この実施例では、各タイムスロットに関す
る可能性のうちの一つは常に経路指定可能なので、コン
トローラ４２は先行タイムスロットをバックアップする
必要はない。選択された全体的順列に応じて、コントロ
ーラ４２はしばしばバックアップしなければならないこ
ともある。
る可能性のうちの一つは常に経路指定可能なので、コン
トローラ４２は先行タイムスロットをバックアップする
必要はない。選択された全体的順列に応じて、コントロ
ーラ４２はしばしばバックアップしなければならないこ
ともある。
【００４７】前記の制御方法はコンピュータプログラム
により容易に実現される。前記の制御方法をＣ言語また
はその他の言語で実現するために、コンピュータプログ
ラムを書き込むことができる。このようなプログラム
は、本発明の制御方法に従うことにより４×４ＯＴＳ
Ｉ、８×８ＯＴＳＩおよび１６×１６ＯＴＳＩに関する
すべての可能な順列Пを経路指定できることを証明する
のに使用される。
により容易に実現される。前記の制御方法をＣ言語また
はその他の言語で実現するために、コンピュータプログ
ラムを書き込むことができる。このようなプログラム
は、本発明の制御方法に従うことにより４×４ＯＴＳ
Ｉ、８×８ＯＴＳＩおよび１６×１６ＯＴＳＩに関する
すべての可能な順列Пを経路指定できることを証明する
のに使用される。
【００４８】１６×１６ＯＴＳＩに関する可能な出力順
列の個数は１６の階乗（１６！）、すなわち２０９２２
７８９８８８０００個の順列である。１６×１６ＰＦＢ
ＯＴＳＩの完全な経路指定検証は、既存のワークステー
ション上で４ウイークラン(week run)中に確かめられ
た。
列の個数は１６の階乗（１６！）、すなわち２０９２２
７８９８８８０００個の順列である。１６×１６ＰＦＢ
ＯＴＳＩの完全な経路指定検証は、既存のワークステー
ション上で４ウイークラン(week run)中に確かめられ
た。
【００４９】図４は本発明の別の実施例を示す模式図で
ある。この実施例は図３に示したＰＦＢＯＴＳＩ３２と
同じ制御方法を有する。
ある。この実施例は図３に示したＰＦＢＯＴＳＩ３２と
同じ制御方法を有する。
【００５０】ＰＦＢＯＴＳＩ１００は理論的に最小数の
光ファイバ１１０0−１１０n-2しか必要としないので、
ＰＦＢアーキテクチャは光増幅器（例えば、エルビウム
ドープトファイバ増幅器）１１２0−１１２n-2の追加に
向いている。システムをタイムスロットに関して巨大な
サイズにするために、比較的少数（ｌｏｇ2Ｎ）の光増
幅器がシステム内で必要である。光増幅器１１２0−１
１２n-2の追加は、最悪ケースの挿入損失要件を、スイ
ッチ基板１回と遅延ファイバのＮ／２個のタイムスロッ
トの最悪ケースを通過させるだけに軽減する。
光ファイバ１１０0−１１０n-2しか必要としないので、
ＰＦＢアーキテクチャは光増幅器（例えば、エルビウム
ドープトファイバ増幅器）１１２0−１１２n-2の追加に
向いている。システムをタイムスロットに関して巨大な
サイズにするために、比較的少数（ｌｏｇ2Ｎ）の光増
幅器がシステム内で必要である。光増幅器１１２0−１
１２n-2の追加は、最悪ケースの挿入損失要件を、スイ
ッチ基板１回と遅延ファイバのＮ／２個のタイムスロッ
トの最悪ケースを通過させるだけに軽減する。
【００５１】しかし、もっと重要なことは、光増幅器の
追加により、ＰＦＢアーキテクチャにおける差動減衰問
題が完全に除去され、これにより、再配列されたタイム
スロット信号が、すべて均等な強度である出力データフ
レームを生成する。光増幅器はすべてのＯＴＳＩアーキ
テクチャに追加できるので、ＰＦＢＯＴＳＩアーキテク
チャは、高スイッチ寸法を得るのに必要な増幅器の数が
非常に少ないために、使用するのに特に適している。
追加により、ＰＦＢアーキテクチャにおける差動減衰問
題が完全に除去され、これにより、再配列されたタイム
スロット信号が、すべて均等な強度である出力データフ
レームを生成する。光増幅器はすべてのＯＴＳＩアーキ
テクチャに追加できるので、ＰＦＢＯＴＳＩアーキテク
チャは、高スイッチ寸法を得るのに必要な増幅器の数が
非常に少ないために、使用するのに特に適している。
【００５２】従って、本発明の並列フィードバック光タ
イムスロットインターチェンジャは極めて少数の光ファ
イバしか使用せず、優れた減衰および信号対雑音比（Ｓ
／Ｎ比）特性を有する。本発明のアーキテクチャは１６
×１６よりも大きなサイズのスイッチに拡大することも
できる。１６×１６よりも大きなサイズのスイッチに関
する検証は行われていないが、１６×１６よりも大きな
サイズのスイッチを使用するＰＦＢＯＴＳＩの検証方法
は本発明により与えられる。
イムスロットインターチェンジャは極めて少数の光ファ
イバしか使用せず、優れた減衰および信号対雑音比（Ｓ
／Ｎ比）特性を有する。本発明のアーキテクチャは１６
×１６よりも大きなサイズのスイッチに拡大することも
できる。１６×１６よりも大きなサイズのスイッチに関
する検証は行われていないが、１６×１６よりも大きな
サイズのスイッチを使用するＰＦＢＯＴＳＩの検証方法
は本発明により与えられる。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
ファイバ遅延を殆ど有さず、さらに過酷な減衰とスイッ
チング損失を有さず、同じ遅延ファイバおよび付随する
スイッチング要素により２回再循環するスロット信号無
しに、最小全長の光ファイバで構成されるＮタイムスロ
ットＯＴＳＩが得られる。
ファイバ遅延を殆ど有さず、さらに過酷な減衰とスイッ
チング損失を有さず、同じ遅延ファイバおよび付随する
スイッチング要素により２回再循環するスロット信号無
しに、最小全長の光ファイバで構成されるＮタイムスロ
ットＯＴＳＩが得られる。
【００５４】本発明のＮタイムスロットＯＴＳＩは、０
タイムスロットとＮ−１タイムスロットとの間のすべて
の遅延をサポートし、Ｎ−１のタイムスロット位置によ
り遅延されるすべてのＮ個のタイムスロットの最悪のケ
ースを含め、フレーム内のタイムスロットのすべてのイ
ンターチェンジ順列をサポートすることができる。
タイムスロットとＮ−１タイムスロットとの間のすべて
の遅延をサポートし、Ｎ−１のタイムスロット位置によ
り遅延されるすべてのＮ個のタイムスロットの最悪のケ
ースを含め、フレーム内のタイムスロットのすべてのイ
ンターチェンジ順列をサポートすることができる。
【図面の簡単な説明】
【図１】実現のために相当な長さの光ファイバを必要と
する従来技術のＯＴＳＩのブロック図である。
する従来技術のＯＴＳＩのブロック図である。
【図２】実現のために最小全長の光ファイバを必要とす
る従来技術のＯＴＳＩのブロック図である。
る従来技術のＯＴＳＩのブロック図である。
【図３】本発明によるＯＴＳＩの一例のブロック図であ
る。
る。
【図４】本発明によるＯＴＳＩの別の例のブロック図で
ある。
ある。
１０、２０ 光タイムスロットインターチェンジャ（Ｏ
ＴＳＩ） ３０ 並列帰還光タイムスロットインターチェンジャ ３２、１０２ ｎ×ｎ光クロスバスイッチ ３４、１３４ 入力光ファイバ ３６、１３６ 出力光ファイバ ４２、１４２ コントローラ
ＴＳＩ） ３０ 並列帰還光タイムスロットインターチェンジャ ３２、１０２ ｎ×ｎ光クロスバスイッチ ３４、１３４ 入力光ファイバ ３６、１３６ 出力光ファイバ ４２、１４２ コントローラ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｊ 14/08
Claims (14)
- 【請求項１】 データの複数のタイムスロットのうちの
少なくとも１つのタイムスロットをインターチェンジす
る光タイムスロットインターチェンジャにおいて、 ｎを３以上の整数として、ｎ×ｎ光スイッチと、 ｎ×ｎ光スイッチのｎ個の入力のうちの最初の入力に接
続された入力光ファイバと、 ｎ×ｎ光スイッチのｎ個の出力のうちの最初の出力に接
続された出力光ファイバと、 各光ファイバの一端はｎ×ｎ光スイッチの残りのｎ−１
個の出力のうちの１つの出力に接続され、他端は光スイ
ッチ残りのｎ−１個の入力のうちの１つの受信入力に接
続された、ｎ−１本以下の複数本の光遅延ファイバと、 所定のタイムスロットが少なくとも１本の遅延ファイバ
を通して前記最初の入力から前記最初の出力に経路指定
されるように前記光スイッチを制御する手段とからなる
ことを特徴とする、光タイムスロットインターチェンジ
ャ。 - 【請求項２】 前記制御手段はデータフレームのすべて
のデータスロットのために経路指定を行うことを特徴と
する請求項１の光タイムスロットインターチェンジャ。 - 【請求項３】 前記制御手段はデータフレームのすべて
のデータスロットのためにノンブロッキング経路指定を
行うことを特徴とする請求項２の光タイムスロットイン
ターチェンジャ。 - 【請求項４】 ｎ×ｎ光スイッチはクロスバスイッチで
あることを特徴とする請求項１の光タイムスロットイン
ターチェンジャ。 - 【請求項５】 複数の光増幅器をさらに有し、前記各光
増幅器は前記遅延ファイバの各ファイバに接続されてい
ることを特徴とする請求項１の光タイムスロットインタ
ーチェンジャ。 - 【請求項６】 ｎは８であることを特徴とする請求項１
または５の光タイムスロットインターチェンジャ。 - 【請求項７】 ｎは１６であることを特徴とする請求項
１または５の光タイムスロットインターチェンジャ。 - 【請求項８】 １つのデータフレームに対してＮ個のタ
イムスロットが存在し、Ｎは２n-1に等しいことを特徴
とする請求項１の光タイムスロットインターチェンジ
ャ。 - 【請求項９】 各光遅延ファイバはＮ個のタイムスロッ
トのうちの１つのタイムスロットの時間周期の整数倍で
あることを特徴とする請求項８の光タイムスロットイン
ターチェンジャ。 - 【請求項１０】 各光遅延ファイバは、２0から２n-2ま
でのＮ個のタイムスロットのうちの１つのタイムスロッ
トの時間周期の２倍であることを特徴とする請求項８の
光タイムスロットインターチェンジャ。 - 【請求項１１】 少なくとも２個のスロットが交換され
る場合に、各遅延ファイバにより、ｎ個の入力のうちの
ｎ−１個の入力に接続された、ｎ個の出力のうちのｎ−
１個の出力を有する並列帰還光タイムスロットインター
チェンジャによりフレームの各スロットを経路指定する
方法において、 各タイムスロットの最終位置から各タイムスロットの開
始位置を、Ｎを法としてそれぞれ減算することにより各
入力タイムスロットの遅延を決定するステップと、 各それぞれの遅延を各遅延を供給するのに必要なファイ
バ遅延の要素集合に分けるステップと、 各信号の各要素集合を、同じタイムスロット中に２個の
信号が同じ遅延ファイバに進入できないように、所定の
タイムスロットのファイバ遅延線に割り当てるステップ
とからなるフレームの各スロットの経路指定方法。 - 【請求項１２】 前記割当てステップは、 ブロッキングを防止するために同じタイムスロット中に
２つの信号が同じ遅延ファイバに進入できないという制
約付きで、どのタイムスロット中にどの信号がどの遅延
ファイバに進入するかを列挙するために、すべてのｌｏ
ｇ2Ｎ遅延ファイバと、Ｎ個のタイムスロットのそれぞ
れの遅延ファイバを列挙する遅延割当てテーブルを作成
するステップと、 必要な時点に単一のファイバ遅延により満たすことがで
きる各信号を前記テーブルに列挙するステップと、 ファイバ遅延をトラバースするために複数の要素を有す
る各遅延に関する割当て可能性の数を決定するステップ
と、 最初のタイムスロットに関する最初の可能性を選択し、
この値を遅延テーブルに仮に書き入れるステップと、 ２番目のタイムスロットに関する最初の可能性を選択
し、この第２の値を遅延テーブルに仮に書き入れるステ
ップと、 ３番目のタイムスロットに関する最初の可能性を選択
し、各遅延を遅延テーブルに仮に配置するステップと、 その後の各タイムスロットについて続行し、最終のタイ
ムスロットが成功裏に遅延テーブルに挿入される場合、
最後にこの順列の経路指定のための仮選択を行うステッ
プとからなることを特徴とする請求項１１の方法。 - 【請求項１３】 最終のタイムスロットが成功裏に経路
指定される前に、遅延ファイバが既にこのタイムスロッ
トにより使用されているためにこのタイムスロットのう
ちの１つの最初の可能性を経路指定できない場合、この
タイムスロットについて次の可能性を選択するステップ
と、 このタイムスロットに関するすべての可能性を経路指定
できる場合、この経路指定を仮に選択し、そしてこれを
遅延テーブルに挿入するステップと、 その後の各タイムスロットについて続行し、最終のタイ
ムスロットが成功裏に遅延テーブルに挿入される場合、
最後にこの順列の経路指定のための仮選択を行うステッ
プとをさらに含むことを特徴とする請求項１２の方法。 - 【請求項１４】 成功経路指定を発見できる前にタイム
スロットについてすべての可能性が消尽される場合、先
行タイムスロットをバックアップし、その次の可能性を
仮に選択するステップと、 この次の可能性が先行タイムスロットで仮に選択される
場合、現在のタイムスロットの最初の可能性を選択する
ステップと、 その後の各タイムスロットについて続行し、最終のタイ
ムスロットが成功裏に遅延テーブルに挿入される場合、
最後にこの順列の経路指定のための仮選択を行うステッ
プとをさらに含むことを特徴とする請求項１３の方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026023A (ja) * | 2008-07-16 | 2010-02-04 | Yokogawa Electric Corp | 光バッファ装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9127057D0 (en) * | 1991-12-20 | 1992-02-19 | Secr Defence | Improved digital sampling of individual pulses |
| US5526153A (en) * | 1994-01-21 | 1996-06-11 | At&T Corp. | Optical channel adding/dropping filter |
| FR2725528B1 (fr) * | 1994-10-11 | 1996-11-22 | Alcatel Nv | Ligne a retard optique selectif en longueur d'onde |
| EP0790750B1 (en) * | 1996-02-16 | 2005-05-25 | Alcatel | Optical switch with synchronisation |
| US5940208A (en) * | 1996-04-02 | 1999-08-17 | Corning Incorporated | Switchable fiber optic device for fiber transmission system and components thereof |
| KR100233103B1 (ko) | 1997-05-27 | 1999-12-01 | 윤종용 | 순환구조를 갖는 광스위치장치 및 방법 |
| US6072612A (en) * | 1997-08-08 | 2000-06-06 | Lucent Technologies, Inc. | WDM transmitter for optical networks using a loop-back spectrally sliced light emitting device |
| US6609840B2 (en) * | 2001-04-05 | 2003-08-26 | Alan Y. Chow | Wave length associative addressing system for WDM type light packet steering |
| FR2823311B1 (fr) * | 2001-04-10 | 2004-01-30 | Opsitech Optical Sys On A Chip | Procede et gabarit d'obtention de segments de fibres optiques et dispositif de transmission d'ondes optiques a structure integree munie de tels segments |
| US7088495B2 (en) * | 2002-06-03 | 2006-08-08 | Sparta, Inc. | Method and apparatus for time-division multiplexing to improve the performance of multi-channel non-linear optical systems |
| US8358931B2 (en) * | 2002-12-18 | 2013-01-22 | Siepmann James P | System and method for precise, accurate and stable optical timing information definition including internally self-consistent substantially jitter free timing reference |
| US7570844B2 (en) * | 2005-01-18 | 2009-08-04 | Doron Handelman | Photonic integrated circuit device and elements thereof |
| CN101212818B (zh) * | 2006-12-26 | 2010-12-08 | 华为技术有限公司 | 网络节点及缓存装置及调度方法 |
| US20080279189A1 (en) * | 2007-05-07 | 2008-11-13 | 3Com Corporation | Method and System For Controlled Delay of Packet Processing With Multiple Loop Paths |
| US9106340B2 (en) | 2013-01-18 | 2015-08-11 | Ronald H. And Jane K. Johnson Irrevocable Endowment Trust | System and method for precise, accurate and stable optical timing information definition including internally self-consistent substantially jitter free timing reference |
| US10113858B2 (en) | 2015-08-19 | 2018-10-30 | Medlumics S.L. | Distributed delay-line for low-coherence interferometry |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4166212A (en) * | 1977-06-03 | 1979-08-28 | International Standard Electric Corporation | Recirculating optical delay line |
| JPS6047588A (ja) * | 1983-08-26 | 1985-03-14 | Nippon Telegr & Teleph Corp <Ntt> | 時分割形光交換機 |
| JPS62269595A (ja) * | 1986-05-19 | 1987-11-24 | Fujitsu Ltd | 光交換素子 |
| US4991975A (en) * | 1988-11-22 | 1991-02-12 | At&T Bell Laboratories | Division multiplexing and demultiplexing means lightwave communication system comprising optical time |
| US4922479A (en) * | 1988-12-23 | 1990-05-01 | Gte Laboratories Incorporated | Optical time slot interchanger using one-bit memory cells |
| US5115428A (en) * | 1989-09-05 | 1992-05-19 | The University Of Colorado Foundation, Inc. | Serial array time-slot interchangers |
| US5105292A (en) * | 1989-10-02 | 1992-04-14 | Alcatel Cit | Asynchronous optical communication system |
| US5103333A (en) * | 1989-10-16 | 1992-04-07 | Gte Laboratories Incorporated | Photonic time-slot interchangers using cascade-structured integrated optical switches |
| ATE225109T1 (de) * | 1992-05-15 | 2002-10-15 | Siemens Ag | Optische koppeleinrichtung |
| DE4315545A1 (de) * | 1992-05-15 | 1993-11-18 | Siemens Ag | Ein- oder mehrstufige ATM-Koppelanordnung mit einem zwischen zwei Raumkoppelvielfachen liegenden Zwischenspeicher in jeder Stufe |
-
1994
- 1994-03-31 US US08/221,310 patent/US5402256A/en not_active Expired - Lifetime
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-
1995
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010026023A (ja) * | 2008-07-16 | 2010-02-04 | Yokogawa Electric Corp | 光バッファ装置 |
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| Publication number | Publication date |
|---|---|
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