JPH07302275A - 回路シミュレーションシステム - Google Patents
回路シミュレーションシステムInfo
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- JPH07302275A JPH07302275A JP6096195A JP9619594A JPH07302275A JP H07302275 A JPH07302275 A JP H07302275A JP 6096195 A JP6096195 A JP 6096195A JP 9619594 A JP9619594 A JP 9619594A JP H07302275 A JPH07302275 A JP H07302275A
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- JP
- Japan
- Prior art keywords
- circuit
- scale
- input
- unit
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 最初に指示された手続きに従ってモデル回路
を入力すれば、その後はシミュレーションを行いたい回
路の規模をパラメータ入力により指示するだけで、回路
規模に対応したシミュレーションを行うことを可能にす
るシステムを提供する。 【構成】 回路図入力手段１００ａ、ネットリスト生成
部１００ｂ、解析する回路の規模を指示する回路規模指
示手段２００、規模に応じた回路結合情報を生成するソ
ースファイル生成部３００及び回路解析部７００を設け
ることによって、１度のモデル回路図入力を行うだけ
で、同一タイプで回路規模を変化させた他の回路につい
てのシミュレーションファイルを自動生成することが可
能となり、時間及び作業量を大幅に短縮することが出来
る。
を入力すれば、その後はシミュレーションを行いたい回
路の規模をパラメータ入力により指示するだけで、回路
規模に対応したシミュレーションを行うことを可能にす
るシステムを提供する。 【構成】 回路図入力手段１００ａ、ネットリスト生成
部１００ｂ、解析する回路の規模を指示する回路規模指
示手段２００、規模に応じた回路結合情報を生成するソ
ースファイル生成部３００及び回路解析部７００を設け
ることによって、１度のモデル回路図入力を行うだけ
で、同一タイプで回路規模を変化させた他の回路につい
てのシミュレーションファイルを自動生成することが可
能となり、時間及び作業量を大幅に短縮することが出来
る。
Description
【０００１】
【産業上の利用分野】本発明は、アレイ状に接続された
回路要素を持つ論理回路の回路シミュレーションシステ
ムに関する。
回路要素を持つ論理回路の回路シミュレーションシステ
ムに関する。
【０００２】
【従来の技術】近年、回路シミュレーションは高精度・
高速化し、半導体チップの設計において欠かせぬものと
なっている。回路シミュレーションに使用するソースフ
ァイルの生成には、マニュアルによる作成、回路図エデ
ィタによる生成、論理回路コンパイラによる生成等の方
法があるが、中でも回路図エディタを利用したものはマ
ニュアルによるものよりミスが少ないことや、回路図を
視覚的に確認出来ることから通常よく使用されている。
高速化し、半導体チップの設計において欠かせぬものと
なっている。回路シミュレーションに使用するソースフ
ァイルの生成には、マニュアルによる作成、回路図エデ
ィタによる生成、論理回路コンパイラによる生成等の方
法があるが、中でも回路図エディタを利用したものはマ
ニュアルによるものよりミスが少ないことや、回路図を
視覚的に確認出来ることから通常よく使用されている。
【０００３】一方、メモリ等のアレイ要素を持つ回路の
設計を行う場合、同一タイプで回路規模の異なる回路を
何種類か設計することがよくあるが、回路図エディタに
よる方法では異なった規模の回路についてその都度回路
図を入力してソースファイルを生成していた。
設計を行う場合、同一タイプで回路規模の異なる回路を
何種類か設計することがよくあるが、回路図エディタに
よる方法では異なった規模の回路についてその都度回路
図を入力してソースファイルを生成していた。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリにおけるワード数やビット数等の
回路規模を変化させてシミュレーションを行う場合に、
それぞれの規模の回路図モデルをその都度エディタ入力
しなおす必要があり、時間と作業量の面で著しく不効率
であるという問題点を有していた。
うな構成では、メモリにおけるワード数やビット数等の
回路規模を変化させてシミュレーションを行う場合に、
それぞれの規模の回路図モデルをその都度エディタ入力
しなおす必要があり、時間と作業量の面で著しく不効率
であるという問題点を有していた。
【０００５】従って本発明は上記問題点に鑑み、その目
的は最初に指示された手続きに従ってモデル回路を入力
すれば、その後はシミュレーションを行いたい回路の規
模をパラメータ入力により指示するだけで、回路規模に
対応したシミュレーションを行うことを可能にするシス
テムを提供することにある。
的は最初に指示された手続きに従ってモデル回路を入力
すれば、その後はシミュレーションを行いたい回路の規
模をパラメータ入力により指示するだけで、回路規模に
対応したシミュレーションを行うことを可能にするシス
テムを提供することにある。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の第一の請求項の回路シミュレーションシス
テムは、回路入力手段と、入力された回路図を回路結合
情報として出力するネットリスト生成部と、解析する回
路の規模を指示する回路規模指示手段と、回路解析のソ
ースファイルを指示された条件に従って生成するソース
ファイル生成部と、ソースファイル生成部により生成さ
れたソースファイルを解析する回路解析部とを備えた構
成を採用する。
めに本発明の第一の請求項の回路シミュレーションシス
テムは、回路入力手段と、入力された回路図を回路結合
情報として出力するネットリスト生成部と、解析する回
路の規模を指示する回路規模指示手段と、回路解析のソ
ースファイルを指示された条件に従って生成するソース
ファイル生成部と、ソースファイル生成部により生成さ
れたソースファイルを解析する回路解析部とを備えた構
成を採用する。
【０００７】上記問題点を解決するために本発明の第二
の請求項の回路シミュレーションシステムは、回路入力
手段と、入力された回路図を回路結合情報として出力す
るネットリスト生成部と、既存セルデータを格納したセ
ルデータ格納手段と、解析する回路の規模及びアレイ要
素セル名とを指示する回路規模指示手段と、指示された
前記アレイ要素セル名により入力された回路結合情報か
らアレイ要素セルの結合を読み取り、セル情報格納手段
から必要なセル情報を取り出してソースファイルを生成
するソースファイル生成部と、ソースファイル生成部に
より生成されたソースファイルを解析する回路解析部と
を備えた構成を採用する。
の請求項の回路シミュレーションシステムは、回路入力
手段と、入力された回路図を回路結合情報として出力す
るネットリスト生成部と、既存セルデータを格納したセ
ルデータ格納手段と、解析する回路の規模及びアレイ要
素セル名とを指示する回路規模指示手段と、指示された
前記アレイ要素セル名により入力された回路結合情報か
らアレイ要素セルの結合を読み取り、セル情報格納手段
から必要なセル情報を取り出してソースファイルを生成
するソースファイル生成部と、ソースファイル生成部に
より生成されたソースファイルを解析する回路解析部と
を備えた構成を採用する。
【０００８】
【作用】本発明の第一の請求項は上記した構成によっ
て、モデル回路図及びシミュレーションを行いたい回路
の規模を入力することにより自動的に規模に応じたネッ
トリストを生成し、それぞれの回路規模に対してエディ
タ入力をやり直すことなしに回路規模を変化させたシミ
ュレーションを行うことが可能となり、時間及び作業量
を大幅に短縮することとなる。
て、モデル回路図及びシミュレーションを行いたい回路
の規模を入力することにより自動的に規模に応じたネッ
トリストを生成し、それぞれの回路規模に対してエディ
タ入力をやり直すことなしに回路規模を変化させたシミ
ュレーションを行うことが可能となり、時間及び作業量
を大幅に短縮することとなる。
【０００９】本発明の第二の請求項は上記した構成によ
って、モデル回路図及びシミュレーションを行いたい回
路の規模と規模により接続数が変化するセル名を入力す
ることにより、システムが自動的に回路結合情報を解析
し、セルデータベースから必要なセル情報を取り出すこ
とにより規模に応じたネットリストを生成し、それぞれ
の回路規模に対してエディタ入力をやり直すことなしに
回路規模を変化させたシミュレーションを行うことが可
能となり、時間及び作業量を大幅に短縮することとな
る。
って、モデル回路図及びシミュレーションを行いたい回
路の規模と規模により接続数が変化するセル名を入力す
ることにより、システムが自動的に回路結合情報を解析
し、セルデータベースから必要なセル情報を取り出すこ
とにより規模に応じたネットリストを生成し、それぞれ
の回路規模に対してエディタ入力をやり直すことなしに
回路規模を変化させたシミュレーションを行うことが可
能となり、時間及び作業量を大幅に短縮することとな
る。
【００１０】
【実施例】以下本発明の一実施例の回路シミュレーショ
ンシステムについて、回路例としてスタティックなデコ
ーダを持つメモリ回路を取り上げ、図面を参照しながら
説明する。
ンシステムについて、回路例としてスタティックなデコ
ーダを持つメモリ回路を取り上げ、図面を参照しながら
説明する。
【００１１】（実施例１）図１は本発明の第１の実施例
における回路シミュレーションシステムの構成図であ
る。
における回路シミュレーションシステムの構成図であ
る。
【００１２】図１において、１００ａは論理回路図をグ
ラフィックに入力する機能を備えた回路図エディタであ
り、１００ｂは入力された論理回路図を定められたフォ
ーマットで回路結合情報として出力する機能を持つネッ
トリスト生成部である。
ラフィックに入力する機能を備えた回路図エディタであ
り、１００ｂは入力された論理回路図を定められたフォ
ーマットで回路結合情報として出力する機能を持つネッ
トリスト生成部である。
【００１３】コンパイル情報入力部２００は、回路規模
に応じたシミュレーション用ソースファイルを生成する
時の条件を、ファイルとして入力する為の文書エディタ
である。
に応じたシミュレーション用ソースファイルを生成する
時の条件を、ファイルとして入力する為の文書エディタ
である。
【００１４】ソースファイル生成部３００は、コンパイ
ル情報入力部２００により生成された条件ファイルとネ
ットリスト生成部１００ｂより出力された回路結合情報
を入力とし、回路規模や変数指定の条件に応じたソース
ファイルを生成する機能を持つコンパイラである。
ル情報入力部２００により生成された条件ファイルとネ
ットリスト生成部１００ｂより出力された回路結合情報
を入力とし、回路規模や変数指定の条件に応じたソース
ファイルを生成する機能を持つコンパイラである。
【００１５】セル情報格納部４００は、ソースファイル
生成部３００がソースファイルを自動生成する際に、回
路規模に応じてセルの置き換えを行なうためのセルデー
タベースである。
生成部３００がソースファイルを自動生成する際に、回
路規模に応じてセルの置き換えを行なうためのセルデー
タベースである。
【００１６】パラメータ入力部５００は、シミュレーシ
ョン条件及び変数指定されたデバイス値の初期値を入力
する為の文書エディタである。
ョン条件及び変数指定されたデバイス値の初期値を入力
する為の文書エディタである。
【００１７】シミュレーションファイル生成部６００
は、ソースファイル生成部３００により生成されたソー
スファイルとパラメータ入力部５００により入力された
パラメータにより、回路解析に直接用いられるフォーマ
ットのシミュレーションファイルを生成する。
は、ソースファイル生成部３００により生成されたソー
スファイルとパラメータ入力部５００により入力された
パラメータにより、回路解析に直接用いられるフォーマ
ットのシミュレーションファイルを生成する。
【００１８】回路解析部７００は、シミュレーションフ
ァイル生成部６００により生成されたシミュレーション
ファイルを入力として回路解析を行う解析ツールであ
る。
ァイル生成部６００により生成されたシミュレーション
ファイルを入力として回路解析を行う解析ツールであ
る。
【００１９】解析結果出力部８００は、回路解析部７０
０による解析結果をグラフィカルに画面表示するか、あ
るいはファイルに出力する機能を持つインターフェース
である。
０による解析結果をグラフィカルに画面表示するか、あ
るいはファイルに出力する機能を持つインターフェース
である。
【００２０】以上により構成された回路シミュレーショ
ンシステムについて、回路例としてメモリを設計する場
合を取り上げ、その動作を詳細に説明する。
ンシステムについて、回路例としてメモリを設計する場
合を取り上げ、その動作を詳細に説明する。
【００２１】まず、回路エディタ１００ａによりモデル
回路図が入力される。ここで、モデル回路図を入力する
際の第一の条件として、アレイ要素セルを４行４列に配
列した構成が入力されるものとする。これによりソース
ファイル生成手段３００がアレイ要素間の接続を認識す
ることが可能になる。第二の条件として、アレイ要素を
持つメモリセル部分と、回路規模の変化に対応して構成
要素数が変化するデコーダ部分に関しては、各部分を構
成する最小要素を１つの要素セルとしてトップ階層の１
つ下の階層で入力されるものとする。第三の条件とし
て、配線容量値及び抵抗値がアレイ部分の行数または列
数に従って増加減少する部分に関しては、要素セル内に
取り込まれた形で入力されるものとする。
回路図が入力される。ここで、モデル回路図を入力する
際の第一の条件として、アレイ要素セルを４行４列に配
列した構成が入力されるものとする。これによりソース
ファイル生成手段３００がアレイ要素間の接続を認識す
ることが可能になる。第二の条件として、アレイ要素を
持つメモリセル部分と、回路規模の変化に対応して構成
要素数が変化するデコーダ部分に関しては、各部分を構
成する最小要素を１つの要素セルとしてトップ階層の１
つ下の階層で入力されるものとする。第三の条件とし
て、配線容量値及び抵抗値がアレイ部分の行数または列
数に従って増加減少する部分に関しては、要素セル内に
取り込まれた形で入力されるものとする。
【００２２】ここで図２を用いて、メモリ回路の簡単な
例について、モデル回路図入力方法を説明する。図２
は、モデル回路図の入力方法の説明図である。図２にお
いて９１０はアレイ要素セルであり、４行４列のアレイ
構成の要素となっている。９２０はＸ方向デコーダ要素
セルであり、アレイの各行に対して１つづつ接続されて
いる。９３０はＹ方向のデコーダ要素セルであり、同様
にアレイの各列について１つづつ接続されている。９４
０はＸ方向入力バッファ要素セルであり、Ｘ方向入力ア
ドレスに対して１つづつ配置される。同様に、９５０は
Ｙ方向入力バッファ要素セルであり、Ｙ方向入力アドレ
スに対して１つづつ配置される。９６０はＸデコーダで
あり、Ｘ方向のデコーダ要素セル９２０が４セル集まっ
て構成されている。９７０はＹデコーダであり、同様に
Ｙ方向のデコーダ要素セル９３０が４セル集まって構成
されている。９８０は入力ピンであり、アドレスを入力
するためのものである。以上の要素セルは回路図のトッ
プ階層の１つ下の階層に入力される必要があるが、容量
及び抵抗の入力階層はセル内に含む形あるいはトップ階
層から見える形のいずれでも構わない。
例について、モデル回路図入力方法を説明する。図２
は、モデル回路図の入力方法の説明図である。図２にお
いて９１０はアレイ要素セルであり、４行４列のアレイ
構成の要素となっている。９２０はＸ方向デコーダ要素
セルであり、アレイの各行に対して１つづつ接続されて
いる。９３０はＹ方向のデコーダ要素セルであり、同様
にアレイの各列について１つづつ接続されている。９４
０はＸ方向入力バッファ要素セルであり、Ｘ方向入力ア
ドレスに対して１つづつ配置される。同様に、９５０は
Ｙ方向入力バッファ要素セルであり、Ｙ方向入力アドレ
スに対して１つづつ配置される。９６０はＸデコーダで
あり、Ｘ方向のデコーダ要素セル９２０が４セル集まっ
て構成されている。９７０はＹデコーダであり、同様に
Ｙ方向のデコーダ要素セル９３０が４セル集まって構成
されている。９８０は入力ピンであり、アドレスを入力
するためのものである。以上の要素セルは回路図のトッ
プ階層の１つ下の階層に入力される必要があるが、容量
及び抵抗の入力階層はセル内に含む形あるいはトップ階
層から見える形のいずれでも構わない。
【００２３】回路図エディタ１００ａによりモデル回路
図が入力されると、ネットリスト生成部１００ｂはモデ
ル回路図に対応した回路結合情報をモデルファイルとし
て出力する。この時、ネットリスト生成部１００ｂは回
路図入力時の階層を保持し、アレイ要素及びデコーダ要
素である要素セルをネットリスト中でおのおの一つのブ
ロックとして保存する。ネットリスト生成部１００ｂに
より生成されたモデルファイルは、ソースファイル生成
部３００に渡される。
図が入力されると、ネットリスト生成部１００ｂはモデ
ル回路図に対応した回路結合情報をモデルファイルとし
て出力する。この時、ネットリスト生成部１００ｂは回
路図入力時の階層を保持し、アレイ要素及びデコーダ要
素である要素セルをネットリスト中でおのおの一つのブ
ロックとして保存する。ネットリスト生成部１００ｂに
より生成されたモデルファイルは、ソースファイル生成
部３００に渡される。
【００２４】一方、コンパイル情報入力部２００により
ソースファイルをコンパイル情報を記述した条件ファイ
ルが入力される。この条件ファイル中には、回路規模を
ビット表現で指定し、アレイ要素の要素セル名を指定す
ると共に、デコーダ部分においてＸまたはＹの単一方向
に配列される要素の要素セル名、配置の方向を指定す
る。更に、変数化したい抵抗及び容量のインスタンス名
が定められたフォーマットに従って記述されるものとす
る。ここで、図３を用いて条件ファイル記述方法につい
て説明する。図３は条件ファイルの一例である。図３に
おいて、１行目に記述されているのが回路規模を示すパ
ラメータである。回路規模はＸ方向及びＹ方向のアレイ
サイズを、各方向のデコーダに入力されるアドレスのビ
ット数で表記するものとする。この例では、”x=3 ”が
Ｘ方向にアレイ要素及びデコーダ要素が２の３乗すなわ
ち８個接続されることを示し、”y=4 ”がＹ方向にアレ
イ要素及びデコーダ要素が２の４乗すなわち１６個接続
されることを示す。２行目はアレイ要素セルの宣言文
で、アレイ要素セル名がCELL0 であることを宣言してい
る。同様に、３行目はＸ方向のデコーダ要素セル、４行
目はＹ方向のデコーダ要素セル、５行目はＸ方向の入力
バッファ要素セル、６行目はＹ方向の入力バッファ要素
セルのセル名の宣言文が記述されている。セル宣言のフ
ォーマットは皆同じで、行の先頭にセル名の属性が宣言
され、続いてセル名が記述される。７行目にあるのは抵
抗の固有名及びその固有名を持つ抵抗の表記法である。
この例では、Ｒ１という抵抗の抵抗値を回路結合情報中
で”_R1”という変数で表記することを指定している。
８行目は同様に容量の固有名とその固有名を持つ容量の
表記法であり、この例ではＣ２という容量の容量値を式
表現に置き換えることを指定している。ここでは回路結
合情報中で一旦Ｃ２の容量値を”_c0”として置き換
え、回路結合情報中に”_c0=200*s+100*t”という一文
を追加する処理が行われる。以上のように記述された条
件ファイルは、コンパイル情報入力部２００からソース
ファイル生成部３００に渡される。
ソースファイルをコンパイル情報を記述した条件ファイ
ルが入力される。この条件ファイル中には、回路規模を
ビット表現で指定し、アレイ要素の要素セル名を指定す
ると共に、デコーダ部分においてＸまたはＹの単一方向
に配列される要素の要素セル名、配置の方向を指定す
る。更に、変数化したい抵抗及び容量のインスタンス名
が定められたフォーマットに従って記述されるものとす
る。ここで、図３を用いて条件ファイル記述方法につい
て説明する。図３は条件ファイルの一例である。図３に
おいて、１行目に記述されているのが回路規模を示すパ
ラメータである。回路規模はＸ方向及びＹ方向のアレイ
サイズを、各方向のデコーダに入力されるアドレスのビ
ット数で表記するものとする。この例では、”x=3 ”が
Ｘ方向にアレイ要素及びデコーダ要素が２の３乗すなわ
ち８個接続されることを示し、”y=4 ”がＹ方向にアレ
イ要素及びデコーダ要素が２の４乗すなわち１６個接続
されることを示す。２行目はアレイ要素セルの宣言文
で、アレイ要素セル名がCELL0 であることを宣言してい
る。同様に、３行目はＸ方向のデコーダ要素セル、４行
目はＹ方向のデコーダ要素セル、５行目はＸ方向の入力
バッファ要素セル、６行目はＹ方向の入力バッファ要素
セルのセル名の宣言文が記述されている。セル宣言のフ
ォーマットは皆同じで、行の先頭にセル名の属性が宣言
され、続いてセル名が記述される。７行目にあるのは抵
抗の固有名及びその固有名を持つ抵抗の表記法である。
この例では、Ｒ１という抵抗の抵抗値を回路結合情報中
で”_R1”という変数で表記することを指定している。
８行目は同様に容量の固有名とその固有名を持つ容量の
表記法であり、この例ではＣ２という容量の容量値を式
表現に置き換えることを指定している。ここでは回路結
合情報中で一旦Ｃ２の容量値を”_c0”として置き換
え、回路結合情報中に”_c0=200*s+100*t”という一文
を追加する処理が行われる。以上のように記述された条
件ファイルは、コンパイル情報入力部２００からソース
ファイル生成部３００に渡される。
【００２５】条件ファイルとモデルファイルがソースフ
ァイル生成部３００に入力されると、ソースファイル生
成部３００は最初に条件ファイルを読み取り、規模によ
り配列数が変化するアレイ及びデコーダの要素セルを認
識する。次にモデルファイルから、あるアレイ要素セル
の入出力のピンが他のアレイ要素セルのどの入出力ピン
と接続しているかを認識し、又同様にデコーダ部の要素
セルの出力がアレイ要素セルのどのピンに接続している
かを認識する。そして、条件ファイルに指定されたＸ方
向及びＹ方向の配置数の指定に従って、アレイ要素セル
及びデコーダ要素セルを接続した新たな回路結合情報を
生成する。この際、セルデータ格納部４００に格納され
た既存セル情報中を検索し、デコーダ要素セルの入力数
タイプを、指定されたビット数に合わせた入力数のタイ
プに置き換える。セルデータ格納部４００には一般の論
理ゲートのセル情報が格納されており、さらにユーザが
作成した固有のセル情報を一般の論理ゲートと同様に登
録することも可能である。セルデータ格納部４００にお
いては同一論理のセルが一つのグループとして登録さ
れ、各セルに入力数を示す属性を付加してセル情報が格
納されることにより、ソースファイル生成部３００はセ
ルデータ格納部を検索する時に入力数の属性を読み取
り、同一論理で適した入力数のセルを検索する。新たに
生成された回路結合情報ではこうして規模により変化す
るセル要素の接続を生成すると共に、変化のない回路部
分については接続を保持する。又、条件ファイル中の変
数化の指定に従い、抵抗値、容量値等を変数化または式
化して記述する。こうしてソースファイル生成部３００
により生成されたソースファイルはシミュレーションフ
ァイル生成部６００に渡される。
ァイル生成部３００に入力されると、ソースファイル生
成部３００は最初に条件ファイルを読み取り、規模によ
り配列数が変化するアレイ及びデコーダの要素セルを認
識する。次にモデルファイルから、あるアレイ要素セル
の入出力のピンが他のアレイ要素セルのどの入出力ピン
と接続しているかを認識し、又同様にデコーダ部の要素
セルの出力がアレイ要素セルのどのピンに接続している
かを認識する。そして、条件ファイルに指定されたＸ方
向及びＹ方向の配置数の指定に従って、アレイ要素セル
及びデコーダ要素セルを接続した新たな回路結合情報を
生成する。この際、セルデータ格納部４００に格納され
た既存セル情報中を検索し、デコーダ要素セルの入力数
タイプを、指定されたビット数に合わせた入力数のタイ
プに置き換える。セルデータ格納部４００には一般の論
理ゲートのセル情報が格納されており、さらにユーザが
作成した固有のセル情報を一般の論理ゲートと同様に登
録することも可能である。セルデータ格納部４００にお
いては同一論理のセルが一つのグループとして登録さ
れ、各セルに入力数を示す属性を付加してセル情報が格
納されることにより、ソースファイル生成部３００はセ
ルデータ格納部を検索する時に入力数の属性を読み取
り、同一論理で適した入力数のセルを検索する。新たに
生成された回路結合情報ではこうして規模により変化す
るセル要素の接続を生成すると共に、変化のない回路部
分については接続を保持する。又、条件ファイル中の変
数化の指定に従い、抵抗値、容量値等を変数化または式
化して記述する。こうしてソースファイル生成部３００
により生成されたソースファイルはシミュレーションフ
ァイル生成部６００に渡される。
【００２６】一方、パラメータ入力部５００によって回
路解析条件及び変数の初期値をフォーマットに従って記
述したパラメータファイルが入力される。回路解析条件
としては、ＡＣ解析やＤＣ解析等の解析種類、温度等の
解析条件、結果出力の指定等の解析毎に固有な条件が記
される。ここで、図４を用いてパラメータファイルの記
述方法について説明する。図４はパラメータファイルの
一例である。図４において、１行目に示されているのは
解析方法及びその解析範囲である。この例では周波数10
kHzから10MHzまでの範囲にわたり、ＡＣ特性を解析する
ことが指定されている。２行目から４行目には条件ファ
イル中で変数指定したデバイス値の初期値を指定してい
る。５行目では、解析結果データを出力するファイル名
が指定されている。ここでは resfile というファイル
に解析結果データが保存される。６行目にあるのは結果
出力のフォーマットで、デフォルトが指定されている。
以上のように記述されたパラメータファイルは、シミュ
レーションファイル生成部６００に渡される。
路解析条件及び変数の初期値をフォーマットに従って記
述したパラメータファイルが入力される。回路解析条件
としては、ＡＣ解析やＤＣ解析等の解析種類、温度等の
解析条件、結果出力の指定等の解析毎に固有な条件が記
される。ここで、図４を用いてパラメータファイルの記
述方法について説明する。図４はパラメータファイルの
一例である。図４において、１行目に示されているのは
解析方法及びその解析範囲である。この例では周波数10
kHzから10MHzまでの範囲にわたり、ＡＣ特性を解析する
ことが指定されている。２行目から４行目には条件ファ
イル中で変数指定したデバイス値の初期値を指定してい
る。５行目では、解析結果データを出力するファイル名
が指定されている。ここでは resfile というファイル
に解析結果データが保存される。６行目にあるのは結果
出力のフォーマットで、デフォルトが指定されている。
以上のように記述されたパラメータファイルは、シミュ
レーションファイル生成部６００に渡される。
【００２７】シミュレーションファイル生成部６００は
ソースファイルとパラメータファイルを入力されると回
路規模及び解析条件の情報を含むシミュレーションファ
イルを生成する。回路解析部７００は、指定されたシミ
ュレーション条件に従って回路解析を行う機能を備えて
おり、シミュレーションファイル生成部６００により生
成されたシミュレーションファイルは直接回路解析部７
００の入力として使用される。
ソースファイルとパラメータファイルを入力されると回
路規模及び解析条件の情報を含むシミュレーションファ
イルを生成する。回路解析部７００は、指定されたシミ
ュレーション条件に従って回路解析を行う機能を備えて
おり、シミュレーションファイル生成部６００により生
成されたシミュレーションファイルは直接回路解析部７
００の入力として使用される。
【００２８】解析結果出力部８００は解析結果データを
ファイル出力及びグラフィック出力する機能を備えてお
り、システム使用者は両方あるいはどちらか任意の方法
によって解析結果を確認する。
ファイル出力及びグラフィック出力する機能を備えてお
り、システム使用者は両方あるいはどちらか任意の方法
によって解析結果を確認する。
【００２９】以上のように本実施例によれば、回路図入
力のためのエディタと、入力された回路図を回路結合情
報として出力するネットリスト生成部と、回路規模等の
ソースファイル生成時の条件を与えるコンパイル情報入
力部と、与えられた回路結合情報とコンパイル情報、さ
らにセルデータベースからシミュレーションのソースフ
ァイルを生成するソースファイル生成部と、ソースファ
イル生成部により生成されたソースファイルを解析する
回路解析部及びその出力部を設けることにより、同一タ
イプで規模の異なる回路のシミュレーションを高速かつ
少ない作業量で行うことができる。
力のためのエディタと、入力された回路図を回路結合情
報として出力するネットリスト生成部と、回路規模等の
ソースファイル生成時の条件を与えるコンパイル情報入
力部と、与えられた回路結合情報とコンパイル情報、さ
らにセルデータベースからシミュレーションのソースフ
ァイルを生成するソースファイル生成部と、ソースファ
イル生成部により生成されたソースファイルを解析する
回路解析部及びその出力部を設けることにより、同一タ
イプで規模の異なる回路のシミュレーションを高速かつ
少ない作業量で行うことができる。
【００３０】
【発明の効果】以上のように本発明の第一の請求項の発
明では回路図入力手段、ネットリスト生成部、解析する
回路の規模を指示する回路規模指示手段、規模に応じた
回路結合情報を生成するソースファイル生成部及び回路
解析部を設けることによって、１度のモデル回路図入力
を行うだけで、同一タイプで回路規模を変化させた他の
回路についてのシミュレーションファイルを自動生成す
ることが可能となり、時間及び作業量を大幅に短縮する
ことが出来る。
明では回路図入力手段、ネットリスト生成部、解析する
回路の規模を指示する回路規模指示手段、規模に応じた
回路結合情報を生成するソースファイル生成部及び回路
解析部を設けることによって、１度のモデル回路図入力
を行うだけで、同一タイプで回路規模を変化させた他の
回路についてのシミュレーションファイルを自動生成す
ることが可能となり、時間及び作業量を大幅に短縮する
ことが出来る。
【００３１】以上のように本発明の第二の請求項の発明
では回路図入力手段、ネットリスト生成部、解析する回
路の規模及びアレイ要素セル名を指示する回路規模指示
手段、セル情報を論理及び入力数で検索可能なセルデー
タ格納手段、規模に応じた回路結合情報を生成するソー
スファイル生成部及び回路解析部を設けることによっ
て、１度のモデル回路図入力を行うだけで、モデル回路
の回路結合情報からアレイ要素セル間の結合を読み取
り、セルデータベースを検索することにより同一タイプ
で回路規模を変化させた他の回路についてのシミュレー
ションファイルを自動生成することが可能となり、時間
及び作業量を大幅に短縮することが出来る。
では回路図入力手段、ネットリスト生成部、解析する回
路の規模及びアレイ要素セル名を指示する回路規模指示
手段、セル情報を論理及び入力数で検索可能なセルデー
タ格納手段、規模に応じた回路結合情報を生成するソー
スファイル生成部及び回路解析部を設けることによっ
て、１度のモデル回路図入力を行うだけで、モデル回路
の回路結合情報からアレイ要素セル間の結合を読み取
り、セルデータベースを検索することにより同一タイプ
で回路規模を変化させた他の回路についてのシミュレー
ションファイルを自動生成することが可能となり、時間
及び作業量を大幅に短縮することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施例における回路シミュレー
ションシステムの構成図
ションシステムの構成図
【図２】同実施例における回路図入力方法説明図
【図３】同実施例における条件ファイル入力例を示した
図
図
【図４】同実施例におけるパラメータファイル入力例を
示した図
示した図
１００ａ 回路図エディタ １００ｂ ネットリスト生成部 ２００ コンパイル情報入力部 ３００ ソースファイル生成部 ４００ セルデータ格納手段 ５００ パラメータ入力部 ６００ シミュレーションファイル生成部 ７００ 回路解析部 ８００ 解析結果出力 ９１０ アレイ要素セル ９２０ Ｘデコーダ要素セル ９３０ Ｙデコーダ要素セル ９４０ Ｘ入力バッファ要素セル ９５０ Ｙ入力バッファ要素セル ９６０ Ｘデコーダ ９７０ Ｙデコーダ ９８０ 入力ピン
Claims (2)
- 【請求項１】アレイ構造を含んだ回路の論理回路図を入
力するための回路図入力手段と、 前記回路図入力手段によって入力あるいは編集された論
理回路図を入力として回路結合情報を出力とするネット
リスト生成部と、 解析する回路の回路規模を指示する回路規模指示手段
と、 前記ネットリスト生成部から出力された回路結合情報を
入力とし、前記回路規模指示手段によって指示された回
路規模の回路解析用データを出力とするソースファイル
生成部と、 前記ソースファイル生成部により出力された回路解析用
データを入力として回路を解析する機能を持つ回路解析
部とを備えたことを特徴とする回路シミュレーションシ
ステム。 - 【請求項２】アレイ構造を含んだ回路の論理回路図を入
力するための回路図入力手段と、 前記回路図入力手段によって入力あるいは編集された論
理回路図を入力として、回路結合情報を出力とするネッ
トリスト生成部と、 解析する回路の回路規模及びアレイ要素セル名を指示す
る回路規模指示手段と、 論理ゲート情報を格納するセルデータ格納手段と、 前記ネットリスト生成部から出力された回路結合情報を
入力とし、前記回路規模指示手段によって指示された前
記アレイ要素セルを認識し、かつ該アレイ要素セル間の
接続情報を該回路結合情報から読み取り、前記セルデー
タ格納手段から必要なセル情報を取り出すことにより、
前記回路規模指示手段によって指示された回路規模の回
路解析用データを生成しかつ出力するソースファイル生
成部と、 前記ソースファイル生成部により出力された回路解析用
データを入力として回路を解析する機能を持つ回路解析
部とを備えたことを特徴とする回路シミュレーションシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096195A JPH07302275A (ja) | 1994-05-10 | 1994-05-10 | 回路シミュレーションシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096195A JPH07302275A (ja) | 1994-05-10 | 1994-05-10 | 回路シミュレーションシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302275A true JPH07302275A (ja) | 1995-11-14 |
Family
ID=14158519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096195A Pending JPH07302275A (ja) | 1994-05-10 | 1994-05-10 | 回路シミュレーションシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113435123A (zh) * | 2021-07-05 | 2021-09-24 | 江苏核电有限公司 | 基于3d技术的变电站屏柜二次回路三维仿真培训方法 |
-
1994
- 1994-05-10 JP JP6096195A patent/JPH07302275A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113435123A (zh) * | 2021-07-05 | 2021-09-24 | 江苏核电有限公司 | 基于3d技术的变电站屏柜二次回路三维仿真培训方法 |
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