JPH07298616A

JPH07298616A - 補助電源回路

Info

Publication number: JPH07298616A
Application number: JP8461394A
Authority: JP
Inventors: Noritaka Murata; 典隆村田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-04-22
Filing date: 1994-04-22
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】この発明は、補助電源回路において、スイッ
チング電源のスイッチングを行う電界効果トランジスタ
の駆動電力を、負荷の大きさによって変化させることに
より、軽負荷時における駆動電力の損失比率が異常に高
くなり、効率の低下を招くという問題を解決した補助電
源回路を提供することを目的とする。【構成】補助電源回路１０は、負荷電流検出回路１、
電圧調整回路２、補助電源発生回路３により構成されて
いる。負荷電流検出回路１は、負荷回路５に流れる電流
を検出する。補助電源発生回路３は、補助電源を発生す
る。電圧調整回路２は、前記検出結果に従って補助電源
の電圧値を制御し、制御回路４に電力を供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、スイッチング電源装
置における補助電源回路に関し、特に軽負荷時の損失を
低減した補助電源回路である。ここで、補助電源回路と
は、スイッチング電源装置内の回路を動作させるための
電源回路である。

【０００２】

【従来の技術】図６は従来の補助電源回路のブロック図
である。通常、制御回路や保護回路等に電力を供給する
補助電源は、主トランスＴ１に補助巻線Ｎ３を付加し、
その両端の電圧をダイオードＤ３とキャパシタＣ３で整
流することによって得られる。その結果、補助電源電圧
はＶ１÷Ｎ１×Ｎ３となり、ほぼ一定の大きさとなる。
ここで、Ｖ１は直流電圧Ｖ１の電圧値、Ｎ１は一次巻線
Ｎ１の巻数、Ｎ３は補助巻線Ｎ３の巻数である。このと
きの電界効果トランジスタＱ１の駆動電圧Ｖｇｓは、高
電位時にほぼ補助電源電圧と等しくなる。

【０００３】以上の構成における電界効果トランジスタ
Ｑ１の駆動電力Ｐｄは、Ｃｉｓｓ×Ｖｇｓ×Ｖｇｓ×ｆ
（ワット）となる。ただし、Ｃｉｓｓは電界効果トラン
ジスタＱ１の入力容量、Ｖｇｓは電界効果トランジスタ
Ｑ１の駆動電圧、ｆは電界効果トランジスタＱ１の動作
周波数である。

【発明が解決しようとする課題】上述したように、従来
の補助電源回路を用いると、補助電源を用いる駆動回路
が常に一定の電圧で駆動するため、電界効果トランジス
タＱ１の駆動電力Ｐｄも常に一定であった。したがっ
て、電界効果トランジスタＱ１の駆動電力Ｐｄが、電源
装置の負荷電流の大きさに依存せず、定格負荷時も軽負
荷時も、同じ大きさの電界効果トランジスタＱ１の駆動
電力が必要であった。しかしながら、以上のような大き
な入力容量の電界効果トランジスタＱ１を高い動作周波
数で動作させるような場合、駆動電力Ｐｄを一定にして
電界効果トランジスタＱ１を駆動させると、電界効果ト
ランジスタＱ１の駆動電力が極めて大きくなるという問
題点があった。例えば、駆動電力Ｐｄを定格負荷時の電
界効果トランジスタＱ１に適切な駆動電力に設定する
と、軽負荷時における駆動電力の損失比率が異常に高く
なり、効率の低下を招く。また、駆動電力Ｐｄを軽負荷
時に対応するように低く設定すると、定格負荷時におい
て、電界効果トランジスタＱ１が導通しているときのオ
ン抵抗が大きくなり、導通損失が増え、効率の低下を招
く。

【０００４】

【課題を解決するための手段】この発明は、スイッチン
グ電源装置における補助電源手段において、スイッチン
グ電源装置において電源のスイッチングを行う第１のス
イッチング手段のスイッチングタイミングを制御する制
御手段に、スイッチング電源が発生する電力の一部を供
給する補助電源発生手段と、スイッチング電源から負荷
に供給される電力の大きさを検出し、検出結果を後記電
力調整手段へ送出する負荷電力検出手段とを有する。さ
らに、負荷電力検出手段の検出結果に応じて、補助電源
発生手段がスイッチング手段に供給する電力の大きさを
増減する電力調整手段とを有し、スイッチング手段のス
イッチングタイミングを制御する制御手段に供給する電
力の大きさを調整することを特徴とする補助電源手段で
ある。

【０００５】

【作用】補助電源発生手段は、スイッチング電源装置に
おいて電源のスイッチングを行うスイッチング手段のス
イッチングタイミングを制御する制御手段に、スイッチ
ング電源が発生する電力の一部を供給する。負荷電力検
出手段は、スイッチング電源から負荷に供給される電力
の大きさを検出し、検出結果を電力調整手段へ送出す
る。電力調整手段は、負荷電力検出手段の検出結果に応
じて、補助電源発生手段がスイッチング手段に供給する
電力の大きさを増減する。

【０００６】

【実施例】この発明は、補助電源回路に関し、スイッチ
ング電源が軽負荷時に、スイッチングを行う電界効果ト
ランジスタの駆動電力の損失を低減するものである。図
１に、この発明の第１の実施例のブロック図を示す。図
１には、この発明の第１の実施例である補助電源回路１
０とともに、スイッチング電源装置２０及び負荷回路５
が示されている。スイッチング電源装置２０は、負荷回
路５に電力を供給し、負荷回路５を動作させる。補助電
源回路１０は、スイッチング電源装置２０内の回路を動
作させるための電源回路である。まず、スイッチング電
源について説明する。スイッチング電源の電圧源Ｖ１の
マイナス端子は、接地（以下、ＧＮＤと呼ぶ）に接続さ
れ、電圧源Ｖ１のプラス端子は、キャパシタＣ１の一端
に接続されている。また、キャパシタＣ１の他端は、Ｇ
ＮＤに接続されている。電圧源Ｖ１とキャパシタＣ１の
接続点は、主トランスＴ１の１次巻線Ｎ１の一端に接続
され、１次巻線Ｎ１の他端は、電界効果トランジスタ
（以下、ＦＥＴと呼ぶ。）Ｑ１のドレインに接続されて
いる。そして、ＦＥＴＱ１のソースは、ＧＮＤに接続さ
れている。このＦＥＴＱ１により、電源のスイッチング
が行われる。

【０００７】主トランスＴ１の２次巻線Ｎ２の一端は、
ダイオードＤ１のアノードに接続され、ダイオードＤ１
のカソードは、ダイオードＤ２のカソードに接続される
とともに、インダクタＬ１の一端に接続されている。ダ
イオードＤ２のアノードは、主トランスＴ１の２次巻線
Ｎ２の他端に接続されている。上記ダイオードＤ１とＤ
２が、主トランスＴ１の２次巻線Ｎ２に誘起された電圧
を整流している。

【０００８】インダクタＬ１の他端は、キャパシタＣ２
の一端に接続されている。キャパシタＣ２の他端は、ダ
イオードＤ２のアノードに接続されている。上記インダ
クタＬ１とキャパシタＣ２が、整流された電圧または電
流を平滑する。負荷回路５は、キャパシタＣ２の両端に
接続され、スイッチング電源装置２０から電力が供給さ
れる。

【０００９】つぎに、この発明の主要部である補助電源
回路１０について説明する。補助電源回路１０は、負荷
電流検出回路１、電圧調整回路２、補助電源発生回路３
から構成されている。負荷電流検出回路１は、負荷電流
信号入力端子１ａを持ち、負荷電流の大きさを検出して
いる。負荷電流の検出結果は、電圧調整回路２に入力さ
れる。負荷電流の検出方法についてはここでは詳細に説
明せず、図２に示す第１実施例を示す具体的な回路図を
用いて後述する。ここで検出する対象は負荷電流に限ら
ず、負荷に供給される電力の大きさがわかれば足りる。
電圧調整回路２は、負荷電流の検出結果に基づいて、補
助電源発生回路３から出力される電圧の大きさを調整す
る。調整された電圧は、制御回路４に出力される。そし
て、制御回路４の制御端子がＦＥＴＱ１のゲートに接続
され、制御回路４は上記の調整された電圧を駆動電圧と
してＦＥＴＱ１を制御する。

【００１０】図２は、この発明の第１の実施例を示す具
体的な回路図である。以下、補助電源回路１０を構成す
る回路について詳細に説明する。まず、補助電源発生回
路３の構成を説明する。主トランスＴ１の補助巻線Ｎ３
の一端は、ダイオードＤ５のアノードに接続され、ダイ
オードＤ５のカソードは、キャパシタＣ５の一端に接続
されている。また、キャパシタＣ５の他端は、補助巻線
Ｎ３の他端に接続されるとともにＧＮＤに接続されてい
る。

【００１１】つぎに、負荷電流検出回路１の構成を説明
する。抵抗Ｒ１の両端は、ＦＥＴＱ１のソースとＧＮＤ
に接続されている。抵抗Ｒ１とＦＥＴＱ１のソースの接
続点には、ダイオードＤ４のアノードが接続され、ダイ
オードＤ４のカソードは、オペアンプＩＣ２のプラス入
力端子に接続されている。また、オペアンプＩＣ２のプ
ラス入力端子には、キャパシタＣ４および抵抗Ｒ４の一
端が接続され、キャパシタＣ４および抵抗Ｒ４の他端
は、ＧＮＤに接続されている。さらに、オペアンプＩＣ
２のマイナス入力端子は、抵抗Ｒ３の一端と接続され、
抵抗Ｒ３の他端はＧＮＤに接続されている。オペアンプ
ＩＣ２のマイナス入力端子は、さらに抵抗Ｒ２の一端と
も接続され、抵抗Ｒ２の他端は、オペアンプＩＣ２の出
力端子と接続されている。オペアンプＩＣ２の出力端子
は、電圧調整回路２の入力端子であるコンパレータＩＣ
１のマイナス入力端子に接続されている。

【００１２】つぎに、電圧調整回路２の構成を説明す
る。コンパレータＩＣ１のマイナス入力端子は、前述し
たように負荷電流検出回路１の出力端子であるオペアン
プＩＣ２の出力端子に接続されている。コンパレータＩ
Ｃ１のプラス入力端子は、電圧源Ｖ２の一端と接続さ
れ、電圧源Ｖ２の他端はＧＮＤに接続されている。電圧
源Ｖ２は、所定の三角波形の電圧を生成する。コンパレ
ータＩＣ１の出力端子は、ＰチャネルのＦＥＴＱ２のゲ
ートに接続されている。ＦＥＴＱ２のソースは、補助電
源発生回路３の出力端子であるダイオードＤ５とキャパ
シタＣ５の接続点に接続されている。さらに、ＦＥＴＱ
２のドレインは、インダクタＬ２の一端と接続されてい
る。このＦＥＴＱ２のドレインとインダクタＬ２の接続
点は、ダイオードＤ３のカソードに接続され、ダイオー
ドＤ３のアノードは、ＧＮＤに接続されている。インダ
クタＬ２の他端は、キャパシタＣ３の一端と接続され、
キャパシタＣ３の他端は、ＧＮＤに接続されている。キ
ャパシタＣ３の両端は、電圧調整回路２の出力端子であ
り、制御回路４の電源端子と接続されている。

【００１３】つぎに、図２に示す回路の動作を詳細に説
明する。図３は、図２に示す実施例の各点の電圧波形で
ある。以下で説明する種々の電圧は、図３で示されてい
る。まず、補助電源発生回路３の動作を説明する。主ト
ランスＴ１の補助巻線Ｎ３の両端に誘起される電圧は、
ダイオードＤ５とキャパシタＣ５により整流平滑され
る。整流平滑された電流は、電圧調整回路２のＦＥＴＱ
２のソースに入力される。

【００１４】つぎに、負荷電流検出回路１の動作を説明
する。通常、抵抗Ｒ１の両端には、ＦＥＴＱ１のドレイ
ン電流に比例したＲ１電圧Ａが発生する。この抵抗Ｒ１
の印加電圧をダイオードＤ４とキャパシタＣ４で平滑す
ると、スイッチング電源装置の出力電流に比例した電圧
が図２のＢ点に得られる。このスイッチング電源装置の
出力電流に比例した電圧を、図３において電流検出電圧
Ｂとして示す。電流検出電圧Ｂは、オペアンプＩＣ２に
よって増幅され、増幅された電流検出電圧Ｂが、オペア
ンプＩＣ２の出力として得られる。オペアンプＩＣ２の
出力は、コンパレータＩＣ１のマイナス入力端子に入力
され、図３においてＩＣ１マイナス入力電圧Ｃとして示
されている。

【００１５】つぎに、電圧調整回路２の動作を説明す
る。前述したように、ＩＣ１マイナス入力電圧Ｃは、コ
ンパレータＩＣ１のマイナス入力端子に入力される。電
圧源Ｖ２は、三角波形の電圧を発生し、その三角波形の
電圧は、コンパレータＩＣ１のプラス入力端子に入力さ
れる。コンパレータＩＣ１は、ＩＣ１マイナス入力電圧
Ｃと、電圧源Ｖ２の出力を比較する。コンパレータＩＣ
１のプラス入力端子に入力される電圧源Ｖ２の出力は、
図３においてＩＣ１プラス電圧Ｄとして示されている。
コンパレータＩＣ１の出力電圧は、図３にＩＣ１出力電
圧Ｅとして示すように、パルス波形として得られる。こ
のパルス波形によって、ＦＥＴＱ２が駆動する。しかし
ながら、ＦＥＴＱ２はＰチャネルのため、パルス波形が
低電位のときにＦＥＴＱ２が導通する。その結果、ダイ
オードＤ３には、ＩＣ１出力電圧Ｅを反転させた電圧が
印加される。このダイオードＤ３の両端に印加された電
圧を、図３にＤ３印加電圧Ｆとして示す。ただし、Ｄ３
印加電圧Ｆの波高値は、補助電源発生回路３の出力電圧
である。このＤ３印加電圧Ｆが、インダクタＬ２とキャ
パシタＣ３で平滑される。したがって、図３に示すよう
に、図２のＧ点に制御回路電源電圧Ｇが得られる。制御
回路電源電圧Ｇは、制御回路４の入力端子Ｇに入力され
る。制御回路４は、この制御回路電源電圧Ｇを制御電圧
源として、ＦＥＴＱ１を駆動する。

【００１６】以上、図２の各点の電圧値を図３を用いて
説明した。つぎに、電源装置に定格負荷が接続されてい
る場合と、電源装置に軽負荷が接続されている場合につ
いて、上述した各点の電圧値を考察する。まず、電源装
置に定格負荷が接続されている場合について図３を用い
て説明する。図３中には、定格負荷時の各点の電圧波形
と、軽負荷時の各点の電圧波形が示されている。電源装
置に定格負荷が接続されている場合、電流検出電圧Ｂ
は、軽負荷が接続されている場合と比較して、高い電圧
となる。このため、オペアンプＩＣ２の出力電圧Ｃも高
い電圧となる。したがって、ＩＣ１出力電圧Ｅは、幅の
狭いパルス波形となり、Ｄ３印加電圧Ｆは、幅の広いパ
ルス波形となる。この結果、インダクタＬ２とキャパシ
タＣ３により平滑された制御回路電源電圧Ｇは、補助電
源発生回路出力電圧より少し低い電圧となり、この制御
回路電源電圧Ｇが、制御回路４に供給される。

【００１７】つぎに、電源装置に軽負荷が接続されてい
る場合について説明する。電源装置に軽負荷が接続され
ている場合、電流検出電圧Ｂは、定格負荷が接続されて
いる場合と比較して、低い電圧となる。このため、オペ
アンプＩＣ２の出力電圧Ｃも低い電圧となる。したがっ
て、ＩＣ１出力電圧Ｅは、幅の広いパルス波形となり、
Ｄ３印加電圧Ｆは、幅の狭いパルス波形となる。この結
果、インダクタＬ２とキャパシタＣ３により平滑された
制御回路電源電圧Ｇは、補助電源発生回路出力電圧より
かなり低い電圧となり、この制御回路電源電圧Ｇが、制
御回路４に供給される。

【００１８】上述したように、電源装置に定格負荷が接
続されている場合と、電源装置に軽負荷が接続されてい
る場合とでは、異なる電圧値をもつ制御回路電源電圧Ｇ
が、制御回路４へ供給される。また、制御回路４は、制
御回路電源電圧Ｇを用いて、所定のタイミングでＦＥＴ
Ｑ１のスイッチングを行う。したがって、制御回路４か
ら出力されるＦＥＴＱ１のゲート電圧の波高値は、図３
においてＱ１ゲート電圧Ｈとして示されるように、制御
回路電源電圧Ｇとほぼ等しい値となる。よって、ＦＥＴ
Ｑ１は、定格負荷時には高い電圧で駆動され、軽負荷時
には低い電圧で駆動されることになる。

【００１９】上記説明した構成において、電源電圧が定
格負荷時と軽負荷時とにおける、ＦＥＴＱ１のゲート電
圧の波高値の変化量は、負荷電流検出回路１のオペアン
プＩＣ２の増幅率により変化する。したがって、抵抗Ｒ
２と抵抗Ｒ３の値を適切に設定することによって、定格
負荷時と軽負荷時との、ＦＥＴＱ１のゲート電圧の波高
値の変化量を適切に設定できる。

【００２０】以上のように、この発明の第１の実施例に
よれば、ＦＥＴＱ１は、電源装置に接続されている負荷
の大きさに応じた駆動電圧で駆動される。この結果、軽
負荷時におけるＦＥＴＱ１の駆動電力を小さくすること
ができ、電源回路の効率の向上が期待できる。

【００２１】つぎに、この発明の第２の実施例を示す。
第２の実施例のブロック図は、図１に示された第１の
実施例のブロック図と同様であるが、この発明の要部で
ある負荷電流検出回路１と電圧調整回路２の具体的な回
路が異なる。図４に、この発明の第２の実施例の具体的
な回路を示す。第２の実施例は、補助電源回路１０内の
回路の一部を絶縁している。これは、スイッチング電源
装置２０内の二次側の回路において負荷に流れる電流を
検出しているため、補助電源回路１０内で、スイッチン
グ電源装置２０内の１次側と２次側の絶縁を保証しなけ
ればならないからである。

【００２２】以下、補助電源回路１０を構成する負荷電
流検出回路１、電圧調整回路２及び補助電源発生回路３
について詳細に説明する。まず、補助電源発生回路３の
構成を説明する。主トランスＴ１の補助巻線Ｎ３の一端
は、ダイオードＤ５のアノードに接続され、ダイオード
Ｄ５のカソードは、キャパシタＣ５の一端に接続されて
いる。また、キャパシタＣ５の他端は、補助巻線Ｎ３の
他端に接続されるとともにＧＮＤに接続されている。

【００２３】つぎに、負荷電流検出回路１の構成を説明
する。抵抗Ｒ５の一端は、ダイオードＤ１のカソードに
接続され、抵抗Ｒ５の他端は、キャパシタＣ３の一端に
接続されている。そして、キャパシタＣ３の他端はイン
ダクタＬ１とキャパシタＣ２の接続点に接続されてい
る。抵抗Ｒ５とキャパシタＣ３の接続点は、、オペアン
プＩＣ２のプラス入力端子に接続されている。また、ペ
アンプＩＣ２のマイナス入力端子は、抵抗Ｒ２と抵抗Ｒ
３の接続点に接続され、抵抗Ｒ２の他端は、オペアンプ
ＩＣ２の出力端子と接続されている。また、抵抗Ｒ３の
他端は、ＧＮＤと接続されている。オペアンプＩＣ２の
出力端子は、電圧調整回路２の入力端子であるコンパレ
ータＩＣ１のプラス入力端子に接続されている。

【００２４】つぎに、電圧調整回路２の構成を説明す
る。コンパレータＩＣ１のプラス入力端子は、前述した
ように負荷電流検出回路１の出力端子であるオペアンプ
ＩＣ２の出力端子に接続されている。コンパレータＩＣ
１のマイナス入力端子は、電圧源Ｖ２の一端と接続さ
れ、電圧源Ｖ２の他端はＧＮＤに接続されている。電圧
源Ｖ２は、所定の三角波形の電圧を生成する。コンパレ
ータＩＣ１の出力端子は、ＮチャネルのＦＥＴＱ３のゲ
ートに接続されている。ＦＥＴＱ３のソースは、電圧源
Ｖ２のマイナス端子に接続されている。さらに、ＦＥＴ
Ｑ３のドレインは、トランスＴ２の１次巻線ＮＡの一端
に接続され、トランスＴ２の１次巻線ＮＡの他端は、ダ
イオードＤ５とキャパシタＣ５の接続点に接続されてい
る。トランスＴ２の２次巻線ＮＢの一端は、ダイオード
Ｄ４のアノードに接続され、ダイオードＤ４のカソード
は、ダイオードＤ３のカソードに接続されている。ま
た、トランスＴ２の２次巻線ＮＢの他端は、ＧＮＤに接
続されている。さらに、ダイオードＤ３のアノードも、
ＧＮＤに接続されている。ダイオードＤ４のカソード
は、インダクタＬ２の一端に接続され、このインダクタ
Ｌ２の他端は、キャパシタＣ４の一端に接続されてい
る。そして、キャパシタＣ４の他端は、ＧＮＤに接続さ
れている。キャパシタＣ４の両端は、電圧調整回路２の
制御回路への出力端子となる。

【００２５】つぎに、図４に示す第２の実施例の動作を
詳細に説明する。図５は、図４に示す実施例の各点の電
圧波形であり、定格負荷時の各点の電圧波形と、軽負荷
時の各点の電圧波形が示されている。つまり、以下で説
明する種々の電圧は、図５で示されている。まず、補助
電源発生回路３の動作を説明する。主トランスＴ１の補
助巻線Ｎ３の両端に誘起される電圧は、ダイオードＤ５
とキャパシタＣ５により整流平滑される。整流平滑され
た電圧は、電圧調整回路２のトランスＴ２の１次巻線Ｎ
Ａの一端に入力される。

【００２６】つぎに、負荷電流検出回路１の動作を説明
する。負荷電流検出回路１は、電源装置の出力電流の大
きさを検出する。負荷電流検出回路１において、電源装
置の出力電流の大きさは、インダクタＬ１の両端の電圧
を積分することによって、図４のＨ点に得られる。この
Ｈ点の電圧を、電流検出電圧Ｈとして図５に示す。電流
検出電圧Ｈは、オペアンプＩＣ２によって増幅され、増
幅された電流検出電圧Ｈが、オペアンプＩＣ２の出力と
して得られる。オペアンプＩＣ２の出力は、コンパレー
タＩＣ１のプラス入力端子に入力され、図５においてＩ
Ｃ１プラス入力電圧Ｉとして示されている。

【００２７】つぎに、電圧調整回路２の動作を説明す
る。前述したように、ＩＣ１プラス入力電圧Ｉは、コン
パレータＩＣ１のプラス入力端子に入力される。電圧源
Ｖ２は、三角波形の電圧を発生し、その三角波形の電圧
は、コンパレータＩＣ１のマイナス入力端子に入力され
る。コンパレータＩＣ１は、ＩＣ１プラス入力電圧Ｉ
と、電圧源Ｖ２の出力を比較する。コンパレータＩＣ１
のマイナス入力端子に入力される電圧源Ｖ２の出力は、
図５においてＩＣ１マイナス電圧Ｊとして示されてい
る。コンパレータＩＣ１の出力電圧は、図５にＩＣ１出
力電圧Ｋとして示すように、パルス波形として得られ
る。このパルス波形によって、ＦＥＴＱ３が駆動する。
ＦＥＴＱ２はＮチャネルのため、パルス波形が高電位の
ときにＦＥＴＱ２が導通する。その結果、トランスＴ２
を介して、ダイオードＤ３には、ＩＣ１出力電圧Ｋと同
位相の電圧が印加される。このダイオードＤ３の両端に
印加された電圧を、図３にＤ３印加電圧Ｌとして示す。
ただし、Ｄ３印加電圧Ｌの波高値は、補助電源発生回路
３の出力電圧である。このＤ３印加電圧Ｌが、インダク
タＬ２とキャパシタＣ３で平滑される。したがって、図
５に示すように、図４のＭ点に制御回路電源電圧Ｍが得
られる。制御回路電源電圧Ｍは、制御回路４の入力端子
Ｍに入力される。制御回路４は、この制御回路電源電圧
Ｍを制御電圧源として、ＦＥＴＱ１を駆動する。

【００２８】以上、図４の各点の電圧値を図５を用いて
説明した。つぎに、電源装置に定格負荷が接続されてい
る場合と、電源装置に軽負荷が接続されている場合につ
いて、上述した各点の電圧値を考察する。まず、図５を
用いて電源装置に定格負荷が接続されている場合につい
て説明する。電源装置に定格負荷が接続されている場
合、電流検出電圧Ｈは、軽負荷が接続されている場合と
比較して、高い電圧となる。このため、ＩＣ１プラス入
力電圧Ｉも高い電圧となる。したがって、ＩＣ１出力電
圧Ｋは、幅の広いパルス波形となる。この結果、インダ
クタＬ２とキャパシタＣ３により平滑された制御回路電
源電圧Ｍは、補助電源発生回路の出力電圧より少し低い
電圧となり、この制御回路電源電圧Ｍが、制御回路４に
供給される。

【００２９】つぎに、電源装置に軽負荷が接続されてい
る場合について説明する。電源装置に軽負荷が接続され
ている場合、電流検出電圧Ｈは、定格負荷が接続されて
いる場合と比較して、低い電圧となる。このため、ＩＣ
１プラス入力電圧Ｉも低い電圧となる。したがって、Ｉ
Ｃ１出力電圧Ｋは、幅の狭いパルス波形となる。この結
果、インダクタＬ２とキャパシタＣ３により平滑された
制御回路電源電圧Ｍは、補助電源発生回路の出力電圧よ
りかなり低い電圧となり、この制御回路電源電圧Ｍが、
制御回路４に供給される。

【００３０】上述したように、電源装置に定格負荷が接
続されている場合と、電源装置に軽負荷が接続されてい
る場合とでは、異なる電圧値をもつ制御回路電源電圧Ｍ
が、制御回路４へ供給される。また、制御回路４は、制
御回路電源電圧Ｍを用いて、所定のタイミングでＦＥＴ
Ｑ１のスイッチングを行う。したがって、制御回路４か
ら出力されるＦＥＴＱ１のゲート電圧の波高値は、図５
においてＱ１ゲート電圧Ｎとして示されるように、制御
回路電源電圧Ｍとほぼ等しい値となる。よって、ＦＥＴ
Ｑ１は、定格負荷時には高い電圧で駆動され、軽負荷時
には低い電圧で駆動されることになる。

【００３１】上記説明した構成において、電源電圧が定
格負荷時と軽負荷時とにおける、ＦＥＴＱ１のゲート電
圧の波高値の変化量は、負荷電流検出回路１のオペアン
プＩＣ２の増幅率により変化する。したがって、抵抗Ｒ
２と抵抗Ｒ３の値を適切に設定することによって、定格
負荷時と軽負荷時との、ＦＥＴＱ１のゲート電圧の波高
値の変化量を適切に設定できる。

【００３２】以上のように、この発明の第２の実施例に
よれば、ＦＥＴＱ１は、電源装置に接続されている負荷
の大きさに応じた駆動電圧で駆動される。この結果、軽
負荷時におけるＦＥＴＱ１の駆動電力を小さくすること
ができ、電源回路の効率の向上が期待できる。また、電
圧調整回路２内が、入力側と出力側で絶縁されているた
め、スイッチング電源装置２０内の１次側と２次側の絶
縁が保証できる。

【００３３】第１の実施例および第２の実施例では、制
御回路４の制御対象であり、電源のスイッチングを行う
手段としてＦＥＴを用いたが、ここで使用する手段とし
ては、ＦＥＴにとどまらず、スイッチングを行う手段で
あれば何でもよい。

【００３４】

【発明の効果】以上、この発明によれば、スイッチング
電源のスイッチングを行う手段の駆動電力を、負荷の大
きさによって変化させるので、スイッチングを行う手段
の駆動電力の損失を低減することができる。

【図面の簡単な説明】

【図１】第１の実施例の構成を示すブロック図である。

【図２】第１の実施例の具体的な回路を示す回路図であ
る。

【図３】第１の実施例の具体的な回路の動作波形グラフ
である。

【図４】第２の実施例の具体的な回路を示す回路図であ
る。

【図５】第２の実施例の具体的な回路の動作波形グラフ
である。

【図６】従来の補助電源回路のブロック図である。

【符号の説明】

１負荷電流検出回路１ａ負荷電流信号入力端子２電圧調整回路３補助電源発生回路４制御回路５負荷回路１０補助電源回路２０スイッチング電源装置Ｖ１、Ｖ２電圧源ＧＮＤ接地Ｑ１、Ｑ２、Ｑ３電界効果トランジスタＴ１主トランスＮ１一次巻線Ｎ２二次巻線Ｎ３補助巻線ＮＡ一次巻線ＮＢ二次巻線Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５ダイオードＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５キャパシタＲ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５抵抗Ｌ１インダクタＩＣ２オペアンプＩＣ１コンパレータ

Claims

【特許請求の範囲】

【請求項１】スイッチング電源装置における補助電源
回路において、前記スイッチング電源装置において電源のスイッチング
を行う第１のスイッチング手段のスイッチングタイミン
グを制御する制御手段に、前記スイッチング電源が発生
する電力の一部を供給する補助電源発生手段と、前記スイッチング電源から負荷に供給される電力の大き
さを検出する負荷電力検出手段と、前記負荷電力検出手段の検出結果に応じて、前記補助電
源発生手段が前記第１のスイッチング手段に供給する電
力の大きさを増減する電力調整手段とを有し、前記第１のスイッチング手段のスイッチングタイミング
を制御する前記制御手段に供給する電力の大きさを調整
することを特徴とする補助電源回路。
【請求項２】請求項１記載の補助電源回路において、前記電力調整手段は、第２のスイッチング手段および整
流平滑手段を有し、前記第２のスイッチング手段は、前記補助電源発生手段
から前記制御手段へ電流を供給する線路を導通状態、非
導通状態にし、さらに前記第２のスイッチング手段は、
前記負荷電力検出手段の前記検出結果により、前記導通
状態にある第１の時間と、前記非導通状態にある第２の
時間の比を決定し、前記整流平滑手段は、前記第２のスイッチング手段を通
過した電圧を整流平滑し、前制御手段へ供給することを
特徴とする補助電源回路。