JPH0728378B2 - Pulse shaping circuit for video processing - Google Patents

Pulse shaping circuit for video processing

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JPH0728378B2
JPH0728378B2 JP61214282A JP21428286A JPH0728378B2 JP H0728378 B2 JPH0728378 B2 JP H0728378B2 JP 61214282 A JP61214282 A JP 61214282A JP 21428286 A JP21428286 A JP 21428286A JP H0728378 B2 JPH0728378 B2 JP H0728378B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、テレビジョン受像機のたとえばペデスタルク
ランプ回路に必要なパルスを出力するビデオ処理用パル
ス成形回路に関する。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Field of Industrial Application) The present invention relates to a pulse shaping circuit for video processing for outputting a pulse required for a pedestal clamp circuit of a television receiver, for example.

（従来の技術） 従来、ゲートパルス成形回路は、第５図に示すように、
同期信号を遅延させるCR遅延回路により構成されてい
る。第６図は第５図の回路動作を説明するための波形図
である。(Prior Art) Conventionally, a gate pulse shaping circuit has been constructed as shown in FIG.
It is composed of a CR delay circuit that delays the synchronization signal. FIG. 6 is a waveform diagram for explaining the circuit operation of FIG.

トランジスタQ11のベースには、例えば水平同期信号ａ
が供給される。同期信号ａの入力振幅をV1+VFとすれ
ば、同期信号期間トランジスタQ11のエミッタ電位はV1
となる。次に、同期信号期間が終了すると、トランジス
タQ11のベースはアース電位となり、このトランジスタQ
11はカットオフとなり、コンデンサC11に蓄えられてい
た電荷は、定電流源I11により放電される。The base of the transistor Q 11 has, for example, a horizontal synchronization signal a.
Is supplied. If the input amplitude of the synchronization signal a is V 1 + V F , the emitter potential of the synchronization signal period transistor Q 11 is V 1
Becomes Then, at the end of the sync signal period, the base of transistor Q 11 will be at ground potential,
11 is cut off, and the electric charge stored in the capacitor C 11 is discharged by the constant current source I 11 .

以上の動作により、コンデンサC11の動作波形Ａは、第
６図のようになる。またトランジスタQ12,Q13による差
動増幅器により、コンデンサC11の動作波形Ａと基準電
圧V2が比較され、トランジスタQ13のコレクタより同期
信号ａを遅延したパルスa1が得られる。トランジスタQ
14は、同期信号期間オンとなり、トランジスタQ13のコ
レクタ波形から同期信号期間のパルスを減じるためのも
のである。結果として第６図の出力波形に示すようなゲ
ートパルスa1を得る。By the above operation, the operation waveform A of the capacitor C 11 becomes as shown in FIG. Further, the differential amplifier formed by the transistors Q 12 and Q 13 compares the operation waveform A of the capacitor C 11 with the reference voltage V 2 and obtains a pulse a1 obtained by delaying the synchronizing signal a from the collector of the transistor Q 13 . Transistor Q
Reference numeral 14 is for turning on the synchronizing signal period and subtracting the pulse in the synchronizing signal period from the collector waveform of the transistor Q 13 . As a result, the gate pulse a1 shown in the output waveform of FIG. 6 is obtained.

（発明が解決しようとする問題点） 第７図は、同期信号がない時の第５図のゲートパルス成
形回路における各部動作波形を示す。このように、同期
信号のないときには、ゲートパルスa1は得られない。(Problems to be Solved by the Invention) FIG. 7 shows operation waveforms of respective parts in the gate pulse shaping circuit of FIG. 5 when there is no synchronizing signal. Thus, the gate pulse a1 cannot be obtained when there is no synchronizing signal.

第８図に、映像信号処理回路のペデスタルクランプ回路
（明るさ調整回路）の一例を示す。FIG. 8 shows an example of a pedestal clamp circuit (brightness adjusting circuit) of the video signal processing circuit.

簡単に動作説明を行なう。トランジスタQ41のベースに
映像信号が加えられる。抵抗R41とトランジスタQ45のコ
レクタ電流により、直流レベルシフトした出力がトラン
ジスタQ46のベースに加えられる。明るさ調整用ボリウ
ムVR41により、トランジスタQ47のベースに直流電位が
与えられる。スイッチSW41は、ゲートパルスa1の期間オ
ンとなり、この期間にトランジスタQ46のベース電圧と
トランジスタQ47の比較が行なわれる。The operation will be briefly described. A video signal is applied to the base of transistor Q 41 . Due to the collector current of resistor R 41 and transistor Q 45 , a DC level shifted output is applied to the base of transistor Q 46 . The brightness adjusting volume V R41 applies a DC potential to the base of the transistor Q 47 . The switch SW 41 is turned on during the gate pulse a1, and the base voltage of the transistor Q 46 and the transistor Q 47 are compared during this period.

トランジスタQ46のベース電圧が高ければ、トランジス
タQ46のコレクタ電流がトランジスタQ47のコクレタ電流
より小さくなる。そして、トランジスタQ48,Q49のカレ
ントミラー回路を通して、コンデンサC41の放電が行な
われ、トランジスタQ43のベース電圧を下げる。更に、
このベース電圧は、トランジスタQ42,Q43による差動増
幅器によって、基準電圧V41と比較され、トランジスタQ
43のコレクタ電流を増加せしめる。このコレクタ電流
は、トランジスタQ44,Q45のカレントミラー回路を介し
て出力され、トランジスタQ45のコレクタ電流を増加さ
せることになる。従って、抵抗R41による電圧降下が生
じ、トランジスタQ46のベース電位を下げる。The higher base voltage of the transistor Q 46 is, the collector current of the transistor Q 46 becomes smaller than Kokureta current of the transistor Q 47. Then, the capacitor C 41 is discharged through the current mirror circuit of the transistors Q 48 and Q 49 , and the base voltage of the transistor Q 43 is lowered. Furthermore,
This base voltage is compared with a reference voltage V 41 by a differential amplifier composed of transistors Q 42 and Q 43 , and transistor Q 42
Increase the collector current of 43 . This collector current is output via the current mirror circuit of the transistors Q 44 and Q 45 , which increases the collector current of the transistor Q 45 . Therefore, a voltage drop occurs due to the resistor R 41 , and the base potential of the transistor Q 46 is lowered.

以上のくり返し動作により、トランジスタQ46のベース
側の出力波形のペデスタル電位は、トランジスタQ47の
ベース電位と等しくなるように制御される。By the above repeating operation, the pedestal potential of the output waveform on the base side of the transistor Q 46 is controlled to be equal to the base potential of the transistor Q 47 .

今、上記の回路において、ゲートパルスa1のない状態を
考えると、スイッチSW41が開放状態であり、コンデンサ
C41にはトランジスタQ43のベース電流により充電が行な
われる。コンデンサC41の電圧は、トランジスタQ43のベ
ース電流が零になるまで上昇し続ける。このとき、トラ
ンジスタQ43のコレクタ電流は零となるから、トランジ
スタQ45のコレクタ電流も零となる。よって、出力電位
は、トランジスタQ41のエミッタ電位と等しい電位まで
上昇する。Now, considering the state without the gate pulse a1 in the above circuit, the switch SW 41 is in the open state and the capacitor
C 41 is charged by the base current of transistor Q 43 . The voltage on capacitor C 41 continues to rise until the base current of transistor Q 43 is zero. At this time, since the collector current of the transistor Q 43 becomes zero, the collector current of the transistor Q 45 also becomes zero. Therefore, the output potential rises to a potential equal to the emitter potential of the transistor Q 41 .

つまり、ビデオ入力端子が開放状態のときなどに、テレ
ビの入力切換スイッチをビデオモードにすると、無入力
状態となるが、このような場合には、同期信号が存在し
ない。よって、このときは、第５図の回路からゲートパ
ルスが出力されず、上記ペデスタルクランプ回路は、調
整とは無関係に画面を明るい方向に変化させてしまう。That is, when the input selector switch of the television is set to the video mode when the video input terminal is in the open state or the like, there is no input, but in such a case, there is no synchronizing signal. Therefore, at this time, the gate pulse is not output from the circuit of FIG. 5, and the pedestal clamp circuit changes the screen in the bright direction regardless of the adjustment.

そこでこの発明は、垂直帰線期間の一部の信号を利用
し、ゲートパルスを作るための外部同期信号が無い場合
であっても、画面の明るさが調整とは無関係に変化しな
いようにしたビデオ処理用パルス成形回路を提供するこ
とを目的とする。Therefore, the present invention uses a part of the signal of the vertical blanking period so that the brightness of the screen does not change regardless of the adjustment even when there is no external synchronizing signal for creating the gate pulse. An object is to provide a pulse shaping circuit for video processing.

［発明の構成］ （問題点を解決するための手段） この発明は、無信号入力状態においても、垂直パルス発
生器からの垂直パルスを利用してゲートパルスを作るパ
ルス成形回路を設け、この回路の出力を本来のゲートパ
ルス成形回路の出力に合成し、その出力をペデスタルク
ランプ回路のクランプパルスとして用いるものである。[Structure of the Invention] (Means for Solving the Problems) The present invention provides a pulse shaping circuit for generating a gate pulse by using a vertical pulse from a vertical pulse generator even in a no-signal input state. Is combined with the original output of the gate pulse shaping circuit, and the output is used as the clamp pulse of the pedestal clamp circuit.

（作用） これにより、ペデスタルクランプ回路に対しては、無信
号入力状態においても常時ゲートパルス（ペデスタルク
ランプパルス）が加えられるため、従来の如く無信号入
力時に調整とは関係なく画面の明るさが変化されてしま
うというような不具合が生じることはない。(Effect) As a result, the gate pulse (pedestal clamp pulse) is constantly applied to the pedestal clamp circuit even when there is no signal input. There is no such problem as being changed.

（実施例） 以下この発明の実施例を図面を参照して説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.

第１図はこの発明の一実施例であり、入力端子10には、
水平同期信号ａが供給される。この同期信号は、入力ビ
デオ信号から分離したものであり、ゲートパルス成形回
路11に入力される。このゲートパルス成形回路11は、第
５図で説明したものと同じであり、出力端にペデスタル
クランプ用のゲートパルスa1を得る。このゲートパルス
a1は、無信号補償回路の加算器23に供給される。FIG. 1 shows an embodiment of the present invention.
The horizontal synchronizing signal a is supplied. This synchronizing signal is separated from the input video signal and is input to the gate pulse shaping circuit 11. This gate pulse shaping circuit 11 is the same as that described in FIG. 5, and obtains the gate pulse a1 for pedestal clamp at the output end. This gate pulse
a1 is supplied to the adder 23 of the no-signal compensation circuit.

無信号補償回路の入力端子21には、垂直発振器20からの
垂直パルス2bが供給される。垂直パルス2bは、パルス成
形回路22に供給される。このパルス成形回路22は、垂直
パルス2bを利用してペデスタル期間にゲートパルスa2を
出力することができる。また、このパルス成形回路22に
は、同期信号ａも供給されるが、この同期信号ａは、ビ
デオ入力信号が存在するときに、同期信号ａをゲートパ
ルスa2から抜きとるためである。パルス成形回路22の具
体例は、第２図において詳述する。The vertical pulse 2b from the vertical oscillator 20 is supplied to the input terminal 21 of the signalless compensation circuit. The vertical pulse 2b is supplied to the pulse shaping circuit 22. The pulse shaping circuit 22 can output the gate pulse a2 during the pedestal period by using the vertical pulse 2b. The pulse shaping circuit 22 is also supplied with the synchronizing signal a because the synchronizing signal a is extracted from the gate pulse a2 when a video input signal is present. A specific example of the pulse shaping circuit 22 will be described in detail in FIG.

上記のように、無信号補償回路を設けることにより、映
像処理回路にビデオ信号入力があっても、又無くても、
加算器23からは、ペデスタルクランプ回路25に対してペ
デスタルクランプパルス（ゲートパルス）が出力され
る。この結果、特に無信号入力時に、従来の如くペデス
タルクランプ動作が停止して調整とは無関係に画面の明
るさが変動するということはなく、調整した明るさが得
られる。ペデスタルクランプ回路25は、第８図で説明し
た回路と同じ構成である。As described above, by providing the no-signal compensation circuit, whether or not the video signal is input to the video processing circuit,
The adder 23 outputs a pedestal clamp pulse (gate pulse) to the pedestal clamp circuit 25. As a result, the adjusted brightness can be obtained without the pedestal clamp operation being stopped and the brightness of the screen being changed irrespective of the adjustment as in the related art, especially when no signal is input. The pedestal clamp circuit 25 has the same configuration as the circuit described in FIG.

第２図は、パルス成形回路22を具体的に示している。垂
直パルスは、トランジスタQ51のベースに供給される。
垂直パルスのハイレベル電位をV5+VFとすると、コンデ
ンサC51の電位は、垂直パルス期間以外は、V5となる。
垂直パルス期間は、トランジスタQ51はカットオフし、
コンデンサC51の電荷は定電流源I51を介して放電され
る。よって、トランジスタQ52のベース信号波形（トラ
ンジスタQ51のエミッタ出力波形）は、第３図に示すよ
うになる。この出力波形は、トランジスタQ52,Q53，定
電流源I52による差動増幅器により、基準電圧V51と比較
される。FIG. 2 specifically shows the pulse shaping circuit 22. The vertical pulse is applied to the base of transistor Q 51 .
When the high level potential of the vertical pulse is V 5 + V F , the potential of the capacitor C 51 is V 5 except during the vertical pulse period.
During the vertical pulse period, transistor Q 51 is cut off,
The charge of the capacitor C 51 is discharged via the constant current source I 51 . Accordingly, the base signal waveform of the transistor Q 52 (emitter output waveform of the transistor Q 51) is as shown in Figure 3. This output waveform is compared with the reference voltage V 51 by the differential amplifier including the transistors Q 52 , Q 53 and the constant current source I 52 .

トランジスタQ52のベース電位がトランジスタQ53のベー
ス電位より高い期間は、トランジスタQ53のコレクタ電
流が抵抗R51に流れるため、トランジスタQ53のコレクタ
出力波形OUTは、第３図に示すようになる。トランジス
タQ54及び抵抗R52は、垂直パルス期間に、上記出力（ト
ランジスタQ53のコレクタ波形）パルスが得られるよう
に、制御するための回路である。Higher period than the base potential of the base potential a transistor Q 53 of the transistor Q 52 is the collector current of the transistor Q 53 flows through the resistor R 51, the collector output waveform OUT of the transistor Q 53 is as shown in FIG. 3 . The transistor Q 54 and the resistor R 52 are circuits for controlling the output pulse (collector waveform of the transistor Q 53 ) pulse during the vertical pulse period.

従って、無信号入力時には、トランジスタQ53のコレク
タ出力が、トランジスタQ56を介して、抵抗R53の端子に
あらわれ、これが、第８図のスイッチSW41制御パルスと
して用いられる。Therefore, at the time of no input-signal, the collector output of the transistor Q 53 is, via the transistor Q 56, appear at the terminals of the resistor R 53, which is used as the switch SW 41 control pulses of Figure 8.

また、ビデオ信号存在時には、第６図に示した同期信号
ａが得られる。同期信号ａが垂直帰線期間における等価
パルスをも含むものであれば、これが、トランジスタQ
55のベースに供給されているので、トランジスタQ56の
ベースに加えられる信号は、第３図のOUT−同期信号と
して示すような波形a2になる。更にこのときは、同期信
号ａが存在するのであるから、トランジスタQ57のベー
スにゲートパルスa1が供給されている。従って、従来と
同様なペデスタルクランプ処理が得られる。When the video signal is present, the sync signal a shown in FIG. 6 is obtained. If the synchronization signal a includes the equivalent pulse in the vertical blanking period, this is the transistor Q.
Being fed to the base of 55, the signal applied to the base of transistor Q 56 has a waveform a2 as shown as the OUT-sync signal in FIG. Further, at this time, since the synchronizing signal a exists, the gate pulse a1 is supplied to the base of the transistor Q 57 . Therefore, the same pedestal clamp process as the conventional one can be obtained.

ビデオ信号には、垂直帰線期間に文字多重信号等の情報
が含まれていることがある。このような情報が含まれて
いる場合は、この情報期間をペデスタルクランプするこ
とができないので、水平ブランキングパルスと上記クラ
ンプパルスとの論理積出力を、実際のペデスタルクラン
プパルスとして用いても良い。更に、ペデスタルクラン
プ処理は、輝度信号に対して行なうのみならず、色復調
出力に対して行なっても良い。The video signal may include information such as a character multiplex signal in the vertical blanking period. When such information is included, the information period cannot be pedestal clamped, and the logical product output of the horizontal blanking pulse and the clamp pulse may be used as the actual pedestal clamp pulse. Furthermore, the pedestal clamp process may be performed not only on the luminance signal but also on the color demodulation output.

第４図は、垂直パルス発生器の他の例である。この垂直
パルス発生器は、例えば２×H（H；水平周波数）の
クロックをダウンカウンタ30に供給し、そのカウント出
力をゲート回路31に供給することで、垂直周波数の垂直
パルスを得る回路である。ビデオ入力があるときは、同
期分離された垂直同期号を用いてリセットパルスを作
り、これをリセット端子に供給しているので、垂直パル
スは、入力ビデオ信号に同期したものとなる。しかし、
無信号入力時には、この回路は、垂直周波数で垂直パル
スを発生しフリーラン状態となる。この垂直パルス発生
器を利用して、ペデスタルクランプパルスを得ようとす
れば、カウンタの出力を利用した簡単なゲート回路32を
設けるだけでよい。FIG. 4 shows another example of the vertical pulse generator. This vertical pulse generator is a circuit that obtains a vertical pulse of a vertical frequency by supplying a clock of 2 × H ( H ; horizontal frequency) to the down counter 30 and supplying the count output to the gate circuit 31, for example. . When there is a video input, a reset pulse is generated using the vertical sync signal separated by synchronization and is supplied to the reset terminal, so that the vertical pulse is synchronized with the input video signal. But,
When no signal is input, this circuit generates a vertical pulse at a vertical frequency and enters a free-run state. To obtain a pedestal clamp pulse by using this vertical pulse generator, it is only necessary to provide a simple gate circuit 32 using the output of the counter.

［発明の効果］ 以上説明したようにこの発明によると、無信号入力時の
ように、同期信号のない場合でもゲートパルスを得るこ
とができ、画面の明るさが調整とは無関係に変動するこ
とは無くなる。[Effects of the Invention] As described above, according to the present invention, it is possible to obtain a gate pulse even when there is no synchronizing signal as in the case of no signal input, and the screen brightness fluctuates irrespective of adjustment. Disappears.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図のパルス成形回路を具体的に示す回路図、第３
図は第２図の回路の各部信号波形を示す図、第４図は垂
直パルス発生器の例を示す図、第５図はゲートパルス成
形回路を示す図、第６図、第７図は第５図の回路動作を
説明するのに示した各部信号波形図、第８図はペデスタ
ルクランプ回路を示す図である。 11……ゲートパルス成形回路、20……垂直発振器、22…
…パルス成形回路、23……加算器、25……ペデスタルク
ランプ回路。1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram specifically showing the pulse shaping circuit of FIG. 1, and FIG.
FIG. 4 is a diagram showing signal waveforms of respective parts of the circuit of FIG. 2, FIG. 4 is a diagram showing an example of a vertical pulse generator, FIG. 5 is a diagram showing a gate pulse shaping circuit, FIG. 6 and FIG. FIG. 5 is a signal waveform diagram of each part for explaining the circuit operation of FIG. 5, and FIG. 8 is a diagram showing a pedestal clamp circuit. 11 ... Gate pulse shaping circuit, 20 ... Vertical oscillator, 22 ...
… Pulse shaping circuit, 23 …… Adder, 25 …… Pedestal clamp circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】等価パルスを含む水平同期信号を基準にし
てこれより遅延した第１のゲートパルスを形成するゲー
トパルス成形回路と、 垂直パルス発生手段からの垂直周期の垂直パルスを垂直
帰線期間内に作成し、前記垂直パルスから前記水平同期
信号を除いた第２のパルスを発生するパルス成形回路
と、 前記ゲートパルス成形回路からの第１のゲートパルスと
前記パルス成形回路からの第２のパルスとを加算し、こ
の加算パルスをペデスタルクランプ用パルスとして出力
する加算手段とを具備し、 前記水平同期信号が存在しないときには、前記垂直パル
スをペデスタルクランプ用に利用するようにしたことを
特徴とするビデオ処理用パルス成形回路。1. A gate pulse shaping circuit for forming a first gate pulse delayed from a horizontal synchronizing signal containing an equivalent pulse, and a vertical pulse having a vertical period from a vertical pulse generating means in a vertical blanking period. A pulse shaping circuit for generating a second pulse, which is generated in the vertical pulse and excluding the horizontal synchronizing signal, a first gate pulse from the gate pulse shaping circuit, and a second gate pulse from the pulse shaping circuit. And adding means for adding the pulse and outputting the added pulse as a pedestal clamp pulse, wherein the vertical pulse is used for the pedestal clamp when the horizontal synchronizing signal does not exist. Pulse shaping circuit for video processing.
JP61214282A 1986-09-11 1986-09-11 Pulse shaping circuit for video processing Expired - Lifetime JPH0728378B2 (en)

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