JPH07283672A - デジタルイコライザ回路 - Google Patents

Abstract

(57)【要約】 【目的】 従来の実施例で発生する問題点を解決して、
デジタルイコライザの出力を入力と同じビット数でＤ／
Ａ交換できるような優れたデジタルイコライザ回路を提
供する。 【構成】 有限なビット長を持つ入力デジタルデータと
この入力デジタルデータの所定の周波数帯域の成分の所
定量とを加算して第１のデジタルデータを生成する第１
の加算手段２４と、前記第１のデジタルデータの所定レ
ベル以上をクリップする信号クリップ手段２６と、当該
第１のデジタルデータと当該クリップした第１のデジタ
ルデータとの差分を算出する差分算出手段２７と、この
差分に応じて前記所定の周波数帯域の成分を減衰して第
２のデジタルデータを送出する減衰手段２３と、当該第
２のデジタルデータと前記入力デジタルデータとを加算
して出力デジタルデータを生成する第２の加算手段２５
とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音楽曲等の音声信号を
好みに合わせてデジタル的にその周波数特性を調整する
デジタルイコライザ回路に関する。

【０００２】

【従来の技術】図５は従来のデジタルイコライザ回路を
用いた音声信号処理システムのブロック図であり、有限
なビット長を有するデジタルデータを入力し、演算処理
によって周波数特性を制御するデジタルイコライザ回路
により周波数特性を可変し、Ｄ／Ａ変換して出力するシ
ステムの例を示す。図５において、１は入力デジタルデ
ータ、２はこの入力デジタルデータに所定の信号処理を
施すデジタルイコライザ回路、３はこのデジタルイコラ
イザ回路２から送出される出力デジタルデータ、４は出
力デジタルデータをアナログ信号に変換するＤ／Ａコン
バタータ、５は出力アナログデータである。

【０００３】図６はデジタルイコライザ回路２の内部構
成を示す図である。図６において、８はデジタルデータ
の所定の周波数帯域の成分を抽出するバンドパスフィル
タ、９はこのバンドパスフィルタ８から得られるデータ
を減衰するアッテネータ、１０はデジタルデータとアッ
テネータ９で減衰したデータとを加算する加算器であ
る。すなわちデジタルイコライザ回路２はバンドパスフ
ィルタ８、アッテネータ９及び加算器１０で構成される
回路を複数（ｎ個）直列に接続して構成される。

【０００４】このシステムにおいて、入力信号のある周
波数帯域のブーストを行った場合、その周波数帯域に成
分を持つ信号のイコライザ処理後の出力は、入力よりも
振幅が大きくなってしまう。入力が決められたビット数
で表現できる最大に近い振幅を持つ信号であると出力
は、決められたビット数以上で表現されなければならな
くなってしまう。

【０００５】図７は図５におけるデータの信号波形を示
す図である。もっともこの場合のデータはデジタル信号
であるが、説明を分かりやすくするためアナログ信号と
して示している。図７（ａ）はデジタルイコライザ回路
２の入力データであり、点線Ａで示す範囲がＤ／Ａコン
バータ４の最大入力定格の範囲である。図７（ｂ）はＤ
／Ａコンバータ４に入力する信号波形である。しかしＤ
／Ａコンバータ４の最大入力定格である点線Ａのレベル
以上の信号成分Ｂはアナログ信号に変換されない。図７
（ｃ）はデジタルイコライザ回路２でブーストされてＤ
／Ａコンバータ４に入力される信号波形であるが、Ｃの
部分が失われてしまう。

【０００６】かかる不具合を避けるために、出力におい
て、入力と同じビット数でＤ／Ａ変換しなければならな
い場合、従来の実施例では、以下に示す２つの方法で対
策をとっていた。 ＜方法１＞図８は方法１を実現するためのシステムを示
すブロック図である。図８において、図５の構成と同じ
ものは同一の符号で示す。図８に示すようにイコライザ
処理後の出力に、クリップ処理回路６Ａを設け、この回
路により、決められたビット数で表現できる最大値より
も大きな値となった場合は、その最大の値に変換（クリ
ップ）してＤ／Ａコンバータ４への入力データ７を出力
する。図９はこのクリップ処理回路６Ａの内部構成を示
す図である。図９において、１１はデジタルイコライザ
回路２からの出力データ３と基準データとを比較する比
較器であり、１２はこの比較器１１の入力に供給された
基準データであり、所定ビット数で表現できる最大レベ
ルである。１３は比較器１１の比較結果に応じて制御信
号を生成する制御回路、１４はデジタルイコライザ回路
２からの出力データ３をこの制御信号によりクリップ処
理するクリップ処理回路である。

【０００７】図１０は図８の構成における各部の信号波
形を示す図である。図の点線の範囲がＤ／Ａコンバータ
４の最大入力定格の範囲である。図１０（ａ）はデジタ
ルイコライザ回路２に供給される入力データ１であり、
図１０（ｂ）はデジタルイコライザ回路２からの出力デ
ータ３であり、クリップ処理回路６に入力される。図１
０（ｃ）はクリップ処理回路６で最大入力定格の範囲を
超えた部分がクリップされたＤ／Ａコンバータ４への入
力データ７である。もっともこの場合に下位ビットの方
からクリップされることになる。

【０００８】このようなクリップ処理を行うことによ
り、Ｄ／Ａコンバータ４に入力されるデータ７が最大定
格以上になることを回避できる。 ＜方法２＞図１１は方法２を実現するためのシステムを
示すブロック図である。図１１において、図５の構成と
同じものは同一の符号で示す。図１１に示すように、イ
コライザ処理後の出力に減衰回路６Ｂを設け、この回路
の減衰量を、デジタルイコライザ回路２で最大にブース
トした際、どんな入力に対しても波形の頭が切れないよ
うなレベルに調整し、出力を得るものである。図１２は
図１１における信号波形を示す図である。図１２（ａ）
は入力データであり、図１２（ｂ）はこの入力データを
デジタルイコライザ回路２でブーストしたデータであ
り、点線で示すＤ／Ａコンバータ４の最大入力定格の範
囲を超えている。図１２（ｃ）はこの定格を超えた信号
を定格内に減衰した信号波形を示す。

【０００９】このようにデジタルイコライザ回路２から
の信号を減衰させることにより、Ｄ／Ａコンバータ４に
入力されるデータ７が最大定格以上になることを回避で
きる。

【００１０】

【発明が解決しようとする課題】従来の実施例＜方法１
＞では、図１０（ｃ）の出力波形のように、波形の頭が
切れた形で、矩形波化されることとなる。これにより、
入力信号には含まれていなかった高調波成分が発生して
しまう。図１３はクリップ処理の場合の正弦波入力での
周波数スペクトルを示す図である。図１３（ａ）はクリ
ップ処理する前の信号波形のスペクトル１５であり、図
１３（ｂ）はクリップ処理して波形の頭が切れた場合の
信号波形のスペクトルであり、基本成分１６の他に高調
波成分１７が発生する。

【００１１】一方、従来の実施例＜方法２＞では、波形
の頭が切れて高調波歪成分が発生することは無くなる
が、図１２（ｄ）に示す入力データをブーストしないま
ま、図１２（ｅ）に示す出力データとした場合には、減
衰されて図１２（ｆ）に示すデータとなる。したがっ
て、減衰回路により減衰を行うことにより、小さな振幅
の情報、すなわちデジタルデータの下位ビット成分の情
報は切り捨てられることとなる。これにより、量子化ノ
イズが増えるなど、Ｓ／Ｎの悪化が起こってしまう。さ
らに、この減衰量はイコライザでブーストするしないに
かかわらず一定であるので、イコライザ処理をしない場
合でもＳ／Ｎが悪化してしまう。

【００１２】本発明の目的は、従来の実施例＜方法１
＞、＜方法２＞で発生する問題点を解決して、デジタル
イコライザの出力を入力と同じビット数でＤ／Ａ交換で
きるような優れたデジタルイコライザ回路を提供するこ
とである。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するために、有限なビット長を持つ入力デジタルデータ
とこの入力デジタルデータの所定の周波数帯域の成分の
所定量とを加算して第１のデジタルデータを生成する第
１の加算手段と、前記第１のデジタルデータの所定レベ
ル以上をクリップする信号クリップ手段と、当該第１の
デジタルデータと当該クリップした第１のデジタルデー
タとの差分を算出する差分算出手段と、この差分に応じ
て前記所定の周波数帯域の成分を減衰して第２のデジタ
ルデータを送出する減衰手段と、当該第２のデジタルデ
ータと前記入力デジタルデータとを加算して出力デジタ
ルデータを生成する第２の加算手段とを備えた。

【００１４】

【作用】したがって本発明によれば、Ｓ／Ｎの悪化や高
調波歪の発生等の従来の技術での問題点を解決して、デ
ジタルイコライザの出力を入力と同じビット数でＤ／Ａ
変換することができる。

【００１５】

【実施例】以下、本発明の実施例を図を参照して説明す
る。

【００１６】図１は本発明の実施例のシステムを示すブ
ロック図である。図中破線で示される部分がイコライザ
処理を行う基本ブロックとなる。図１において、２１は
入力デジタルデータＸ１の内の所定の周波数を抽出する
バンドパスフィルタ、２２はこのバンドパスフィルタ２
１から得られるデジタルデータを減衰する固定減衰量の
アッテネータ、２３は制御信号により減衰量を可変させ
るアッテネータ、２４は入力デジタルデータＸ１とアッ
テネータ２２の出力Ｘ_B1とを加算して第１のデジタルデ
ータＹ１を生成する第１の加算手段としての加算器、２
５は入力デジタルデータＸ１とアッテネータ２３の出力
とを加算して第２のデジタルデータを生成する第２の加
算手段としての加算器である。

【００１７】２６はデジタルデータＹ１をクリップ処理
してデジタルデータＹ１´を送出する信号クリップ手段
であるクリップ処理回路、２７はデジタルデータＹ１と
デジタルデータＹ１´との差分εを算出する差分算出手
段としての減算器、２８は減算器２７からの差分εの絶
対値をとる絶対値化回路、２９は差分を積分する積分回
路、３０はアッテネータ２３に与える制御信号を送出す
るアッテネータ制御回路である。また、３１及び３２は
遅延回路である。

【００１８】図２はデジタルイコライザ回路の基本ブロ
ック図を再記したものであり、従来例のものと同一であ
る。このイコライザ回路部の構成は、入力と入力にバン
ドパスフィルタをかけたものとを合成することにより、
希望する周波数帯の増幅を行うものである。ここで、イ
コライザの増幅率の調整はバンドパスフィルタの出力部
に設けられたアッテネータにより行い、イコライザをｏ
ｆｆするにはこのアッテネータを０にすればよい。本実
施例ではこのイコライザ回路のアッテネータを、出力デ
ータの状態に応じて適応的に変化させるものである。

【００１９】図１におけるデジタルイコライザ回路の出
力は２系統で出力される。一方は入力Ｘ1 と、Ｘ1 をバ
ンドパスフィルタ２１、アッテネータ２２を通した信号
ＸB1を加算器２４で加算して得られる信号Ｙ1 、もう一
方は入力Ｘ1 を遅延回路３２で遅延させたものと、Ｘ1
をバンドパスフィルタ２１を通し、遅延回路３１で遅延
させてさらにアッテネータ２３で減衰させた信号ＸB2と
を、加算器２５で加算して得られる信号Ｙ2 である。こ
こでバンドパスフィルタ２１、アッテネータ２２、２３
の値は希望するイコライザ制御の状態に応じて設定され
るものである。ただし、アッテネータ２３の値は本実施
例の目的を得るために出力の状態に応じて設定された値
から適応的に変化する。イコライザ処理を行った出力Ｙ
1 はアッテネータ２３の値の制御の為の参照信号として
用いられ、クリップ処理回路２６及び減算回路２７に入
力されている。なお、信号Ｙ2 はシステムの出力信号と
して、図示せぬＤ／Ａ変換器に接続される信号である。

【００２０】ここで、信号Ｙ1 は入力のビット数よりも
多くのビット数で表現できるようになっている。この信
号Ｙ1 をクリップ処理回路２６に入力し、入力と同じビ
ット数でこのＹ1 を表現した時に、定められたビット数
の最大値以上となったデータを最大値に変換して、信号
Ｙ1 ´を得る。信号Ｙ1 ´とＹ1 は減算回路２７に入力
され、Ｙ1 とＹ1 ´との誤差信号ε＝Ｙ1 ´−Ｙ1 を得
る。このεは絶対値化回路２８で絶対値化され、積分回
路２９に入力される。

【００２１】この絶対値化回路２８及び積分回路２９に
より誤差信号εは検波され、誤差のエネルギーＥが得ら
れる。このＥはアッテネータ制御回路３０に入力され、
このＥの値に応じてアッテネータ２３の値が制御され
る。図３は本実施例の制御によるエネルギーＥとアッテ
ネータ２３の減衰量の値との関係を示す図である。Ｅが
０であればアッテネータの値はあらかじめ設定された値
と同じ大きさであり、Ｅが大きくなるにつれてこの値は
減少していく。ここでこのグラフの減少の傾きは、デジ
タルイコライザ回路２のブースト可能な最大値、積分回
路２９の時定数Ｔに応じて最適なものに調整されるもの
とする。さらに遅延回路３１および３２の遅延時間は、
積分回路２９の時定数Ｔに応じた時間が設定されるもの
とする。また、図３のグラフはここで示した直線的変化
に限らず、曲線的に変化させてもよいものとする。本実
施例のシステムにより、出力となるＹ2 は、入力で定め
られたビット数最大値をこえないようなイコライザ出力
となる場合はそのままＳ／Ｎを悪化させずに出力し、最
大値をこえた場合は、その量に応じてデジタルイコライ
ザ回路２のブースト量が減少していき、出力がビット数
最大値をこえないように調整された出力となる。

【００２２】図４は図１の構成の回路を直列に複数個接
続した場合のシステムを示す図である。図４において、
各回路部のバンドパスフィルタはそれぞれ異なる通過帯
域特性を有している。かかる構成によりユーザの好みに
応じてきめ細かなイコライザ特性を実現することができ
る。

【００２３】

【発明の効果】本発明により、従来の技術で問題点（Ｓ
／Ｎの悪化、高調波歪の発生）を減少させた状態でデジ
タルイコライザ回路の出力を入力と同じビット数でＤ／
Ａ変換することができる。

【図面の簡単な説明】

【図１】本発明の実施例のシステムを示すブロック図で
ある。

【図２】デジタルイコライザ回路の基本ブロック図を再
記した図である。

【図３】本実施例の制御によるＥとアッテネータ３の値
の関係を示す図である。

【図４】図１の構成の回路を直列に複数個接続した場合
のシステムを示す図である。

【図５】従来のデジタルイコライザ回路を用いた音声信
号処理システムのブロック図である。

【図６】デジタルイコライザ回路２の内部構成を示す図
である。

【図７】図５におけるデータの信号波形を示す図であ
る。

【図８】問題の対策となる方法１を実現するためのシス
テムを示すブロック図である。

【図９】クリップ処理回路６Ａの内部構成を示す図であ
る。

【図１０】図８の構成における各部の信号波形を示す図
である。

【図１１】問題の対策となる方法２を実現するためのシ
ステムを示すブロック図である。

【図１２】図１１における信号波形を示す図である。

【図１３】クリップ処理の場合の正弦波入力での周波数
スペクトルを示す図である。

【符号の説明】

２１ バンドパスフィルタ ２２ アッテネータ ２３ アッテネータ ２４ 加算器（第１の加算手段） ２５ 加算器（第２の加算手段） ２６ クリップ処理回路（信号クリップ手段） ２７ 減算回路（差分算出手段） ２８ 絶対値化回路 ２９ 積分回路 ３０ アッテネータ制御回路 ３１ 遅延回路 ３２ 遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 有限なビット長を持つ入力デジタルデー
   タとこの入力デジタルデータの所定の周波数帯域の成分
   の所定量とを加算して第１のデジタルデータを生成する
   第１の加算手段と、前記第１のデジタルデータの所定レ
   ベル以上をクリップする信号クリップ手段と、当該第１
   のデジタルデータと当該クリップした第１のデジタルデ
   ータとの差分を算出する差分算出手段と、この差分に応
   じて前記所定の周波数帯域の成分を減衰して第２のデジ
   タルデータを送出する減衰手段と、当該第２のデジタル
   データと前記入力デジタルデータとを加算して出力デジ
   タルデータを生成する第２の加算手段とを備えたデジタ
   ルイコライザ回路。