JPH07283179A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH07283179A JPH07283179A JP7461294A JP7461294A JPH07283179A JP H07283179 A JPH07283179 A JP H07283179A JP 7461294 A JP7461294 A JP 7461294A JP 7461294 A JP7461294 A JP 7461294A JP H07283179 A JPH07283179 A JP H07283179A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- wafer
- back surface
- ground
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Dicing (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体製造分野に関す
るものであり、特にウエハの裏面処理技術及びパッケー
ジング技術に関し、例えば、ウエハの裏面研削技術及び
超薄型パッケージング技術に利用して有効なものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly to a wafer back surface processing technology and a packaging technology, which are effectively applied to, for example, a wafer back surface grinding technology and an ultra-thin packaging technology. It is something.
【0002】[0002]
【従来の技術】従来から、素子回路形成工程が終了した
半導体ウエハは、分割性の改善、抵抗の低減、熱放散性
の改善等のため、半導体ウエハの裏面を削り取って任意
の厚さにした後、個々のチップに分割して、パッケージ
に搭載するという方法をとっている。半導体ウエハの裏
面加工については、例えば、以前は化学的エッチングが
主流であったが、ウエハの大口径化に伴い、固定砥粒や
遊離砥粒を用いて機械的に削り取るグラインディング法
やラッピング法が用いられている。2. Description of the Related Art Conventionally, a semiconductor wafer which has undergone a device circuit forming process has a back surface of the semiconductor wafer cut to have an arbitrary thickness in order to improve the dividing property, the resistance, and the heat dissipation property. Later, it is divided into individual chips and mounted on a package. Regarding the backside processing of semiconductor wafers, for example, chemical etching has been the mainstream in the past, but with the increase in diameter of wafers, grinding methods and lapping methods that mechanically shave using fixed abrasives or loose abrasives are used. Is used.
【0003】図7に、従来の裏面研削方法、図8に裏面
研削工程を含む従来の半導体装置の製造フローを示す。
素子回路形成工程を終了した半導体ウエハ4は、グライ
ンダ5によって裏面を任意の厚さに研削する。研削終了
後、ウエハ完成検査、ウエハテスティングを経て、ダイ
シング工程にて個々のチップに分割される。組立て工程
では、ウエハテスティングで良品となったチップのみを
用い、ダイボンディング、ワイヤボンディング、封止、
リードの切断成形等を行い、半導体装置が完成する。FIG. 7 shows a conventional back surface grinding method, and FIG. 8 shows a conventional semiconductor device manufacturing flow including a back surface grinding step.
The rear surface of the semiconductor wafer 4 which has completed the element circuit forming step is ground by a grinder 5 to an arbitrary thickness. After the completion of grinding, a wafer completion inspection and a wafer testing are performed, and the chips are divided into individual chips in a dicing process. In the assembly process, only the chips that are good in wafer testing are used, and die bonding, wire bonding, sealing,
The semiconductor device is completed by cutting and molding the leads.
【0004】尚、半導体基板の研削方法については、例
えば特公昭63−12741号公報等に記載されてい
る。A method of grinding a semiconductor substrate is described in, for example, Japanese Patent Publication No. 63-12741.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、ウエハ
の更なる大口径化に伴って、ウエハ自体の重量が増加す
るため、裏面研削で薄く削ることにより、機械的、物理
的強度が損なわれて、割れが生じ不良となることがあ
る。また、均一性の面でも、ウエハの反りが発生しやす
くなり、精度よく研削することが不可能であった。However, since the weight of the wafer itself increases as the diameter of the wafer further increases, the mechanical and physical strength is impaired by thinning the back surface by grinding. It may crack and become defective. Also in terms of uniformity, the wafer is likely to warp, and it has been impossible to perform accurate grinding.
【0006】また、最近、半導体パッケージは薄型化し
ており、それに伴い、チップも更に薄くなる傾向にある
ため、機械的、物理的強度の低下が著しい。そのため、
大口径ウエハを更に薄く削ることは、技術的に、また、
生産性の面から見ても困難であり、超薄型パッケージの
開発、製品化への遅れにもつながっている。Further, recently, the semiconductor package has been made thinner, and the chip tends to be made thinner accordingly, so that the mechanical and physical strengths are significantly lowered. for that reason,
It is technically and
It is difficult from the viewpoint of productivity, and it has led to delays in the development and commercialization of ultra-thin packages.
【0007】そこで本発明の目的は、半導体ウエハが大
口径化しても、機械的、物理的強度を保持しながら、薄
く裏面研削することが可能な技術を提供することにあ
る。Therefore, an object of the present invention is to provide a technique capable of thinly grinding the back surface while maintaining the mechanical and physical strength even if the diameter of the semiconductor wafer is increased.
【0008】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0009】[0009]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
のとおりである。すなわち、素子回路形成工程を終了し
た半導体ウエハの裏面を研削した後、個々のチップを半
導体パッケージに搭載する半導体装置の製造方法であっ
て、前記半導体ウエハの裏面を研削する前に、前記半導
体ウエハを複数に分割する工程を備えるものである。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, a method of manufacturing a semiconductor device in which individual chips are mounted in a semiconductor package after grinding the back surface of a semiconductor wafer that has completed the element circuit forming step, and before the back surface of the semiconductor wafer is ground. Is divided into a plurality of steps.
【0010】[0010]
【作用】半導体ウエハの裏面を研削する前に、半導体ウ
エハを複数に分割することにより、分割された個々のウ
エハの面積に対する厚さが大きくなるため、機械的、物
理的強度が増加する。従って、半導体ウエハが大口径化
しても、機械的、物理的強度を保持しながら、薄く裏面
研削することができる。By dividing the semiconductor wafer into a plurality of pieces before grinding the back surface of the semiconductor wafer, the thickness of the divided individual wafers is increased, so that the mechanical and physical strength is increased. Therefore, even if the diameter of the semiconductor wafer is increased, the back surface can be thinly ground while maintaining its mechanical and physical strength.
【0011】[0011]
【実施例1】以下、本発明の一実施例を図1及び図2を
用いて説明する。図1は、本発明の半導体ウエハの裏面
研削方法を、また、図2は図1の方法を用いた半導体装
置の製造方法のフローチャートを示す図である。素子回
路形成工程を終了した半導体ウエハ1は、ウエハ完成検
査を受けた後、テスタ及びプローバを用いて個々のチッ
プの電気的特性を測定するウエハテスティングが行われ
る。ウエハテスティング終了後、半導体ウエハ1を予め
ウエハカットを施しておく。ウエハカットは、例えば、
ダイヤモンドカッタによるスクライビング方式や、レー
ザーカッタによる溶融切断方式、あるいは、ダイヤモン
ド砥石を用いたダイシング装置によるダイシング方式等
の方法で行われる。本実施例では、一枚の半導体ウエハ
1を、図1に示すように4分割している。このウエハカ
ットにより、半導体ウエハの大口径化による割れや、ス
トレスによる反りを防ぐことができる。ウエハカット
後、半導体ウエハ1の素子回路形成面を固定部材3に貼
り付けて固定し、グラインダ2を用いて半導体ウエハの
裏面研削を行う。4分割された半導体ウエハ1は、グラ
インダにセットされ、任意の厚さに研削される。このよ
うに半導体ウエハを小ブロックに分割して裏面研削する
ことにより、半導体ウエハ1ブロックの面積に対するウ
エハの厚さが増加するため、ウエハの物理的強度が増加
し、割れの要因を緩和する。従って、半導体ウエハを従
来よりも薄く研削することができる。[Embodiment 1] An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a flowchart showing a method for grinding a back surface of a semiconductor wafer according to the present invention, and FIG. 2 is a flowchart showing a method for manufacturing a semiconductor device using the method shown in FIG. The semiconductor wafer 1 that has completed the element circuit forming process is subjected to a wafer completion inspection, and then subjected to wafer testing in which the electrical characteristics of individual chips are measured using a tester and a prober. After the completion of the wafer testing, the semiconductor wafer 1 is preliminarily cut into wafers. Wafer cutting, for example,
A scribing method using a diamond cutter, a melting cutting method using a laser cutter, or a dicing method using a dicing device using a diamond grindstone is used. In this embodiment, one semiconductor wafer 1 is divided into four as shown in FIG. By this wafer cutting, it is possible to prevent cracks due to the increase in diameter of the semiconductor wafer and warpage due to stress. After the wafer is cut, the element circuit forming surface of the semiconductor wafer 1 is attached and fixed to the fixing member 3, and the back surface of the semiconductor wafer is ground using the grinder 2. The four-divided semiconductor wafer 1 is set in a grinder and ground to an arbitrary thickness. By dividing the semiconductor wafer into small blocks and grinding the back surface in this way, the thickness of the wafer with respect to the area of one block of the semiconductor wafer increases, so that the physical strength of the wafer increases and the factor of cracking is mitigated. Therefore, the semiconductor wafer can be ground thinner than before.
【0012】次に裏面研削の終了した半導体ウエハ1の
裏面を、キャリア治具の固定テープに貼り付けて固定
し、キャリア治具ごとダイシング装置にセットして個々
のチップに分割する。個々のチップはダイボンディング
工程、ワイヤボンディング工程等の組立て工程を経て、
封止、切断成形され半導体装置が完成する。Next, the back surface of the semiconductor wafer 1 whose back surface has been ground is fixed to a fixing tape of a carrier jig, and the carrier jig is set in a dicing device to be divided into individual chips. Each chip goes through an assembly process such as die bonding process, wire bonding process,
The semiconductor device is completed by sealing and cutting.
【0013】本実施例によると、半導体ウエハの裏面を
研削する前に、半導体ウエハを複数に分割することによ
り、分割された個々のウエハの面積に対する厚さが大き
くなるため、機械的、物理的強度が増加する。従って、
半導体ウエハが大口径化しても、機械的、物理的強度を
保持しながら、薄く裏面研削することができる。また、
ストレスによる半導体ウエハの反りも緩和されるので、
均一に精度よく研削することができる。According to this embodiment, since the semiconductor wafer is divided into a plurality of pieces before the back surface of the semiconductor wafer is ground, the thickness of the divided individual wafers increases with respect to the area of the semiconductor wafer. Strength increases. Therefore,
Even if the diameter of the semiconductor wafer is increased, the back surface can be thinly ground while maintaining its mechanical and physical strength. Also,
Since the warp of the semiconductor wafer due to stress is also alleviated,
It can grind uniformly and accurately.
【0014】[0014]
【実施例2】本実施例は、実施例1の工程順の一部を変
更したものである。図3は、その工程のフローチャート
を示す図である。素子回路形成工程を終了した半導体ウ
エハ1は、ウエハ完成検査を受けた後、裏面を固定テー
プに貼り付けて固定し、例えば図1に示すように4分割
のウエハカットを行う。ウエハカットには、ダイヤモン
ドカッタ、レーザーカッタ、ダイシング装置等を用い
る。次に4分割された半導体ウエハ1の素子回路形成面
を固定部材3で固定し、裏面をグラインダで任意の厚さ
に研削する。このように半導体ウエハを小ブロックに分
割して裏面研削することにより、半導体ウエハ1ブロッ
クの面積に対するウエハの厚さが増加するため、ウエハ
の物理的強度が増加し、割れの要因を緩和する。従っ
て、半導体ウエハを従来よりも薄く研削することができ
るとともに、ストレスによる反りが緩和されるので、均
一に精度よく研削することができる。裏面研削の終了し
た半導体ウエハ1は、次にキャリア治具に貼り付けら
れ、テスタ及びプローバを用いて個々のチップの電気的
特性を測定するウエハテスティングが行われる。ウエハ
テスティング終了後、半導体ウエハ1は、キャリア治具
ごとダイシング装置にセットされ、個々のチップに切り
分けられる。個々のチップはダイボンディング工程、ワ
イヤボンディング工程等の組立て工程を経て、封止、切
断成形され半導体装置が完成する。[Embodiment 2] In this embodiment, a part of the process sequence of Embodiment 1 is modified. FIG. 3 is a diagram showing a flowchart of the process. After the completion of the device circuit forming process, the semiconductor wafer 1 is subjected to a wafer completion inspection and then fixed by fixing the back surface to a fixing tape, for example, as shown in FIG. A diamond cutter, a laser cutter, a dicing device, or the like is used for wafer cutting. Next, the element circuit formation surface of the semiconductor wafer 1 divided into four is fixed by the fixing member 3, and the back surface is ground by a grinder to an arbitrary thickness. By dividing the semiconductor wafer into small blocks and grinding the back surface in this way, the thickness of the wafer with respect to the area of one block of the semiconductor wafer increases, so that the physical strength of the wafer increases and the factor of cracking is mitigated. Therefore, the semiconductor wafer can be ground thinner than before, and since the warpage due to stress is mitigated, it can be ground uniformly and accurately. The semiconductor wafer 1 whose back surface has been ground is then attached to a carrier jig, and wafer testing is performed to measure the electrical characteristics of individual chips using a tester and a prober. After the completion of the wafer testing, the semiconductor wafer 1 is set together with the carrier jig in the dicing device and cut into individual chips. Individual chips are subjected to an assembly process such as a die bonding process and a wire bonding process, and then sealed and cut to form a semiconductor device.
【0015】本実施例によると、半導体ウエハの裏面を
研削する前に、半導体ウエハを複数に分割することによ
り、分割された個々のウエハの面積に対する厚さが大き
くなるため、機械的、物理的強度が増加する。従って、
半導体ウエハが大口径化しても、機械的、物理的強度を
保持しながら、薄く裏面研削することができる。また、
ストレスによる反りが緩和されるので、均一に精度よく
研削することができる。更に、裏面研削後にウエハテス
ティングを行うので、ウエハ状態で最も最終製品に近い
状態の電気的特性を測定することができる。According to the present embodiment, by dividing the semiconductor wafer into a plurality of pieces before grinding the back surface of the semiconductor wafer, the thickness of the divided individual wafers increases with respect to the mechanical and physical areas. Strength increases. Therefore,
Even if the diameter of the semiconductor wafer is increased, the back surface can be thinly ground while maintaining its mechanical and physical strength. Also,
Since warpage due to stress is alleviated, uniform and accurate grinding can be performed. Further, since wafer testing is performed after the back surface is ground, it is possible to measure the electrical characteristics of the wafer in a state closest to the final product.
【0016】[0016]
【実施例3】本実施例では、半導体ウエハ1を個々のチ
ップに切り分けるダイシング工程後に裏面研削する方法
を説明する。図4は、本実施例の半導体装置の製造方法
を、また、図5は、本実施例のフローチャートをそれぞ
れ示す。素子回路形成の終了した半導体ウエハは、ウエ
ハ完成検査を受け、テスタ及びプローバを用いて個々の
チップの電気的特性を測定するウエハテスティングが行
われる。ウエハテスティング終了後、半導体ウエハ1
は、キャリア治具に固定され、例えばダイシング装置を
用いて個々のチップ1bに切り分けられる。次に、個々
のチップ1bをダイシングされる前の半導体ウエハ1で
の位置関係を保持したまま、素子回路形成面を固定部材
3に貼り付け、それぞれのチップ1bの裏面を、グライ
ンダ2を用いて任意の厚さに研削する。このように半導
体ウエハをダイシングした後に裏面研削することによ
り、チップの面積に対する厚さが増加するため、チップ
の物理的機械的強度が増加し、反りや割れの要因を緩和
する。従ってウエハ状態で裏面研削するよりも薄く研削
するとともに、均一に精度よく研削することができる。[Embodiment 3] In this embodiment, a method of grinding the back surface after a dicing step for cutting the semiconductor wafer 1 into individual chips will be described. FIG. 4 shows a method of manufacturing the semiconductor device of this embodiment, and FIG. 5 shows a flow chart of this embodiment. The semiconductor wafer on which the element circuits have been formed is subjected to a wafer completion inspection, and wafer testing is performed to measure the electrical characteristics of individual chips using a tester and a prober. After wafer testing, semiconductor wafer 1
Is fixed to a carrier jig and cut into individual chips 1b by using, for example, a dicing device. Next, the element circuit forming surface is attached to the fixing member 3 while the positional relationship of the individual chips 1b on the semiconductor wafer 1 before being diced is maintained, and the back surface of each of the chips 1b is attached using the grinder 2. Grind to the desired thickness. By grinding the back surface after dicing the semiconductor wafer in this manner, the thickness with respect to the area of the chip increases, so the physical and mechanical strength of the chip increases, and the factors of warpage and cracking are alleviated. Therefore, it is possible to grind thinner than the back surface in the wafer state and to grind uniformly and accurately.
【0017】裏面研削の終了した個々のチップ1bはダ
イボンディング工程、ワイヤボンディング工程等の組立
て工程を経て、封止、切断成形され半導体装置が完成す
る。The individual chips 1b whose back surface has been ground are subjected to an assembly process such as a die bonding process and a wire bonding process, and then sealed and cut to form a semiconductor device.
【0018】本実施例によると、ダイシング工程終了後
に個々のチップの裏面研削を行うので、チップの面積に
対する厚さが大きいため、チップの物理的機械的強度が
増加し、反りや割れの要因を緩和する。従って、ウエハ
状態で裏面研削するよりも更に薄く研削することができ
る。また従来の工程にウエハの素子回路形成面に固定テ
ープを貼り付ける工程が加わるだけなので、作業工数を
それほど増加させずに半導体装置の製造を行うことがで
きる。According to this embodiment, since the back surface of each chip is ground after the dicing process is completed, the thickness of the chip is large with respect to the area of the chip, which increases the physical and mechanical strength of the chip and causes the warpage and cracking. ease. Therefore, it is possible to grind more thinly than the back surface grinding in the wafer state. Further, since only the step of attaching the fixing tape to the element circuit formation surface of the wafer is added to the conventional step, the semiconductor device can be manufactured without increasing the man-hours.
【0019】[0019]
【実施例4】本実施例は、実施例3の工程順の一部を変
更したものである。図6は、その工程フローを示すフロ
ーチャートである。素子回路形成工程を終了した半導体
ウエハ1は、ウエハ完成検査を受けた後、キャリア治具
に固定され、例えば図4に示すように個々のチップに切
り分けるダイシングがなされる。ダイシング後、個々の
チップ1bの素子回路形成面を固定部材3に貼り付けて
固定し、グラインダ2を用いて個々のチップの裏面を任
意の厚さに研削する。個々のチップの位置は、ダイシン
グされる前の半導体ウエハ1での位置関係を保持する。
このように半導体ウエハを個々のチップに分割して裏面
研削することにより、1チップの面積に対するチップの
厚さの割合が、ウエハの面積に対する厚さの割合よりも
大きいため、ウエハの物理的機械的強度が増加し、反り
や割れの要因を緩和する。従って、ウエハ状態で研削す
るよりも更に薄く研削することができる。裏面研削の終
了した個々のチップ1bは、次にウエハ裏面から固定部
材で固定され、テスタ及びプローバを用いて個々のチッ
プの電気的特性を測定するウエハテスティングが行われ
る。ウエハテスティング終了後、個々のチップはダイボ
ンディング工程、ワイヤボンディング工程等の組立て工
程を経て、封止、切断成形され半導体装置が完成する。[Embodiment 4] In this embodiment, a part of the process sequence of Embodiment 3 is modified. FIG. 6 is a flowchart showing the process flow. After undergoing the wafer completion inspection, the semiconductor wafer 1 that has completed the element circuit forming process is fixed to a carrier jig and, for example, is diced into individual chips as shown in FIG. After dicing, the element circuit forming surface of each chip 1b is attached and fixed to the fixing member 3, and the back surface of each chip is ground to an arbitrary thickness using the grinder 2. The position of each chip maintains the positional relationship in the semiconductor wafer 1 before being diced.
By dividing the semiconductor wafer into individual chips and grinding the back surface in this manner, the ratio of the thickness of the chip to the area of one chip is larger than the ratio of the thickness to the area of the wafer. Strength increases, and the factors of warping and cracking are mitigated. Therefore, it is possible to grind more thinly than grinding in the wafer state. The individual chips 1b whose backside grinding has been completed are then fixed from the backside of the wafer by a fixing member, and wafer testing is performed to measure the electrical characteristics of the individual chips using a tester and a prober. After the completion of the wafer testing, the individual chips are sealed and cut and molded through an assembling process such as a die bonding process and a wire bonding process to complete a semiconductor device.
【0020】本実施例によると、半導体ウエハの裏面を
研削する前に、半導体ウエハをダイシングすることによ
り、分割された個々のチップの面積に対する厚さが、ウ
エハの面積に対する厚さの割合よりも大きくなるため、
機械的、物理的強度が増加する。従って、半導体ウエハ
が大口径化しても、機械的、物理的強度を保持しなが
ら、薄く裏面研削することができる。また、裏面研削後
にウエハテスティングを行うので、チップ状態で最も最
終製品に近い状態の電気的特性を測定することができ
る。According to this embodiment, by dicing the semiconductor wafer before grinding the back surface of the semiconductor wafer, the thickness of the divided individual chips is larger than the ratio of the thickness to the area of the wafer. Because it gets bigger,
Increased mechanical and physical strength. Therefore, even if the diameter of the semiconductor wafer is increased, the back surface can be thinly ground while maintaining its mechanical and physical strength. In addition, since wafer testing is performed after the back surface is ground, it is possible to measure the electrical characteristics of the chip state which is the closest to the final product.
【0021】以下、本発明の作用効果について説明す
る。The effects of the present invention will be described below.
【0022】(1)半導体ウエハの裏面を研削する前
に、半導体ウエハを複数に分割することにより、分割さ
れた個々のウエハの面積に対する厚さが大きくなるた
め、機械的、物理的強度が増加する。従って、半導体ウ
エハが大口径化しても、機械的、物理的強度を保持しな
がら、薄く裏面研削することができる。(1) Before the back surface of the semiconductor wafer is ground, by dividing the semiconductor wafer into a plurality of pieces, the thickness of the divided individual wafers increases, so that the mechanical and physical strength increases. To do. Therefore, even if the diameter of the semiconductor wafer is increased, the back surface can be thinly ground while maintaining its mechanical and physical strength.
【0023】(2)半導体ウエハを個々のチップに分割
した後に裏面研削することにより、チップの面積に対す
る厚さが大きいため、チップの物理的機械的強度が増加
し、割れの要因を緩和する。従って、半導体ウエハを裏
面研削するよりも更に薄く研削することができる。(2) By dividing the semiconductor wafer into individual chips and then grinding the back surface, the thickness of the chip is large relative to the area of the chip, so that the physical and mechanical strength of the chip is increased and the factor of cracking is mitigated. Therefore, the semiconductor wafer can be ground even thinner than the back surface grinding.
【0024】(3)半導体ウエハの裏面が研削された後
に、ウエハテスティング工程を設けることにより、ウエ
ハ状態で最も最終製品に近い状態の電気的特性を測定す
ることができる。(3) By providing a wafer testing step after the back surface of the semiconductor wafer is ground, the electrical characteristics of the wafer in the state closest to the final product can be measured.
【0025】(4)半導体ウエハの裏面を研削する前
に、半導体ウエハを複数に分割することにより、機械
的、物理的強度を保持しながら、薄く裏面研削すること
ができるので、半導体パッケージを更に薄型化すること
ができる。(4) By dividing the semiconductor wafer into a plurality of pieces before grinding the back surface of the semiconductor wafer, the back surface of the semiconductor wafer can be thinly ground while maintaining its mechanical and physical strength. It can be made thinner.
【0026】以上、本発明者によって、なされた発明を
実施例に基づき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。上記実
施例では、裏面研削の際、素子回路形成面に固定部材を
貼り付けたが、この固定部材は、片面に粘着材が塗布さ
れた無色透明な板状の部材、例えば、ガラス系、あるい
はアクリル系の板部材が、裏面研削時の安定性、紫外線
を用いた接着力のコントロールの点、リサイクル性等の
点から好ましい。固定部材の形状及び大きさは、例えば
分割する前の半導体ウエハと同一形状にすると、従来と
同様な裏面研削方法を用いることができる。裏面研削後
のウエハテスティングの際も同じ固定部材を用いてもよ
い。その場合は、裏面研削後に素子回路形成面に固定部
材を貼り付けたまま、裏面側に同一の固定部材を貼り付
け、その後、素子回路形成面側から紫外線を照射するこ
とにより、素子回路形成面に貼り付けられた固定部材の
みを剥がすことができる。尚、素子回路形成面を固定部
材に貼り付けるため、素子回路形成面は保護膜等で平坦
化しておくことが密着性、裏面研削の均一性等の点から
望ましい。The invention made by the inventor of the present invention has been specifically described above based on the embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. In the above-mentioned embodiment, when the back surface was ground, the fixing member was attached to the element circuit forming surface, but this fixing member is a colorless transparent plate-shaped member having an adhesive applied to one surface, for example, a glass-based member, or An acrylic plate member is preferable from the viewpoints of stability during back surface grinding, control of adhesive strength using ultraviolet rays, recyclability, and the like. If the shape and size of the fixing member are, for example, the same as that of the semiconductor wafer before division, the same back grinding method as in the conventional method can be used. The same fixing member may be used during wafer testing after backside grinding. In that case, after the back surface is ground, the same fixing member is attached to the rear surface side while the fixing member is still attached to the element circuit forming surface, and then the element circuit forming surface is irradiated with ultraviolet rays from the element circuit forming surface side. Only the fixing member attached to can be peeled off. Since the element circuit formation surface is attached to the fixing member, it is desirable that the element circuit formation surface be flattened with a protective film or the like from the viewpoint of adhesion, uniformity of back surface grinding, and the like.
【0027】[0027]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0028】すなわち、半導体ウエハの裏面を研削する
前に、半導体ウエハを複数に分割することにより、分割
された個々のウエハの面積に対する厚さが大きくなるた
め、機械的、物理的強度が増加する。従って、半導体ウ
エハが大口径化しても、機械的、物理的強度を保持しな
がら、薄く裏面研削することができるものである。That is, by dividing the semiconductor wafer into a plurality of pieces before grinding the back surface of the semiconductor wafer, the thickness of the divided individual wafers becomes large, so that the mechanical and physical strengths increase. . Therefore, even if the diameter of the semiconductor wafer is increased, the back surface can be thinly ground while maintaining its mechanical and physical strength.
【0029】[0029]
【図1】本発明の一実施例である半導体ウエハの裏面研
削方法を示す図である。FIG. 1 is a diagram showing a back surface grinding method for a semiconductor wafer according to an embodiment of the present invention.
【図2】図1の方法を用いた半導体装置の製造フローの
一例を示す図である。FIG. 2 is a diagram showing an example of a manufacturing flow of a semiconductor device using the method of FIG.
【図3】図1の方法を用いた半導体装置の製造フローの
他の例を示す図である。3 is a diagram showing another example of a manufacturing flow of a semiconductor device using the method of FIG.
【図4】本発明の他の実施例である半導体チップの裏面
研削方法を示す図である。FIG. 4 is a diagram showing a back surface grinding method for a semiconductor chip according to another embodiment of the present invention.
【図5】図4の方法を用いた半導体装置の製造フローの
一例を示す図である。5 is a diagram showing an example of a manufacturing flow of a semiconductor device using the method of FIG.
【図6】図4の方法を用いた半導体装置の製造フローの
他の例を示す図である。6 is a diagram showing another example of a manufacturing flow of a semiconductor device using the method of FIG.
【図7】従来の半導体ウエハの裏面研削方法を示す図で
ある。FIG. 7 is a diagram showing a conventional semiconductor wafer backside grinding method.
【図8】従来の半導体ウエハの裏面研削方法を用いた半
導体装置の製造フローを示す図である。FIG. 8 is a diagram showing a manufacturing flow of a semiconductor device using a conventional semiconductor wafer back surface grinding method.
1……半導体ウエハ,1a……分割ウエハ,1b……チ
ップ,2……グラインダ,3……固定部材,4……半導
体ウエハ,5……グラインダ,6……固定部材1 ... Semiconductor wafer, 1a ... Divided wafer, 1b ... Chip, 2 ... Grinder, 3 ... Fixing member, 4 ... Semiconductor wafer, 5 ... Grinder, 6 ... Fixing member
Claims (6)
の裏面を研削した後、個々のチップを半導体パッケージ
に搭載する半導体装置の製造方法であって、前記半導体
ウエハの裏面を研削する前に、前記半導体ウエハを複数
に分割する工程を備えたことを特徴とする半導体装置の
製造方法。1. A method of manufacturing a semiconductor device in which individual chips are mounted in a semiconductor package after grinding the back surface of a semiconductor wafer that has completed an element circuit forming step, and before grinding the back surface of the semiconductor wafer. A method of manufacturing a semiconductor device, comprising a step of dividing the semiconductor wafer into a plurality of pieces.
れた後に裏面研削することを特徴とする請求項1記載の
半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the back surface of the semiconductor wafer is ground after being divided into four or more parts.
いて個々のチップに分割された後に裏面研削することを
特徴とする請求項1記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor wafer is divided into individual chips in a dicing step and then ground on the back surface.
に、その素子回路形成面に、無色透明の板状の固定部材
を貼り付けて裏面研削することを特徴とする請求項1乃
至3のいずれか1項記載の半導体装置の製造方法。4. The semiconductor wafer is divided into a plurality of pieces, and a colorless and transparent plate-like fixing member is attached to the element circuit formation surface of the semiconductor wafer, and the back surface is ground. A method of manufacturing a semiconductor device according to claim 1.
形状であることを特徴とする請求項4記載の半導体装置
の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the fixing member has the same shape as the semiconductor wafer.
に、ウエハテスティング工程を設けたことを特徴とする
請求項1乃至5のいずれか1項記載の半導体装置の製造
方法。6. The method of manufacturing a semiconductor device according to claim 1, further comprising a wafer testing step after the back surface of the semiconductor wafer is ground.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7461294A JPH07283179A (en) | 1994-04-13 | 1994-04-13 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7461294A JPH07283179A (en) | 1994-04-13 | 1994-04-13 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07283179A true JPH07283179A (en) | 1995-10-27 |
Family
ID=13552178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7461294A Pending JPH07283179A (en) | 1994-04-13 | 1994-04-13 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07283179A (en) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001291683A (en) * | 2000-04-04 | 2001-10-19 | Disco Abrasive Syst Ltd | Method for manufacturing semiconductor chip |
US7140951B2 (en) | 2003-01-10 | 2006-11-28 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method for forming semiconductor chips by dividing semiconductor wafer |
JP2007043101A (en) * | 2005-06-30 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | Method for fabricating semiconductor device |
US7629228B2 (en) | 2004-08-02 | 2009-12-08 | Panasonic Corporation | Manufacturing method for semiconductor devices, and formation apparatus for semiconductor wafer dicing masks |
WO2011132690A1 (en) * | 2010-04-21 | 2011-10-27 | コニカミノルタオプト株式会社 | Wafer lens, laminated wafer lens, wafer lens cutting method and laminated wafer lens cutting method |
JP2014093444A (en) * | 2012-11-05 | 2014-05-19 | Disco Abrasive Syst Ltd | Wafer processing method |
JP2016054192A (en) * | 2014-09-03 | 2016-04-14 | 新日鉄住金マテリアルズ株式会社 | Semiconductor wafer dicing method |
-
1994
- 1994-04-13 JP JP7461294A patent/JPH07283179A/en active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001291683A (en) * | 2000-04-04 | 2001-10-19 | Disco Abrasive Syst Ltd | Method for manufacturing semiconductor chip |
JP4687838B2 (en) * | 2000-04-04 | 2011-05-25 | 株式会社ディスコ | Manufacturing method of semiconductor chip |
US7140951B2 (en) | 2003-01-10 | 2006-11-28 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method for forming semiconductor chips by dividing semiconductor wafer |
US7629228B2 (en) | 2004-08-02 | 2009-12-08 | Panasonic Corporation | Manufacturing method for semiconductor devices, and formation apparatus for semiconductor wafer dicing masks |
JP2007043101A (en) * | 2005-06-30 | 2007-02-15 | Semiconductor Energy Lab Co Ltd | Method for fabricating semiconductor device |
WO2011132690A1 (en) * | 2010-04-21 | 2011-10-27 | コニカミノルタオプト株式会社 | Wafer lens, laminated wafer lens, wafer lens cutting method and laminated wafer lens cutting method |
US8928982B2 (en) | 2010-04-21 | 2015-01-06 | Konica Minolta Advanced Layers, Inc. | Wafer lens, laminated wafer lens, wafer lens cutting method and laminated wafer lens cutting method |
JP2014093444A (en) * | 2012-11-05 | 2014-05-19 | Disco Abrasive Syst Ltd | Wafer processing method |
JP2016054192A (en) * | 2014-09-03 | 2016-04-14 | 新日鉄住金マテリアルズ株式会社 | Semiconductor wafer dicing method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3986575B2 (en) | Manufacturing method of three-dimensional integrated circuit | |
US7354802B1 (en) | Thermal release wafer mount tape with B-stage adhesive | |
JP3438369B2 (en) | Manufacturing method of member | |
JP3485525B2 (en) | Method for manufacturing semiconductor device | |
US7566638B2 (en) | Method of dicing a semiconductor device into plural chips | |
HK1035261A1 (en) | Method for producing semiconductor device. | |
JP2003031524A (en) | Semiconductor device and method of manufacturing the same | |
JPH11204551A (en) | Manufacture of semiconductor device | |
JP2006332078A (en) | Process for manufacturing semiconductor chip | |
JP2006222119A (en) | Method of manufacturing semiconductor device | |
JPH07283179A (en) | Manufacture of semiconductor device | |
JP2001523046A (en) | Method for thinning a semiconductor wafer with circuits and wafer made by the method | |
US7498236B2 (en) | Silicon wafer thinning end point method | |
TW483030B (en) | Non-planar surface for semiconductor chips and method of forming the non-planar semiconductor chip | |
CN100420003C (en) | Ceramic substrate and its disjunction method | |
JPH07263382A (en) | Tape for fixing wafer | |
JP3803214B2 (en) | Manufacturing method of semiconductor device | |
JP2000040677A (en) | Manufacture of semiconductor element | |
JPH04223356A (en) | Manufacture of semiconductor device | |
CN1163948C (en) | Technology for cutting and grinding wafer | |
US8993412B1 (en) | Method for reducing backside die damage during die separation process | |
JPH097975A (en) | Semiconductor device and its manufacture | |
WO2007049356A1 (en) | Semiconductor device and method for manufacturing same | |
KR102482039B1 (en) | A fluorescent body and a light emitting module having it and a manufacturing method of the flourescent body | |
JP4207696B2 (en) | Manufacturing method of semiconductor package |