JPH07282237A

JPH07282237A - 半導体集積回路

Info

Publication number: JPH07282237A
Application number: JP6071821A
Authority: JP
Inventors: Takao Watabe; 隆夫渡部; Yoshinobu Nakagome; 儀延中込; Kazuo Ishikura; 和夫石倉; Tetsuya Nakagawa; 哲也中川; Atsushi Kiuchi; 淳木内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-04-11
Filing date: 1994-04-11
Publication date: 1995-10-27
Anticipated expiration: 2017-01-28
Also published as: DE69520974T2; US5854636A; CN1104695C; KR100373222B1; TW447192B; EP0676764B1; CN1126860A; KR950033952A; DE69520974D1; EP0676764A3; EP0676764A2; JP3251421B2

Abstract

(57)【要約】【目的】２次元デ−タを用いた演算処理を高い並列度
で高速に行うことのできる半導体集積回路を与えるこ
と。【構成】２次元メモリアレ−(MAR)、２次元メモリア
レ−のワ−ド線を選択することによりデ−タ線を通じて
並列に読みだしたデ−タを演算回路群へ並列に転送する
並列デ−タ転送回路(TRC)、並列デ−タ転送回路から転
送されるデ−タを用いて演算処理を並列に行う演算回路
群(PE)を具備し、個々の演算回路は並列デ−タ転送回路
を通じて上記２次元メモリアレ−の連続する複数のワ−
ド線とデ−タ線をアクセスでき、複数の隣接する演算回
路がアクセスできる２次元メモリアレ−のデ−タ線の範
囲は重なりを持つようにした。【効果】隣接する演算回路がアクセスできるデ−タ線
の範囲は重なりを持つため、２次元メモリアレ−に記憶
された２次元デ−タに対してコンボリュ−ション演算な
どを並列に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２次元メモリセルアレー
を用いた半導体集積回路に関するものであって、特にコ
ンボリューション演算などのデジタルフィルタ処理、あ
るいは、動画像の動きベクトルの探索の演算など２次元
のデータを用いた演算をリアルタイムに行うのに適した
半導体集積回路を与えるものである。

【０００２】

【従来の技術】２次元のデータを扱う情報処理には様々
なものがあるが、特に画像処理ではＣＲＴ画面上の画素
の配列が２次元になっているので、頻繁に２次元のデー
タの演算が行われる。代表的なものとして、２次元のフ
ィルタ処理がある。

【０００３】図２に画像処理を行う従来の半導体集積回
路を示した。この装置は、２次元のフィルタ処理を行う
のに適したもので、１９８７年のアイ・エス・エス・シ
ー・シー・ダイジェスト・オブ・テクニカル、ペーパー
ズの１８２ページから１８３ページに記載されているア
・バイシーモス・イメージ・シグナル・プロセッサー・
ウイズ・ラインメモリと題した論文(Yoshiki Kobayash
i,Tadashi Fukushima,Syuichi Miura,Morio Kanasaki,K
ohtaro Hirasawa, "A BiCMOS Image Processorwith Lin
e Memories", ISSCC Digest of Technical Papers,p.18
2-183;Feb., 1987)に記載されたものである。

【０００４】図２の半導体集積回路の概要を説明する。
図２(a)は、半導体チップ上に形成された上記半導体集
積回路のブロック図である。図２(a)に示したように、
この半導体集積回路は、入力画像データに対してしきい
値処理等の前処理をする前処理演算回路ＰＰＵ、画像の
１ライン分を記憶して１ライン分の遅延を作るラインメ
モリＬＭ１，ＬＭ２、シフトレジスタＳＲ、フィルタの
重み係数を記憶するデータメモリＤＭ、演算回路ＰＥ、
加算回路を含むリンケージユニットＬＵ１，ＬＵ２から
構成されている。図２(b)は、図２(a)の半導体集積回路
を３ｘ３の空間フィルタの計算に用いた場合の計算の方
法を示した例である。図２(b)において、Ｆ32，Ｆ(x+i)
(Y+j)は、それぞれ、入力画像のフレームにおける、第
３行、第２列の画素の値（濃淡値）と、第(x+i)行、第
(Y+j)列の画素の値を示す。また、Ｗij，Ｗ-1-1,..,Ｗ1
1は、フィルタ係数、Ｒxyは、演算出力画像のフレーム
の第x行、第Y列の画素の値を示す。この図を用いて、図
２(a)の半導体集積回路の動作を説明する。よく知られ
ているように、３ｘ３の空間フィルタの計算では、Ｒxy
の値は、図２(b)に示した式のように、入力画像の画素
の値とフィルタ係数の積和演算であらわせる。Ｒxyの値
を求めるには、入力画像のフレームの第x行、第Y列の画
素を中心とする９つの入力画像の画素の値が必要にな
る。入力された画像データは、まず、前処理演算回路Ｐ
ＰＵに入力される。フィルタ処理ではしきい値処理を施
す必要がないため、入力された画像データは、そのま
ま、シフトレジスタＳＲとラインメモリＬＭ１に伝えら
れる。ラインメモリＬＭ１の出力は、１ライン分遅延さ
れて出力される。ラインメモリＬＭ１の出力は、ライン
メモリＬＭ２に入力されているので、さらに１ライン分
遅延されて出力される。このため、３ｘ３の空間フィル
タの計算に必要な入力画像の画素の値がライン毎に別々
のシフトレジスタに蓄えられる。図(b)には、F22を中心
とした９つの入力画像の画素の値がシフトレジスタに蓄
えられている様子を示した。シフトレジスタに蓄えられ
た９つの画素の値は、順番に演算回路ＰＥ１，ＰＥ２，
ＰＥ３に入力され、対応する係数との積が計算される。
乗算の結果は、リンケージユニットＬＵ１，ＬＵ２に入
力され、加算されて、この場合、Ｒ22の値が、求められ
る。このように、第２図に示した従来の、半導体集積回
路では、ラインメモリによる遅延を利用して、３つのラ
インに渡る画素の値を３つの演算回路に入力し、３つの
乗算を並列に処理している。このため、空間フィルタの
高速処理が可能である。上記の文献によれば、１．８ミ
クロンの加工技術によるＢｉＣＭＯＳデバイスで試作し
た結果、５１２ｘ５１２画素からなるテレビ画像につい
て、３ｘ３の空間フィルタの計算をリアルタイムで処理
できると報告されている。

【０００５】

【発明が解決しようとする課題】本発明が解決しようと
する第１の課題は、２次元データを用いた演算を高い並
列度で行う半導体集積回路を与えることであり、第２の
課題は、大量の２次元データを蓄えることのできる２次
元メモリセルアレーと２次元データを用いた演算を高い
並列度で行う複数の演算回路を高い集積度で半導体チッ
プに集積することである。

【０００６】前記したように、図２に示した従来の半導
体集積回路では、空間フィルタの計算において、一つの
出力画素の計算に必要な９個の乗算のうち３つずつを並
列に行うことにより高速処理を実現している。しかし、
さらに将来を考えるとさらに並列度を上げて高速化する
必要がある。

【０００７】テレビやワークステーション、パーソナル
コンピュータ、ゲーム機器等の画像の高品質化が進む
と、１フレームの画素数が増加し、画素の周波数はさら
に高速化される。また、より高画質化を目指して複雑な
処理が要求されるので演算量が増大し、ますます高速な
演算処理が要求される。また、近い将来、通信機能、画
面表示機能をもつ携帯機器が広く使われるようになると
予想されている。そのような機器では通信機能により受
信した動画像のデータにさまざまな処理を行って鮮明な
画面表示を行う必要があると考えられる。このような機
器においては、電源装置として電圧の低い電池が搭載さ
れ、それによって機器が駆動される。しかし、一般に、
電源電圧が低下するとほぼそれに比例して、半導体集積
回路の速度は低下するので、従来の半導体集積回路で
は、十分な演算速度ができない恐れがある。これを解決
するには、並列度を上げて、処理速度の低下を防ぐ必要
がある。したがって、より並列度が高く、高速に２次元
データの演算を行うことのできる半導体集積回路が望ま
れる。

【０００８】また、画像を扱う装置では、ＣＰＵによる
画像の生成、加工とＣＲＴへの描画を同時に行うため少
なくとも一画面のデータを記憶するいわゆる画像メモリ
が用いられる。この画像メモリと２次元データの演算を
高並列に行う装置を同一の半導体チップに集積すること
は、画像を扱う装置の小型化に寄与するため、特に、携
帯機器で望まれる。

【０００９】

【課題を解決するための手段】本発明の代表的な実施例
によれば、複数のデータ線(DG)と該複数のデータ線(DG)
と交叉する複数のワード線(W1〜W3)と上記複数のデータ
線(DG)と上記複数のワード線(W1〜W3)との所望の交点に
設けられた複数のメモリセルとを具備するメモリセルア
レー(MAR)と、上記複数のデータ線(DG)からの複数のデ
ータを並列に転送する並列データ転送回路(TRC)と、該
並列データ転送回路(TRC)により転送された上記複数の
データを入力信号とする複数の演算回路(PE1〜PEn)とを
具備し、上記並列データ転送回路(TRC)は上記複数の演
算回路の各演算回路に対して上記複数のデータ線(DG)の
２本以上のデータ線を順次選択して接続することにより
上記複数のデータの２つ以上のデータを上記複数の演算
回路(PE1〜PEn)の各演算回路に転送することが可能な如
く構成されるとともに上記複数の演算回路(PE1〜PEn)の
隣合う演算回路が同一のデータ線から同一のデータを入
力することが可能な如く構成されてなることを特徴とす
る半導体集積回路。

【００１０】

【作用】隣接する演算回路がアクセスできる２次元メモ
リアレーのデータ線の範囲は重なりを持つので、ある画
素の値をその画素の近傍の画素の値より計算する画像の
フィルタ演算を行うことができる。たとえば、３ｘ３の
フィルタでは、１つの出力画素の結果を得るために２次
元に分布した周辺の３ｘ３の入力画素を必要とするが、
同一ライン上の隣り合う画素を１つの演算回路に入力し
てライン方向のフィルタ演算を行うことができる。ま
た、演算回路が、複数のワード線の２本以上のワード線
が選択されることによって上記複数のデータ線群の１つ
のデータ線群に読みだされる複数のデータ群を用いて演
算を行うように設計されれば、３ｘ３の入力画素のう
ち、ライン方向に垂直な方向の画素を１つの演算回路に
入力してフィルタ演算を行うことができることになる。
従って、３ｘ３の画素を１つの演算回路に入力してフィ
ルタ演算を行うことができることになる。さらに隣接す
る演算回路が、並列データ転送回路を通じてアクセスで
きるデータ線の範囲は重なりをもつので、コンボリュー
ション演算や３ｘ３フィルタ等の２次元データを用いた
演算を複数の演算回路が並列に処理することができる。

【００１１】

【実施例】図１は、本発明による半導体装置の実施例
で、リアルタイムで入力される画像デ−タに対して３ｘ
３の空間フィルタの演算を行う装置の構成を示したもの
である。図１には、本実施例の構成と画像フレ−ムの画
素と、装置内のメモリセルの内容の対応、および、並列
デ−タ転送回路の制御方法を合わせて示した。本実施例
によれば、出力画像のフレ−ムの１ライン分の空間フィ
ルタの演算を並列に行うことができる。本実施例は、図
に示したように、入力される画素Ｆｘｙを１ライン分蓄
えて、並列に２次元メモリアレ−ＭＡＲに書き込むため
のシリアルアクセスメモリＳＡＭ１、シリアルアクセス
メモリＳＡＭ１から出力された画素の値を３ライン分記
憶するための２次元メモリアレ−ＭＡＲ，２次元メモリ
アレ−ＭＡＲの１ライン分の画素の値を並列に読みだし
てラッチするためのセンスアンプＳＡ，読みだした値を
演算回路群に並列に転送する並列デ−タ転送回路ＴＲ
Ｃ、フィルタ係数を記憶するデ−タメモリＤＭ，ならび
に積和演算を並列に行う演算回路群ＰＥ１，ＰＥ
２，．．，ＰＥｎより構成されている。以下、図１を用
いて本実施例の動作を説明する。

【００１２】まず、Ｐビットのデ−タよりなる入力画像
が、順番にシリアルアクセスメモリＳＡＭ１に入力され
る。入力画像の第１行の画素値Ｆ11,Ｆ12,..,Ｆ1kが、
たまったところで、並列に２次元メモリアレ−ＭＡＲの
ワ−ド線Ｗ１に書き込む。つづいて、同じように入力画
像の第２行，第３行の画素値が、シリアルアクセスメモ
リＳＡＭ１にたまる度にワ−ド線Ｗ２，Ｗ３に書き込
む。以上で、出力画像のフレ−ムの１ライン分の画素の
値を計算するのに必要な３ライン分のデ−タが２次元メ
モリアレ−ＭＡＲに準備されたことになる。このとき
の、入力画像のフレ−ムと２次元メモリアレ−ＭＡＲの
ワ−ド線上のデ−タとの対応は、図１左下に示したよう
になっている。

【００１３】次のラインのデ−タが、シリアルアクセス
メモリＳＡＭ１に書き込まれている間に、出力画像のフ
レ−ムの第２行の画素の値Ｒ11,Ｒ12,..,Ｒ1kを並列に
計算する。このとき、並列デ−タ転送回路の制御は、図
１右下に示してあるように、９回の演算サイクルで実行
される。まず、第１サイクルでは、２次元メモリアレ−
ＭＡＲのワ−ド線Ｗ１に記憶した１ライン分の入力画像
を読みだし、デ−タ線群ＤＧを通じてセンスアンプＳＡ
にラッチする。ここで、並列転送回路ＴＲＣを構成する
セレクタＳＥＬのスイッチＬ，Ｃ，Ｒのうち、Ｌをオン
にする。これにより、並列転送回路ＴＲＣを通じて演算
回路ＰＥ１に入力画素Ｆ11、演算回路ＰＥ２に入力画素
Ｆ12、．．，演算回路ＰＥｎに入力画素Ｆ1k-2を転送す
る。同時に、デ−タメモリＤＭより重み係数Ｃ-1-1を読
みだし、演算回路に入力された入力画素との乗算を行
う。つづいて、第２サイクルでは、セレクタＳＥＬ内の
スイッチＣをオンにして、並列転送回路を通じて演算回
路ＰＥ１に入力画素Ｆ12、演算回路ＰＥ２に入力画素Ｆ
13、．．，演算回路ＰＥｎに入力画素Ｆ1k-1を入力し、
重み係数Ｃ-10と入力画素との乗算を行う。第３サイク
ルでは、セレクタＳＥＬ内のスイッチＲをオンにして、
並列転送回路を通じて同様にして、演算回路ＰＥ１に入
力画素Ｆ13、演算回路ＰＥ２に入力画素Ｆ14、．．，演
算回路ＰＥｎに入力画素Ｆ1kを入力し、重み係数Ｃ-11
と入力画素との乗算を行う。こうして、２次元メモリア
レ−ＭＡＲのワ−ド線Ｗ１に記憶した入力画像を使用し
た後、今度はワ−ド線Ｗ２を選択して１ライン分の入力
画像を読みだし、センスアンプにラッチする。そして、
第４サイクルでは、セレクタＳＥＬ内のスイッチＬをオ
ンにして、演算回路ＰＥ１に入力画素Ｆ21、演算回路Ｐ
Ｅ２に入力画素Ｆ22、．．，演算回路ＰＥｎに入力画素
Ｆ2k-2を転送し、重み係数Ｃ0-1との乗算を行い、先に
計算した値に加算する。つづいて、第５サイクルでは、
セレクタＳＥＬ内のスイッチＣをオンにして、演算回路
ＰＥ１に入力画素Ｆ22、演算回路ＰＥ２に入力画素Ｆ2
3、．．，演算回路ＰＥｎに入力画素Ｆ2k-1を入力し、
重み係数Ｃ00との乗算を行い、先に計算した値に加算す
る。同様にして、第６サイクルでは、セレクタＳＥＬ内
のスイッチＲをオンにして、演算回路ＰＥ１に入力画素
Ｆ23、演算回路ＰＥ２に入力画素Ｆ24、．．，演算回路
ＰＥｎに入力画素Ｆ2kを入力し、重み係数Ｃ01と入力画
素との乗算を行い、先に計算した値に加算する。さらに
第７から９サイクルで、同様な計算をワ−ド線Ｗ３を選
択して行うと演算回路ＰＥ１，ＰＥ２，．．，ＰＥｎに
は、出力フレ−ムの第２ラインの画素の値Ｒ22，Ｒ2
3，．．，Ｒ2k-1が求まる。これをシリアルアクセスメ
モリＳＡＭ２に並列に転送して、順に出力する。なお、
端の画素については、必要な入力画素がないので図示し
たようにそのまま転送すればよい。出力画像の次の１ラ
イン分の演算を行うには、同様の動作を繰り返せばよ
い。すなわち、シリアルアクセスメモリＳＡＭ１に１ラ
イン分の画素情報がたまったら、１ラインの画素情報を
２次元メモリアレ−の最も古く書き替えたワ−ド線に転
送し、次のライン分の画素情報がシリアルアクセスメモ
リＳＡＭ１に書き込まれている間に出力画像の１ライン
分演算を行う。こうして、本実施例によれば、出力フレ
−ムの同一のライン上の複数の画像の２次元の３ｘ３空
間フィルタ演算を並列にリアルタイムで処理することが
できる。個々の演算回路は、画像の１ライン分が入力さ
れる時間内に演算とデ−タ転送を終えればよい。このた
め、１つの画素が入力される時間毎に演算していた従来
に較べて演算に使える時間が長くなる。言い換えると入
力画素の周波数が高い場合でもリアルタイムの処理が可
能となる。

【００１４】また、上記で説明したように、本実施例で
は一つのセンスアンプにラッチした情報を、並列デ−タ
転送回路ＴＲＣを通じて、異なる演算回路に転送するこ
とが可能である。このため、センスアンプにラッチした
デ−タを演算中にセンスアンプ間で移動させたり、演算
回路間でデ−タの転送をすることなく、２次元空間フィ
ルタあるいはコンボリュ−ション演算を並列に処理する
ことができる。このため、センスアンプ間や演算回路間
の転送動作のための余分な回路が不要なため、高集積で
低消費電力な装置を実現できる。図１に示したように、
本実施例では演算回路を２次元メモリアレ−ＭＡＲの直
下に配置した。このため、２次元メモリアレ−から演算
回路間へのデ−タ転送距離が、ほぼ一定で、しかも非常
に短くできる。このため、転送にかかわる遅延時間が小
さいという利点に加えて、演算回路間でのばらつきが小
さく演算回路間で同期をとることが容易であるという利
点もある。また、並列デ−タ転送回路と演算回路はメモ
リアレ−の直下に近接して配置されているので、高集積
化が可能で、画素情報の転送に伴う消費電力も小さく押
さえることができる。

【００１５】図１の実施例は、３ｘ３のフィルタの計算
を行う装置であった。このため、並列デ−タ転送回路
は、一つの演算回路と３画素分のデ−タ線を接続し、隣
接する演算回路との間で、２画素分の重なりをもって、
センスアンプと演算回路を接続していた。容易にわかる
ように、図１の実施例において、並列デ−タ転送回路と
メモリアレ−の構成を変更することにより、３ｘ３以上
の任意の大きさのフィルタの演算を行うことができる。
図３は、５ｘ５のフィルタの演算を行うことのできる演
算装置の構成例を示した実施例である。本実施例は、図
１の実施例において、２次元メモリアレ−ＭＡＲのワ−
ド線の数を５本に、並列デ−タ転送回路ＴＲＣの重なり
を４画素に、それぞれ増加したものである。並列デ−タ
転送回路ＴＲＣを構成するセレクタＳＥＬとして、５Ｐ
ビットのデ−タからＰビットのデ−タを選択する５対１
のセレクタを用い、デ−タメモリの容量も増やして、５
ｘ５のフィルタに必要な、２５個の係数を記憶できるよ
うにした。本実施例では、１つの演算回路が、５つの画
素に相当するセンスアンプから、デ−タを受け取ること
ができ、隣接する演算回路でデ−タ線群ＤＧのうち４画
素分のデ−タ線を共用している。このため、図１の実施
例と同様に２次元メモリアレ−のワ−ド線を順番に選択
しながら、５ｘ５のフィルタの演算を並列に行うことが
できる。なお、本実施例では、５ｘ５のフィルタの演算
だけではなく、５本のワ−ド線のうちの４本と、１つの
転送回路ＴＲＣに接続されている５組の配線のうち、４
組を用いることにより、４ｘ４のフィルタを構成できる
ことは容易にわかる。同様にして、３ｘ３や２ｘ２のフ
ィルタの演算も可能である。

【００１６】図１、３の実施例では、画素の値をＰビッ
トで表わすと、デ−タ線Ｐ本毎に一つの演算回路を配置
すればよい。例えば、画素の値が、８ビットの精度で表
現される場合には、演算回路は８本のデ−タ線のピッチ
に収まるように配置すればよい。しかし、演算回路の規
模が大きい場合や、あるいは２次元メモリアレ−のデ−
タ線のピッチが狭い場合等には、演算回路を配置するの
が困難な場合も考えられる。

【００１７】その場合には、図４のような実施例を用い
ることができる。図４は３ｘ３のフィルタの計算を行う
図１の装置において、演算回路のレイアウトピッチを緩
くするための１実施例である。本実施例では、シリアル
アクセスメモリＳＡＭ１に入力された１ライン分の入力
画像を、ディストリビュ−タＤＩＳから構成される並列
デ−タ転送回路ＴＲＣ１を通じて３ライン文の容量をも
つレジスタＲＧ１へ転送し、３倍のレイアウト巾に範囲
に１ライン分の演算回路を配置した。このため、演算回
路のレイアウトピッチは、図１の実施例の３倍になる。
図１の実施例では、１個の演算回路は、３画素分のデ−
タ線からのデ−タ転送が可能で、隣接する演算回路での
転送経路が２本ずつ重なっていた。これに対して、本実
施例では、１個の演算回路は、９画素分のデ−タ線から
のデ−タ転送が可能で、隣接する演算回路間で、６本の
デ−タ線を共有するように並列デ−タ転送回路を構成し
ている。以下、図４を用いて本実施例の動作を説明す
る。

【００１８】まず、入力画像の第１ラインが、シリアル
メモリＳＡＭ１に蓄積されたら、全てのディストリビュ
−タＤＩＳ内のスイッチＬを導通してレジスタＲＧ１に
並列に書き込む。続いて、入力画像の第２ラインが、シ
リアルメモリＳＡＭ１に蓄積されたら、今度は、全ての
ディストリビュ−タＤＩＳ内のスイッチＣを導通してレ
ジスタＲＧ１に並列に書き込む。さらに、入力画像の第
３ラインが、シリアルメモリＳＡＭ１に蓄積されたら、
全てのディストリビュ−タＤＩＳ内のスイッチＲを導通
してレジスタＲＧ１に並列に書き込む。こうして、レジ
スタＲＧ１に書き込まれた、連続する第１、２、３ライ
ンの画像をレジスタＲＧ１からデ−タ線群ＤＧを通じて
ＲＧ２に並列に転送すると、レジスタＲＧ２には、出力
画像の第２ラインの演算を行うのに必要な３ライン分の
入力画像の画素が、そろったことになる。これらのデ−
タを並列デ−タ転送回路ＴＲＣ２を通じて、演算回路に
転送して出力画像の第２ライン画素の値を求める。な
お、デ−タの転送と演算は、入力画像の第４ラインが、
シリアルメモリＳＡＭ１に書き込まれている間に行う必
要がある。出力画像の第２ライン画素の値の計算が終了
し、入力画像の第４ラインが、シリアルメモリＳＡＭ１
に書き込まれたら、ディストリビュ−タＤＩＳのスイッ
チＬを導通してレジスタＲＧ１の内容の１／３を書き替
える。このとき、レジスタＲＧ１には、入力画像の第
２、３、４ラインの画像が揃うので、これをレジスタＲ
Ｇ１からＲＧ２に並列に転送して、出力画像の第３ライ
ンの演算を行う。１ライン分の入力画像が、シリアルア
クセスメモリＳＡＭ１に溜る度にこのような操作をつづ
けていけば、３ｘ３のフィルタの演算を連続して並列に
行うことができる。なお、上記の動作において、レジス
タＲＧ２から演算回路へどのようにデ−タを送って演算
を行うかについて、図５、６を用いて説明する。

【００１９】図５（ａ）、（ｂ）は、図４の実施例のた
めの並列デ−タ転送回路ＴＲＣ２の構成例を示してい
る。図５（ａ）に示したように、並列デ−タ転送回路Ｔ
ＲＣ２はセレクタＳＥＬが、２層に並んで接続され，個
々のセレクタＳＥＬには、３つの制御信号φLi，φCi，
φRiが、入力されている。セレクタＳＥＬは、図５
（ｂ）左に示したように３つのスイッチＬ，Ｃ，Ｒより
構成されている。制御信号φLiにより、スイッチＬが導
通すると、左側の入力信号ＩＮＬが、出力され、制御信
号φCiにより、スイッチＣが導通すると、中央の入力信
号ＩＮＣが、制御信号φRiにより、スイッチＲが導通す
ると、右側の入力信号ＩＮＲが、それぞれ出力される。
これらのスイッチは、図５（ｂ）右に示したようにＭＯ
Ｓトランジスタを並列に接続することにより構成でき
る。図５（ａ）には、レジスタＲＧ２に、入力画像の第
１、２、３ラインが、転送された状態を示している。前
記したように、この状態において、出力画像の第２ライ
ンを並列に演算するための画素デ−タを演算回路に転送
する必要がある。図６に、そのための制御信号のタイミ
ングを示した。図６において、φL1，φC1，φR1およ
び、φL2，φC2，φR2は、それぞれ、図５（ａ）の並列
デ−タ転送回路ＴＲＣ２を構成するセレクタＳＥＬの制
御信号である。それぞれの時刻に、並列デ−タ転送回路
ＴＲＣ２の出力のうち左端の４つのＴＮＯ０，ＴＮＯ
１，ＴＮＯ２，ＴＮＯ３にどの画素デ−タが、出力され
るかという事も図６に示してある。図５（ａ）に示した
ように、演算回路ＰＥ１には、並列デ−タ転送回路ＴＲ
Ｃの出力ＴＮＯ１が、接続されている。したがって、図
６より、演算回路ＰＥ１には、Ｆ１１，Ｆ１２，Ｆ１
３，Ｆ２１，Ｆ２２，．．と画素Ｆ２２を中心とした３
ｘ３の画素デ−タが、入力されることがわかる。同様に
して、演算回路ＰＥ２には、画素Ｆ２３を中心とした３
ｘ３の画素デ−タが、演算回路ＰＥ３には、画素Ｆ２４
を中心とした３ｘ３の画素デ−タが、入力される。した
がって、演算回路ＰＥ１，ＰＥ２，ＰＥ３，．．によっ
て、出力画像の第２ライン分の演算を並列に行うことが
できる。出力画像の第３ライン以降の演算も同様にして
行うことができる。なお、左端のＴＮＯ０については、
３ｘ３のフィルタの演算を行うことができないので図１
と同様に、演算回路を通さないで、そのまま出力するよ
うにした。以上のように、図４、５、６に示した実施例
によれば、演算回路のレイアウトピッチを緩和したうえ
で、２次元空間フィルタ演算を出力画像の１ライン毎に
並列に行うことができる。なお、ここでは３ｘ３フィル
タについて示したが、それ以上の大きさのフィルタの演
算用にも容易に拡張できる。

【００２０】図７は、３ｘ３のフィルタの計算を行う図
１の装置において、演算回路のレイアウトピッチを緩く
するための第２の実施例である。図４では、図１の装置
と同数の演算回路を３倍のレイアウト巾に配置すること
により、レイアウトピッチの緩和を実現した。それに対
して本実施例では、演算回路の数を１／３にして、これ
らを図１の実施例と同じレイアウト巾に配置することに
よりレイアウトピッチの緩和を図った。図８（ａ）、
（ｂ）は、図７の実施例のための並列デ−タ転送回路Ｔ
ＲＣ１の構成例を示している。図８（ａ）には、センス
アンプＳＡに、入力画像の第１ラインの画素の値Ｆ１
１，Ｆ１２，．．．が、転送された状態を示している。
並列デ−タ転送回路ＴＲＣ１は、図７に示したように５
ＰビットからＰビットを選ぶ一種の５対１のセレクタＳ
ＥＬで構成される。図８（ａ）には、図７のセレクタＳ
ＥＬを２ＰビットからＰビットを選ぶ一種の２対１のセ
レクタＳＥＬ2-1を用いて構成する実施例を示した。セ
レクタは、３層に並んで接続されており、個々のセレク
タＳＥＬ2-1には、２つの制御信号φLi，φRiが、入力
されている。セレクタＳＥＬ2-1は、図８（ｂ）左に示
したように２つのスイッチＬ，Ｒより構成されている。
制御信号φLiにより、スイッチＬが導通すると、左側の
入力信号ＩＮＬが出力され、制御信号φRiによりスイッ
チＲが導通すると、右側の入力信号ＩＮＲが、それぞれ
出力される。これらのスイッチは、図８（ｂ）右に示し
たようにＭＯＳトランジスタを並列に接続することによ
り構成できる。

【００２１】以下、図９を用いて、図７、８に示した実
施例の動作を説明する。図９において、（φL1，φR
1），（φL2，φR2）および、（φL3，φR3）は、それ
ぞれ、図８に示した並列デ−タ転送回路ＴＲＣ１を構成
するセレクタＳＥＬの制御信号である。図９には、ワ−
ド線の選択及び上記制御信号のタイミング、並列デ−タ
転送回路ＴＲＣ１の出力のうち左端の４つのＴＮＯ０，
ＴＮＯ１，ＴＮＯ２，ＴＮＯ３から出力される画素デ−
タ、および、並列デ−タ転送回路ＴＲＣ２内のディスト
リビュ−タＤＩＳのスイッチＬ，Ｃ，Ｒを導通させるタ
イミングを示してある。本実施例では、演算回路の数を
１／３にしたため、一つの演算回路で連続する３つの出
力画素の演算を行う。まず、入力画像の第１ラインが、
図７のシリアルメモリＳＡＭ１に蓄積された後、これを
２次元メモリアレ−ＭＡＲのワ−ド線Ｗ１に転送する。
第２、第３ラインも同様にワ−ド線Ｗ２、Ｗ３に転送し
てから、出力画像の第２ラインの演算を開始する。ワ−
ド線Ｗ１上の入力画像の第１ラインをデ−タ線群ＤＧを
通じて読みだし、図８（ａ）に示したように、センスア
ンプに左から入力画像の画素Ｆ11，Ｆ12，Ｆ13．．，を
ラッチした後、図９のサイクルｔ１の欄に示したよう
に、並列デ−タ転送回路ＴＲＣ１内のセレクタＳＥＬの
制御信号を切り替える。すると、並列デ−タ転送回路Ｔ
ＲＣの出力、ＴＮＯ１，ＴＮＯ２，ＴＮＯ３を通して演
算回路ＰＥ１にＦ11、ＰＥ２にＦ14、ＰＥ３にＦ1
7、.....が転送されるので、デ−タメモリから読みだし
た重み係数との乗算を乗算器ＭＴ１，ＭＴ２，．．，で
行い、結果をレジスタＲＧ１，ＲＧ２，．．に蓄える。
つづいて、図９のサイクルｔ２の欄に示したように、セ
レクタＳＥＬの制御信号を切り替えると今度は、ＰＥ１
にＦ12、ＰＥ２にＦ15、ＰＥ３にＦ18、.....が、転送さ
れる。これらのデ−タと、重み係数との乗算を行い、レ
ジスタに蓄えた先の結果と加算して、再び、レジスタに
蓄える。さらに、図９のサイクルｔ３の欄に示したよう
に、制御信号を切り替え、ＰＥ１にＦ13、ＰＥ２にＦ1
6、ＰＥ３にＦ19、.....を転送し、乗算を行い先の結果
に加算する。ここまでの結果を図７の並列デ−タ転送回
路ＴＲＣ２内のディストリビュ−タＤＩＳのスイッチＬ
を通じて、シリアルアクセスメモリＳＡＭ２に書き込
む。シリアルアクセスメモリＳＡＭ２には、デ−タが、
間欠に書き込まれる。

【００２２】次に、センスアンプに第１ラインの入力画
素をラッチしたまま、図９のサイクルｔ４からｔ６に示
したようなデ−タの転送を行い演算結果をディストリビ
ュ−タＤＩＳのスイッチＣを導通して、シリアルアクセ
スメモリＳＡＭ２に間欠に書き込む。

【００２３】さらに、つづいて、センスアンプに第１ラ
インの入力画素をラッチしたまま、図９のサイクルｔ７
からｔ９に示したようなデ−タの転送を行い演算結果を
ディストリビュ−タＤＩＳのスイッチＲを導通して、シ
リアルアクセスメモリＳＡＭ２に間欠に書き込む。この
後、ワ−ド線Ｗ２を選択してセンスアンプに第２ライン
の入力画素をラッチし、同様の演算を行う。ただし、サ
イクルｔ１，ｔ４，ｔ７の始めに、第１ラインの入力画
素を使って得た結果をシリアルアクセスメモリＳＡＭ２
から、図７に示したレジスタＲＧ１，ＲＧ２，．．に取
り込み、それに新たに求めた乗算結果を加算しておく。
同様の動作をワ−ド線Ｗ３を選択してセンスアンプに第
３ラインの入力画素をラッチして行うとＳＡＭ２には、
出力画像の第２ラインの全ての画素の値が求まる。１ラ
イン分の入力画像が、シリアルアクセスメモリＳＡＭ１
に溜る度にこのような操作をつづけていけば、３ｘ３の
フィルタの演算をつづけて行うことができる。本実施例
では、図４の実施例と同じように演算回路のレイアウト
ピッチを図１の実施例の３倍にできるという利点があ
る。本実施例では、１つの演算回路が、連続した３つの
出力画素の演算を行うので、演算回路の数が１／３で済
み、多くの演算回路を１つのチップ上に集積できない場
合に適している。なお、容易に分かるように、演算回路
のピッチをさらに緩和するには、１つの演算回路が、連
続した３画素以上の演算をするように構成すればよい。
容易にわかるように、そのためには、隣接する演算回路
での転送経路の重なりを２本にしたまま、一つの演算回
路にさらに多数のセンスアンプからのデ−タ転送が可能
なように転送ネットワ−クを構成すればよい。

【００２４】以上、第９図までで説明した実施例では、
２次元の線形フィルタを例に説明を行った。これらの実
施例をもちいれば、フィルタの大きさ、係数を変えるこ
とにより、画像中の線やエッジの強調、あるいは、平滑
化等が、高速に処理できる。また、演算回路の機能を変
えることにより、特定パタ−ンの抽出，あるいはメディ
アンフィルタ等の非線形フィルタの演算も高速に行うこ
とができる。さらに、上記の実施例は、２次元に分布し
た近傍セルの情報を用いて出力の演算を行うものであれ
ば、上記以外のさまざまな演算、たとえば、セルオ−ト
マトンや、近傍ニュ−ロンとのみ結合されたニュ−ラル
ネットワ−クの演算等にも利用できることはもちろんで
ある。なお、上記の実施例を説明する図面では、２次元
メモリセルアレ−には、処理に必要な数ライン文の画素
のデ−タのみを蓄えるようになっていた。しかし、２次
元メモリセルアレ−のワ−ド線の本数を増やすことによ
り、さらに多くのラインの画素デ−タを蓄えることも容
易である。例えば、１フレ−ム分のデ−タを蓄えるよう
にすれば、いわゆるフレ−ムメモリとしても用いること
ができる。その場合には、２次元メモリセルアレ−の一
部のみに演算を施し、残りは、そのまま、シリアルに読
み出して出力することにより、画面の一部のみにフィル
タ等の処理を施すようにできる。また、ワ−ド線の制御
とを変更するだけで、演算を施す領域を移動することも
容易に可能である。

【００２５】以下では、フィルタ以外に本発明を適用し
た例として、動きベクトルの検出のための実施例を示
す。動きベクトルの検出は、デジタル動画像の圧縮伸長
において有用な処理であるが、演算量が非常に多いた
め、高速に動きベクトルの検出を行う装置が望まれてい
る。良く知られているように、動きベクトルの検出は、
入力画像を複数の画素より構成されるブロックに分解
し、個々のブロックについて、参照画像の対応する位置
のブロックおよびその近傍にある複数のブロックと比較
して最も距離の小さいブロックを求め、入力画像のブロ
ックとの座標の差を求めることにより行われる。

【００２６】図１０および図１１に示したのは、本発明
を応用して動画像の動きベクトルの演算を行う装置の実
施例である。以下では、説明を簡単にするため、ブロッ
クの大きさを３ｘ３画素、探索範囲を上下左右２画素と
するが、本実施例はこれらの数字に限定されるものでは
なく、容易に拡張できる。図１０に動きベクトルの演算
を行う装置を、図１１に、図１０において求めたブロッ
ク間距離の最小値を求めて、動きベクトルを出力する最
小距離演算部の構成を示した。以下、本実施例の構成と
動作を説明する。

【００２７】図１０の装置では、入力画像の画素Ｆｘｙ
と比較に用いる参照画像の画素ＲＥＦｘ'ｙ'は、それぞ
れ、シリアルアクセスメモリＳＡＭ２及びＳＡＭ１にリ
アルタイムで入力される。シリアルアクセスメモリに入
力された後に、それぞれ、３ライン分の２次元バッファ
アレ−ＢＡＦ２，ＢＡＦ１に転送され、さらに比較のた
めの２次元メモリアレ−ＭＡＲ２，ＭＡＲ１へと転送さ
れる。２次元メモリアレ−ＭＡＲ２は、３ライン分の入
力画像が、記憶できるので、３ｘ３画素の大きさのブロ
ックが１列記憶できる。一方、２次元メモリアレ−ＭＡ
Ｒ１には、ＭＡＲ２内の入力画像のブロックに相当する
位置に加えて上下２ライン分加えた７ライン分の入力画
像が記憶できる。なお、シリアルアクセスメモリＳＡＭ
２に入力される入力画像は、ＳＡＭ１に入力される参照
画像より２ライン遅れて入力され、１ライン分のデ−タ
が溜る度にＳＡＭ１，２から各々ＢＡＦ１，２、ＭＡＲ
１，２へとデ−タが転送される。これにより、ＭＡＲ１
内の画像は、ＭＡＲ２内の入力画像のブロックに相当す
る位置に加えて上下２ライン分を加えたものになる。３
ライン分の２次元バッファアレ−ＢＡＦ２，ＢＡＦ１
は、１列分のブロックの動きベクトルを求めている間に
次列のブロックの動きベクトルを求めるためのデ−タを
一時的に蓄えておくためのものである。１列分のブロッ
クの動きベクトルの演算が終了する度にこれらの２次元
バッファアレ−ＢＡＦ１，ＢＡＦ２のデ−タは、ＭＡＲ
１，ＭＡＲ２へ転送され、次の１列分のブロックの動き
ベクトルの演算を行っていく。前記したように動きベク
トルを求めるためには、入力画像のブロックと上下左右
に位置をずらした参照画像のブロックの間の距離を計算
する必要がある。ブロックの間の距離は、1つのブロッ
クを構成する画素と片方のブロックを構成する画素の値
の差を合計することによって求めることができる。図１
０の実施例では、演算回路ＰＥ１，．．，ＰＥｎによ
り、メモリアレ−ＭＡＲ２とＭＡＲ１から読みだされた
画素間の距離を並列に計算する。メモリアレ−ＭＡＲ２
のワ−ド線を１本ずつ選択する度に並列デ−タ転送回路
ＴＲＣ２の制御信号φL，φC，φRを切り替えると、演
算回路毎に異なるブロックの画素を転送することができ
る。一方、メモリアレ−ＭＡＲ１には、ＭＡＲ２内の入
力画像のブロックに相当する位置に加えて上下２ライン
余分に参照画像のデ−タがある。したがって、ワ−ド線
を切り替えることにより、入力画像のブロックに相当す
る位置に加えて上下２画素の範囲で、転送する画素のy
座標を変えることができる。さらに、並列デ−タ転送回
路ＴＲＣ1の制御信号を切り替えることにより、x方向に
も入力画像のブロックに相当する位置に加えて左右２画
素合計７画素の範囲で、位置をずらした画素を各演算回
路に転送することができる。従って、演算回路に入力さ
れる参照画像のブロックの座標は、入力画像に対して、
ｘ，ｙ方向に２画素の範囲でシフトすることが可能であ
る。なお、並列デ−タ転送回路ＴＲＣ１の信号線には、
４本ずつ重なりが必要であるが、ＴＮ１の信号線には、
重なりは不要である。

【００２８】入力画像のブロックと参照画像のブロック
との間の距離は、次のようにして求められる。まず、座
標のシフト量を固定して、入力画像のブロックと参照画
像のブロックの画素を各演算回路ＰＥ１，．．，ＰＥｎ
に転送する。演算回路で求めた画素間の距離は、アキュ
ムレ−タＡｃｃ１，．．，ＡＣＣｎに転送され、１ブロ
ック分の値が加算される。こうして求めたブロック間の
距離は、最小距離演算部ＭＩＮ１，．．，ＭＩＮｎへ転
送される。最小距離演算部では、ブロック間の距離が最
小となる座標のシフト量を求める。最小距離演算部の構
成は図１１に示した。図１１を用いて動作を説明する。
図１１に示したように、最小距離演算部ＭＩＮｉは比較
回路ＣＯＭ、レジスタＲＥＧ１，ＲＥＧ２およびスイッ
チＳＷＢ１，ＳＷＢ２より構成されている。特定のシフ
ト量Δｘ，Δｙについてブロック間の距離ＢＬＤｉ（Δ
ｘ，Δｙ）が求まると比較回路ＣＯＭに入力される。比
較回路ＣＯＭによって、新しく求めたブロック間の距離
ＢＬＤｉ（Δｘ，Δｙ）と、既に求めてレジスタＲＥＧ
１に記憶しておいた別のシフト量Δｘ’，Δｙ’につい
てのブロック間の距離ＢＬＤｉ（Δｘ’，Δｙ’）とが
比較される。その結果、ＢＬＤｉ（Δｘ，Δｙ）の方が
小さければスイッチＳＷＢ１が導通してレジスタＲＥＧ
１の内容がＢＬＤｉ（Δｘ，Δｙ）に更新される。レジ
スタＲＥＧ２には、シフト量（Δｘ’，Δｙ’）が、記
憶されているが。こちらも、スイッチＳＷＢ２も導通し
て（Δｘ，Δｙ）に更新される。逆に、ＢＬＤｉ（Δ
ｘ，Δｙ）の方が大きい場合には、スイッチＳＷＢ１，
ＳＷＢ２は導通せず、レジスタの内容は更新されない。
以上のような動作をすべてのシフト量で行うことにより
レジスタＲＥＧ２には、ブロック間の距離が最小となる
シフト量、すなわち動きベクトルＭＣが求まる。図１０
では、１列分のブロックの動きベクトルが並列に求まる
ので、これをシリアルアクセスメモリＳＡＭ３へ転送し
て順次チップ外に出力する。

【００２９】以上説明したように、図１０、１１の実施
例によれば、リアルタイムで入力される画像について、
１列分のブロックの動きベクトルを並列に求めることが
できる。従って、動きベクトルを利用した動画像の圧
縮、伸長システムに、本実施例にもとずく半導体集積回
路を搭載すれば、高速の処理を行うことが可能となる。
なお、図１０の構成においても、図４、図７のような方
法で、演算回路のピッチを緩和できることは、もちろん
である。

【００３０】これまで、本発明を用いた実施例を説明し
てきた。これまで説明してきた実施例では、１ライン分
以上の画素デ−タを記憶できるワ−ド線をもつ２次元メ
モリアレ−を用いていた。しかし、ワ−ド線の長さが余
り長いと配線容量、抵抗が増大して、高速の駆動が困難
になる場合がある。そのような場合には、アレ−を分割
すればよい。ただし、その場合には、単純に分割する
と、サブアレ−の端に配置した演算回路では、必要な画
素が、隣のサブアレ−に存在することになり、アクセス
パスを特別に設ける必要が生じてしまう。これを避ける
には、サブアレ−の端の画素デ−タを、隣接するサブア
レ−間で２重にもてばよい。また、実施例を説明するた
めの図では、２次元メモリアレ−の詳細な構成、あるい
は、制御信号の発生法等については説明を省略したが、
これらは、通常のＬＳＩに用いられている技術で容易に
構成できる。例えば、２次元メモリアレ−には、１トラ
ンジスタセルより成るＤＲＡＭアレ−を用いることがで
きる。その場合には、２次元メモリアレ−を高集積に作
ることができるので、ＳＲＡＭアレ−等を用いた場合に
比較して、同じチップサイズで演算回路を多数集積でき
る。このため、より高速な処理を行うことができる。な
お、これまで説明してきたように、本発明の実施例で
は、短時間のうちにメモリアレ−の情報をすべて使用す
る場合が多い。そのため、ＤＲＡＭアレ−を用いる場合
でも、演算中は自動的にリフレッシュが行われる。した
がって、演算を中断してリフレッシュを行う必要がない
という利点がある。

【００３１】

【発明の効果】本発明による半導体集積回路によれば、
２次元空間フィルタ、コンボリュ−ション演算、あるい
は画像間の動きベクトルの探索のための演算など２次元
のデ−タを用いた演算を、並列に処理することが可能で
ある。このため、上記の演算をリアルタイムで高速に処
理できる。

【図面の簡単な説明】

【図１】本発明による半導体集積回路の構成（３ｘ３空
間フィルタ）を示す実施例。

【図２】ラインメモリを用いた従来の半導体集積回路。

【図３】本発明をによる半導体集積回路の構成（５ｘ５
空間フィルタ）を示す実施例。

【図４】図１の実施例において、演算回路のレイアウト
ピッチを緩和するための第１の構成を示す実施例。

【図５】図４の実施例における並列デ−タ転送回路の構
成を示す実施例。

【図６】図４、５の実施例における並列デ−タ転送回路
の制御法を示す実施例。

【図７】図１の実施例において、演算回路のレイアウト
ピッチを緩和するための構成を示す第２の実施例。

【図８】図７の実施例における並列デ−タ転送回路の構
成を示す実施例。

【図９】図７、８の実施例における並列デ−タ転送回路
の制御法を示す実施例。

【図１０】本発明を用いた、動きベクトル演算装置の構
成を示す実施例。

【図１１】図１０の実施例における最小距離演算部の構
成を示す実施例。

【符号の説明】

ＳＡＭ１，ＳＡＭ２，ＳＡＭ３−−−−−−シリアルア
クセスメモリＭＡＲ，ＭＡＲ１，ＭＡＲ２−−−−−−−２次元メモ
リアレ− ＳＡ−−−−−−−−−−−−−−−−−−センスアン
プＤＧ−−−−−−−−−−−−−−−−−−デ−タ線群ＴＲＣ，ＴＲＣ１，ＴＲＣ２−−−−−−−並列デ−タ
転送回路ＳＥＬ−−−−−−−−−−−−−−−−−セレクタＤＩＳ−−−−−−−−−−−−−−−−−ディストリ
ビュ−タＰＥ１，ＰＥ２，．．，ＰＥｎ−−−−−−演算回路ＤＭ−−−−−−−−−−−−−−−−−−デ−タメモ
リＲＧ，ＲＧ１，ＲＧ２，．．，ＲＥＧ−−−レジスタＭＴ１，ＭＴ２，．．，ＭＴ(n/3)−−−−−乗算器ＡＤＤ１，ＡＤＤ２，．．，ＡＤＤ(n/3)−−加算器ＢＡＦ１，ＢＡＦ２−−−−−−−−−−−バッファＡＣＣ１，ＡＣＣ２，．．，ＡＣＣｎ−−−アキュムレ
−タＭＩＮ１，ＭＩＮ２，．．，ＭＩＮｎ−−−最小距離演
算部ＣＯＭ−−−−−−−−−−−−−−−−−比較回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者中川哲也東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者木内淳東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数のデータ線と該複数のデータ線と交叉
する複数のワード線と上記複数のデータ線と上記複数の
ワード線との所望の交点に設けられた複数のメモリセル
とを具備するメモリセルアレーと、上記複数のデータ線
からの複数のデータを並列に転送する並列データ転送回
路と、該並列データ転送回路により転送された上記複数
のデータを入力信号とする複数の演算回路とを具備し、上記並列データ転送回路は上記複数の演算回路の各演算
回路に対して上記複数のデータ線の２本以上のデータ線
を順次選択して接続することにより上記複数のデータの
２つ以上のデータを上記複数の演算回路の各演算回路に
転送することが可能な如く構成されるとともに上記複数
の演算回路の隣合う演算回路が同一のデータ線から同一
のデータを入力することが可能な如く構成されてなるこ
とを特徴とする半導体集積回路。
【請求項２】請求項１に記載の半導体集積回路におい
て、上記複数の演算回路の各演算回路は上記複数のワー
ド線の２本以上のワード線が選択されることによって上
記複数のデータ線の１本のデータ線に読みだされる複数
のデータを用いて演算を行うことを特徴とする半導体集
積回路。
【請求項３】請求項１又は請求項２の何れかに記載の半
導体集積回路において、外部から入力されるシリアルデ
ータを蓄えるとともに該シリアルデータを上記複数のデ
ータ線に並列に出力する第１のシリアルアクセスメモリ
と、上記複数の演算回路の出力データをシリアルデータ
に変換して外部に出力する第２のシリアルアクセスメモ
リとをさらに具備したことを特徴とする半導体集積回
路。
【請求項４】請求項１乃至請求項３の何れかに記載の半
導体集積回路において、上記複数の演算回路の各演算回
路は上記メモリセルアレーからの上記複数のデータと予
め定められた定数とを用いて演算を行うことを特徴とす
る半導体集積回路。
【請求項５】複数のデータ線群と該複数のデータ線群と
交叉する複数のワード線と上記複数のデータ線群と上記
複数のワード線との所望の交点に設けられた複数のメモ
リセルとを具備するメモリセルアレーと、上記複数のデ
ータ線群からの複数のデータ群を並列に転送する並列デ
ータ転送回路と、該並列データ転送回路により転送され
た上記複数のデータ群を入力信号とする複数の演算回路
とを具備し、上記並列データ転送回路は上記複数の演算回路の各演算
回路に対して上記複数のデータ線群の２つ以上のデータ
線群を順次選択して接続することにより上記複数のデー
タ群の２つ以上のデータ群を上記複数の演算回路の各演
算回路に転送することが可能な如く構成されるとともに
上記複数の演算回路の隣合う演算回路が同一のデータ線
群から同一のデータ群を入力することが可能な如く構成
されてなることを特徴とする半導体集積回路。
【請求項６】請求項５に記載の半導体集積回路におい
て、上記複数の演算回路の各演算回路は上記複数のワー
ド線の２本以上のワード線が選択されることによって上
記複数のデータ線群の１つのデータ線群に読みだされる
複数のデータ群を用いて演算を行うことを特徴とする半
導体集積回路。
【請求項７】請求項５又は請求項６の何れかに記載の半
導体集積回路において、外部から入力されるシリアルデ
ータを蓄えるとともに該シリアルデータを上記複数のデ
ータ線群に並列に出力する第１のシリアルアクセスメモ
リと、上記複数の演算回路の出力データをシリアルデー
タに変換して外部に出力する第２のシリアルアクセスメ
モリとをさらに具備したことを特徴とする半導体集積回
路。
【請求項８】請求項５乃至請求項７の何れかに記載の半
導体集積回路において、上記複数の演算回路の各演算回
路は上記メモリセルアレーからの上記複数のデータと予
め定められた定数とを用いて演算を行うことを特徴とす
る半導体集積回路。
【請求項９】複数のデータ線と該複数のデータ線と交叉
する複数のワード線と上記複数のデータ線と上記複数の
ワード線との所望の交点に設けられた複数のメモリセル
とを具備する第１と第２のメモリセルアレーと、上記第
１のメモリセルアレーの上記複数のデータ線からの複数
の第１データを並列に転送する第１の並列データ転送回
路と、上記第２のメモリセルアレーの上記複数のデータ
線からの複数の第２データを並列に転送する第２の並列
データ転送回路と、上記第１と第２の並列データ転送回
路により転送された上記複数の第１及び第２データを入
力信号とする複数の演算回路とを具備し、上記第１の並列データ転送回路は上記複数の演算回路の
各演算回路に対して上記複数の第１データ線の２つ以上
のデータ線を順次選択して接続することにより上記複数
の第１データの２つ以上のデータを上記複数の演算回路
の各演算回路に転送することが可能な如く構成されると
ともに上記複数の演算回路の隣合う演算回路が同一のデ
ータ線から同一のデータを入力することが可能な如く構
成され、上記第２の並列データ転送回路は上記複数の演算回路の
各演算回路に対して上記複数の第２データ線の２つ以上
のデータ線を順次選択して接続することにより上記複数
の第２データの２つ以上のデータを上記複数の演算回路
の各演算回路に転送することが可能な如く構成されると
ともに上記複数の演算回路の隣合う演算回路が同一のデ
ータ線から同一のデータを入力することが可能な如く構
成されてなることを特徴とする半導体集積回路。
【請求項１０】複数のデータ線群と該複数のデータ線群
と交叉する複数のワード線と上記複数のデータ線群と上
記複数のワード線との所望の交点に設けられた複数のメ
モリセルとを具備する第１と第２のメモリセルアレー
と、上記第１のメモリセルアレーの上記複数のデータ線
群からの複数の第１データ群を並列に転送する第１の並
列データ転送回路と、上記第２のメモリセルアレーの上
記複数のデータ線群からの複数の第２データ群を並列に
転送する第２の並列データ転送回路と、上記第１と第２
の並列データ転送回路により転送された上記複数の第１
及び第２データ群を入力信号とする複数の演算回路とを
具備し、上記第１の並列データ転送回路は上記複数の演算回路の
各演算回路に対して上記複数の第１データ線群の２つ以
上のデータ線群を順次選択して接続することにより上記
複数の第１データ群の２つ以上のデータ群を上記複数の
演算回路の各演算回路に転送することが可能な如く構成
されるとともに上記複数の演算回路の隣合う演算回路が
同一のデータ線群から同一のデータ群を入力することが
可能な如く構成され、上記第２の並列データ転送回路は上記複数の演算回路の
各演算回路に対して上記複数の第２データ線群の２つ以
上のデータ線群を順次選択して接続することにより上記
複数の第２データ群の２つ以上のデータ群を上記複数の
演算回路の各演算回路に転送することが可能な如く構成
されるとともに上記複数の演算回路の隣合う演算回路が
同一のデータ線群から同一のデータ群を入力することが
可能な如く構成されてなることを特徴とする半導体集積
回路。