JPH07281655A - Video signal generating circuit - Google Patents

Video signal generating circuit

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Publication number
JPH07281655A
JPH07281655A JP6096989A JP9698994A JPH07281655A JP H07281655 A JPH07281655 A JP H07281655A JP 6096989 A JP6096989 A JP 6096989A JP 9698994 A JP9698994 A JP 9698994A JP H07281655 A JPH07281655 A JP H07281655A
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JP
Japan
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memory
address
stored
data
video data
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Application number
JP6096989A
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Japanese (ja)
Inventor
Naoyuki Haraguchi
尚之 原口
Kazuhiro Kamei
和宏 亀井
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Kokusai Electric Corp
Original Assignee
Kokusai Electric Corp
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Publication date
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  • Controls And Circuits For Display Device (AREA)
  • Synchronizing For Television (AREA)

Abstract

PURPOSE:To facilitate synchronization between vertical- and horizontal- synchronizing signals and video data which a video signal generating circuit generates and to simplify the circuit. CONSTITUTION:Synchronism information of vertical- and horizontal- synchronizing signals and video data are stored in the same address of a memory 1 and in the address unit of n bits. The CPU 3 increments the address of the memory 1 while setting the address read from a ROM 2 as the first address in accordance with 1/n clocks from a 1/n frequency divider 4 using an internal DAMC to output the vertical- and horizontal-synchronizing signals and video data. The video signals are outputted by parallel/series conversion in a P/S converter 5.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、例えばカラーCRTデ
ィスプレイ装置等で文字発生器(C.G:キャラクタ・
ジェネレータ)を備えていないCRTディスプレイ装置
のビデオ信号入力制御装置に用いられるビデオ信号発生
回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a character generator (CG: character type) for a color CRT display device or the like.
The present invention relates to a video signal generation circuit used in a video signal input control device of a CRT display device that does not include a generator).

【0002】[0002]

【従来の技術】図4は従来のビデオ信号発生回路の構成
例を示すブロック図である。図4において、12はRO
M(Read Only Memory)であり、水平同期信号(H.S
ync.),垂直同期信号(V.Sync.)等の同期信号の期
間,パルス幅等を指定する同期信号データが格納されて
いる。13は、ROM12から前記同期信号の期間,パ
ルス幅等の同期信号データを読み出しCRTC14に入
力するパーソナルコンピュータ等の外部制御ユニット
(CPU)である。14はROM12から読み出された
同期信号データと基準クロック(CLK)とを入力し、
前記同期信号データに従いクロックをカウントし、水平
同期信号と垂直同期信号を出力するCRTC(CRT制
御器)である。
2. Description of the Related Art FIG. 4 is a block diagram showing a configuration example of a conventional video signal generating circuit. In FIG. 4, 12 is RO
M (Read Only Memory) and a horizontal synchronization signal (HS
sync.), vertical sync signal (V.Sync.), and the like, sync signal data that specifies the period, pulse width, etc. of sync signals. Reference numeral 13 is an external control unit (CPU) such as a personal computer for reading out the synchronizing signal data such as the period and the pulse width of the synchronizing signal from the ROM 12 and inputting it to the CRTC 14. Reference numeral 14 inputs the synchronization signal data read from the ROM 12 and the reference clock (CLK),
It is a CRTC (CRT controller) that counts clocks according to the synchronization signal data and outputs a horizontal synchronization signal and a vertical synchronization signal.

【0003】16は、CRTC14から出力される水平
同期信号と垂直同期信号と、クロックと、そのクロック
を1/n分周器15で1/n分周したクロックとを入力
し、垂直同期信号をトリガとして水平同期信号に対して
定められたバックポーチ期間後にデータ用メモリ11か
ら1アドレス分のデータを読み出し、1/nクロックご
とにアドレスをインクリメントするアドレス信号を出力
するアドレス発生器である。11は1アドレス当りnド
ットのデータを格納したビデオデータ用メモリである。
18は、メモリ11から1アドレス毎にパラレル出力さ
れるビデオデータを、ゲート17からのクロックによっ
てパラレル−シリアル変換し、シリアルビデオデータ
(ビデオ信号)として出力するパラレル−シリアル(P
/S)変換器である。17はアドレス発生器16から出
力されるディスプレイ期間を示すゲート信号によって前
記ディスプレイ期間の間だけ、入力されたクロックを通
してP/S変換器18に与えるゲート回路である。
Reference numeral 16 receives the horizontal synchronizing signal and the vertical synchronizing signal output from the CRTC 14, a clock, and a clock obtained by dividing the clock by 1 / n by the 1 / n divider 15 to input the vertical synchronizing signal. This is an address generator that reads one address of data from the data memory 11 after a back porch period determined for the horizontal synchronizing signal as a trigger and outputs an address signal that increments the address every 1 / n clock. A video data memory 11 stores data of n dots per address.
Reference numeral 18 denotes a parallel-serial (P) that converts the video data, which is output from the memory 11 in parallel for each address, into parallel-serial by the clock from the gate 17 and outputs it as serial video data (video signal).
/ S) converter. Reference numeral 17 denotes a gate circuit which gives a P / S converter 18 through the input clock during the display period only by the gate signal indicating the display period output from the address generator 16.

【0004】CPU13は、ROM12から水平同期信
号,垂直同期信号の期間,パルス幅等の同期信号データ
を読み出してCRTC14に設定する。CRTC14は
基準クロックCLKを同期幅分カウントとして水平同期
信号に相当するパルスを発生させ、期間の幅分カウント
するとリセットがかかり、水平同期信号(H.Sync.)
を出力する。また同様にH.Sync.をカウントし、垂直
同期信号(V.Sync.)も出力する。CRTC14から
出力されたH.Sync.とV.Sync.は、同期信号として
出力されるとともに、アドレス発生器16にも入力され
る。
The CPU 13 reads out the synchronizing signal data such as the period of the horizontal synchronizing signal and the vertical synchronizing signal and the pulse width from the ROM 12 and sets them in the CRTC 14. The CRTC 14 generates a pulse corresponding to the horizontal synchronizing signal by using the reference clock CLK as the synchronizing width count, and resets when the period width is counted, and the horizontal synchronizing signal (H.Sync.)
Is output. Similarly, H.264. Sync. Is counted and the vertical synchronizing signal (V. Sync.) Is also output. The H.264 output from the CRTC14. Sync. And V. Sync. Is output as a synchronization signal and also input to the address generator 16.

【0005】アドレス発生器16は、基準クロックCL
KとH.Sync.をカウントし、水平バックーチと垂直バ
ックポーチ分のパルスを生成し、H.Sync.と水平バッ
クポーチとV.Sync.と垂直パックポーチの期間は、メ
モリ11のアドレスをインクリメントしないようにする
とともに、ゲート17をOFF状態にするディセーブル
信号を出力する。このディセーブル期間以外はメモリ1
1のデータの先頭アドレスから1/nクロックごとにイ
ンクリメントし、メモリ11からビデオデータを読み出
してパラレル−シリアル変換器18に対して出力する。
The address generator 16 has a reference clock CL.
K and H. Sync. Is counted, pulses for horizontal back porch and vertical back porch are generated, and H.H. Sync., Horizontal back porch, and V. During the period of Sync. And vertical pack pouch, the address of the memory 11 is not incremented, and a disable signal for turning off the gate 17 is output. Memory 1 except this disable period
It increments every 1 / n clock from the start address of the data of 1 and reads the video data from the memory 11 and outputs it to the parallel-serial converter 18.

【0006】また、アドレス発生器16から出力する水
平バックポーチと垂直バックポーチのクロックとH.S
ync.のカウント数は、ハードウエアで一律に決定される
が、CPU13によってROM12からデータを読み出
して設定することもできる。パラレル−シリアル変換器
18は、メモリ11から出力されたパラレルビデオデー
タを、ゲート17からのクロックでシリアルデータに変
換して出力する。このシリアルに変換されたビデオデー
タがビデオ信号として出力されている。
Also, the clocks of the horizontal back porch and the vertical back porch output from the address generator 16 S
The count number of ync. is uniformly determined by hardware, but the CPU 13 can also read the data from the ROM 12 and set it. The parallel-serial converter 18 converts the parallel video data output from the memory 11 into serial data with the clock from the gate 17 and outputs the serial data. This serially converted video data is output as a video signal.

【0007】[0007]

【発明が解決しようとする課題】しかし、前述の従来の
回路構成では、次のような課題がある。即ち、H.Syn
c.とV.Sync.を発生させるために、CRTC14のよ
うなカウンタ群と、CRTC14にカウント数を設定す
るためのROM12とCPU13が必要である。また、
H.Sync.V.Sync.等の同期信号に同期したビデオ信
号を発生させるために、メモリの制御が複雑になる、即
ち、クロック,H.Sync.,V.Sync.を用いてディセ
ーブル信号を発生させるときに、パラレル−シリアル変
換器18から出力されるビデオ信号が設定されたタイミ
ングで出力されるように、メモリ11のセットアップ時
間やゲート17の遅延時間を考慮して発生させなければ
ならない。
However, the above-mentioned conventional circuit configuration has the following problems. That is, H. Syn
c. and V. In order to generate the Sync., A counter group such as the CRTC 14, a ROM 12 and a CPU 13 for setting the count number in the CRTC 14 are required. Also,
H. Sync.V. In order to generate a video signal synchronized with a synchronization signal such as Sync., The control of the memory becomes complicated, that is, clock, H.264. Sync., V. When generating the disable signal using Sync., The setup time of the memory 11 and the delay time of the gate 17 are set so that the video signal output from the parallel-serial converter 18 is output at the set timing. It must be generated in consideration.

【0008】本発明の目的は、H.Sync.,V.Sync.
等の同期信号を容易に出力させることのできるビデオ信
号発生回路を提供することにある。また、本発明の他の
目的は、前記同期信号に同期したビデオ信号を容易に出
力する、即ち、メモリの読み出し制御を容易に行うこと
のできるビデオ信号発生回路を提供することにある。
The object of the invention is to Sync., V. Sync.
Another object of the present invention is to provide a video signal generation circuit capable of easily outputting a synchronizing signal such as. Another object of the present invention is to provide a video signal generation circuit that can easily output a video signal synchronized with the synchronization signal, that is, can easily perform read control of the memory.

【0009】[0009]

【課題を解決するための手段】本発明は、同期信号、も
しくは同期信号とバックポーチを発生させるための同期
情報をメモリ内のビデオデータと同一アドレス内に格納
し、ビデオデータの読み出しと同様に同期信号もしくは
同期信号とバックポーチを読み出して出力するようにし
たことを特徴とするものである。
According to the present invention, a sync signal or sync information for generating a sync signal and a back porch is stored at the same address as video data in a memory, and the same as in reading video data. It is characterized in that the sync signal or the sync signal and the back porch are read and output.

【0010】すなわち、請求項1記載の本発明は、垂直
同期信号と水平同期信号の期間,パルス幅を指定する同
期信号データとビデオデータとが同一アドレスに格納さ
れた第1のメモリと、該第1のメモリの読み出しアドレ
ス情報が格納された第2のメモリと、内部にDMACを
有し前記第1のメモリのアドレスを制御するとともに基
準クロックを出力するCPUと、前記第1のメモリから
読み出されるビデオデータをパラレル−シリアル変換し
て前記基準クロックに従ってビデオ信号を出力するP/
S変換器と、前記CPUから出力される前記基準クロッ
クを前記ビデオデータのビット数nで分周して1/nク
ロックを出力する1/n分周器とを備え、前記CPU
は、前記第2のメモリから前記第1のメモリの読み出し
開始アドレスが指定されたとき前記DMACを用いて、
前記1/n分周器からの1/nクロックで前記第1のメ
モリのアドレスを順次インクリメントさせ、前記第1の
メモリに格納された前記同期信号データに従って該同期
信号データが0ならローレベル,1ならハイレベルの垂
直同期信号と水平同期信号とを出力するとともに、該第
1のメモリに格納された前記ビデオデータを出力して前
記P/S変換器に与えるように構成されたことを特徴と
するものである。
That is, the present invention according to claim 1 is a first memory in which sync signal data designating a period and a pulse width of a vertical sync signal and a horizontal sync signal and video data are stored at the same address, and A second memory in which read address information of the first memory is stored, a CPU having an internal DMAC for controlling the address of the first memory and outputting a reference clock, and a CPU for reading from the first memory. P / P that outputs the video signal according to the reference clock by parallel-serial conversion of the video data
The CPU includes an S converter and a 1 / n frequency divider that divides the reference clock output from the CPU by the bit number n of the video data to output a 1 / n clock.
Uses the DMAC when the read start address of the first memory is designated from the second memory,
The address of the first memory is sequentially incremented by 1 / n clock from the 1 / n frequency divider, and if the sync signal data is 0 according to the sync signal data stored in the first memory, a low level, If it is 1, a high level vertical synchronizing signal and a horizontal synchronizing signal are output, and at the same time, the video data stored in the first memory is output and given to the P / S converter. It is what

【0011】さらに、請求項2記載の本発明は、前記第
1のメモリに格納されるビデオデータとして2n +3通
りの全パターンのビデオデータが格納され、前記第2の
メモリに格納されるアドレス情報として該第1のメモリ
の内容を読み出すアドレスの順番が格納され、前記CP
Uは該第2のメモリのアドレス情報に従って前記第1の
メモリの内容を読み出すように構成されたことを特徴と
するものである。
Further, in the present invention according to claim 2, video data of all patterns of 2 n +3 patterns is stored as video data stored in the first memory, and addresses stored in the second memory are stored. As information, the order of addresses for reading the contents of the first memory is stored.
U is configured to read the contents of the first memory according to the address information of the second memory.

【0012】[0012]

【作用】データ用メモリ1から読み出された同期信号、
もしくは同期信号とバックポーチは、ビデオデータと同
一のタイミングで読み出されるので、ビデオ信号と同期
信号,バックポーチの同期は容易にとれる。また、メモ
リ1のアドレス制御も、指定するアドレスを予めROM
2に書き込んでおきCPU3で読み出し、メモリ1に設
定するだけなのでアドレス発生器が不要となる。
[Operation] A synchronization signal read from the data memory 1,
Alternatively, since the sync signal and the back porch are read at the same timing as the video data, the video signal, the sync signal, and the back porch can be easily synchronized. Also, for address control of the memory 1, the designated address is stored in advance in the ROM
The address generator is not necessary because the data is written in 2, the data is read out by the CPU 3, and set in the memory 1.

【0013】[0013]

【実施例】図1は本発明の第1の実施例を示すブロック
図である。図において、2はメモリ1の読み出しアドレ
ス情報が格納されたメモリであり、例えばROMであ
る。3は、ROM2に格納された情報を基にメモリ1の
アドレスを指定し、また、基準クロックCLKを出力す
るCPUである。1は、同期信号データと、ビデオ信号
を出力するためのデータとを同一アドレスに格納したメ
モリである。5はメモリ1から読み出されるパラレルビ
デオデータを、パラレル−シリアル変換(以下P/S変
換という)し、ビデオ信号として出力するP/S変換
器、4はCLKを1/n分周する1/n分周器である。
図1における第1の実施例の特徴の1つは、ROM2で
あり、メモリ1から読み出すデータの先頭アドレスのみ
を指定し、CPU3の内部DMAC(ダイレクト・メモ
リ・アクセス・コントローラ)を用いて、メモリ1のア
ドレスを順次インクリメントさせ、ビデオ信号を読み出
すようにしたことである。他の特徴の1つは、ROM2
の情報に従い、CPU3でメモリ1の読み出すアドレス
を毎回指定するようにしたことである。
1 is a block diagram showing a first embodiment of the present invention. In the figure, 2 is a memory in which read address information of the memory 1 is stored, for example, a ROM. A CPU 3 designates an address of the memory 1 on the basis of the information stored in the ROM 2 and outputs a reference clock CLK. Reference numeral 1 is a memory in which the synchronization signal data and the data for outputting the video signal are stored at the same address. Reference numeral 5 denotes a P / S converter that performs parallel-serial conversion (hereinafter referred to as P / S conversion) of parallel video data read from the memory 1 and outputs the video signal. It is a frequency divider.
One of the features of the first embodiment in FIG. 1 is the ROM 2, which specifies only the start address of the data read from the memory 1 and uses the internal DMAC (direct memory access controller) of the CPU 3 to That is, the address of 1 is sequentially incremented to read out the video signal. One of the other features is ROM2
That is, the CPU 3 specifies the address to be read from the memory 1 every time in accordance with the information.

【0014】まず前者の動作について説明する。図2は
本発明の動作を説明するメモリデータとタイミングチャ
ートである。ROM2は、CPU3に対してメモリ1の
読み出し開始アドレスを設定し、DMA動作であること
を設定する。CPU3は、ROM2からの情報に応じ
て、1/n分周器4から得られる1/nクロックのタイ
ミングでメモリ1のアドレスのインクリメントを行う。
ここで、メモリ1のデータは図2のように書かれていた
とすると、先頭アドレスが指定され、H.S,V.Sが
そのデータに応じ、0ならばローレベルに、1ならばハ
イレベルにされる。この例の場合、H.Sはロー、V.
Sはハイレベルになる。
First, the former operation will be described. FIG. 2 is a memory data and timing chart for explaining the operation of the present invention. The ROM 2 sets the read start address of the memory 1 to the CPU 3 and sets the DMA operation. The CPU 3 increments the address of the memory 1 at the timing of 1 / n clock obtained from the 1 / n frequency divider 4 according to the information from the ROM 2.
Here, if the data in the memory 1 is written as shown in FIG. S, V. If S is 0, it is set to low level, and if S is 1, it is set to high level. In the case of this example, H.264. S is low, V.I.
S becomes high level.

【0015】次に、アドレスがインクリメントされ、
H.SはハイになりV.Sもハイとなる。また、ビデオ
データは、H.SまたはV.Sの期間は全て0を書いて
おく。同様に、バックポーチ,フロントポーチの期間
は、ビデオデータ,H.S,V.Sのビット全てに0を
書いておけばよい。ディスプレイ期間は、図2の例では
4番目のアドレスから開始され、メモリ1のビデオデー
タがP/S変換器5に入力され、そこでクロックのタイ
ミングでP/S変換され、ビデオ信号として出力され
る。以上の様に、メモリ1から読み出された信号は、ク
ロックを基本タイミングとして全て同期しているので、
容易にビデオ信号と同期信号H.S,V.Sとの同期が
とれる。
Next, the address is incremented,
H. S goes high and V.S. S also goes high. The video data is H.264. S or V. Write 0 for all S periods. Similarly, during the period of the back porch and front porch, video data, H.264. S, V. All you have to do is write 0 in all S bits. The display period starts from the fourth address in the example of FIG. 2, the video data of the memory 1 is input to the P / S converter 5, where it is P / S converted at the clock timing and output as a video signal. . As described above, since the signals read from the memory 1 are all synchronized with the clock as the basic timing,
The video signal and the sync signal H. S, V. It can be synchronized with S.

【0016】次に、後者の動作について説明する。図3
は本発明の他の動作を説明するメモリデータの内容例を
示す。後者の場合、メモリ1に書かれているデータは図
3に示す19通り(ビデオデータが4ビットの場合)あ
り、(1)はV.SとH.Sが共にハイのとき、(2)
はH.Sのみハイのとき、(3)はV.Sのみハイのと
きを示す。(4)は2通りの意味があり、その1つはバ
ックポーチまたはフロントポーチを示し、他の1つはデ
ィスプレイ期間中のビデオ信号がローレベルが4ドット
続く場合を示す。(5)から(19)はディスプレイ期
間中の連続した4ドットの全パターンを示す。上記のデ
ータが書かれたメモリ1に対して、CPU3は出力した
い信号タイミングが形成されるようにメモリ1のアドレ
スが書かれたROM2の情報に基づきアドレスを設定す
る。以下前者と同様にH.S,V.Sビデオ信号が出力
される。以上のようにこの方法でも形成されたビデオ信
号とH.S,V.Sは容易に同期がとれる。また、図1
のROM2とメモリ1は同一のメモリを共用することも
できる。
Next, the latter operation will be described. Figure 3
Shows an example of contents of memory data for explaining another operation of the present invention. In the latter case, there are 19 kinds of data written in the memory 1 (when the video data is 4 bits) shown in FIG. S. and H.A. When both S are high, (2)
H. When only S is high, (3) is V.S. Only when S is high is shown. (4) has two meanings, one of which indicates a back porch or a front porch, and the other one indicates a case where the video signal during the display period has a low level of 4 dots. (5) to (19) show all the continuous 4-dot patterns during the display period. For the memory 1 in which the above data is written, the CPU 3 sets an address based on the information in the ROM 2 in which the address of the memory 1 is written so that the signal timing to be output is formed. In the same manner as the former, H. S, V. The S-video signal is output. As described above, the H.264 and video signals formed by this method are also used. S, V. S can be easily synchronized. Also, FIG.
The ROM 2 and the memory 1 can also share the same memory.

【0017】[0017]

【発明の効果】以上のように、本発明によれば、ビデオ
データと同期信号が同一メモリから同じタイミングで読
み出されるので、ビデオ信号と同期信号のタイミング設
定が容易に行える。また、同期信号に同期したビデオ信
号を発生させる為の複雑なメモリ制御は不要となり、デ
ータが格納されたメモリからデータを読み出すだけで容
易に同期信号とビデオ信号を発生させることができる。
本発明は、ビデオ信号を扱う機器のセルフテスト回路に
特に有効である。
As described above, according to the present invention, since the video data and the sync signal are read from the same memory at the same timing, the timing of the video signal and the sync signal can be easily set. Further, complicated memory control for generating the video signal synchronized with the synchronization signal is not required, and the synchronization signal and the video signal can be easily generated only by reading the data from the memory in which the data is stored.
INDUSTRIAL APPLICABILITY The present invention is particularly effective for a self-test circuit of equipment handling video signals.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】本発明の動作を説明するためのメモリデータと
タイミングチャートである。
FIG. 2 is a memory data and timing chart for explaining the operation of the present invention.

【図3】本発明の他の動作を説明するためのメモリのデ
ータ内容例図である。
FIG. 3 is a data content example diagram of a memory for explaining another operation of the present invention.

【図4】従来の回路構成例を示すブロック図である。FIG. 4 is a block diagram showing an example of a conventional circuit configuration.

【符号の説明】[Explanation of symbols]

1 メモリ 2 ROM 3 CPU 4 1/n分周器 5 P/S変換器 11 データ用メモリ 12 ROM 13 CPU 14 CRTC 15 1/n分周器 16 アドレス発生器 17 ゲート 18 P/S変換器 1 memory 2 ROM 3 CPU 4 1 / n frequency divider 5 P / S converter 11 data memory 12 ROM 13 CPU 14 CRTC 15 1 / n frequency divider 16 address generator 17 gate 18 P / S converter

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 垂直同期信号と水平同期信号の期間,パ
ルス幅を指定する同期信号データとビデオデータとが同
一アドレスに格納された第1のメモリと、 該第1のメモリの読み出しアドレス情報が格納された第
2のメモリと、 内部にDMACを有し前記第1のメモリのアドレスを制
御するとともに基準クロックを出力するCPUと、 前記第1のメモリから読み出されるビデオデータをパラ
レル−シリアル変換して前記基準クロックに従ってビデ
オ信号を出力するP/S変換器と、 前記CPUから出力される前記基準クロックを前記ビデ
オデータのビット数nで分周して1/nクロックを出力
する1/n分周器とを備え、 前記CPUは、前記第2のメモリから前記第1のメモリ
の読み出し開始アドレスが指定されたとき前記DMAC
を用いて、前記1/n分周器からの1/nクロックで前
記第1のメモリのアドレスを順次インクリメントさせ、
前記第1のメモリに格納された前記同期信号データに従
って該同期信号データが0ならローレベル,1ならハイ
レベルの垂直同期信号と水平同期信号とを出力するとと
もに、該第1のメモリに格納された前記ビデオデータを
出力して前記P/S変換器に与えるように構成されたビ
デオ信号発生回路。
1. A first memory in which sync signal data designating a period and a pulse width of a vertical sync signal and a horizontal sync signal and video data are stored at the same address, and read address information of the first memory. A second memory stored therein, a CPU having an internal DMAC for controlling an address of the first memory and outputting a reference clock, and a video data read from the first memory is converted from parallel to serial. And a P / S converter that outputs a video signal according to the reference clock, and 1 / n minutes that divides the reference clock output from the CPU by the bit number n of the video data and outputs a 1 / n clock. A frequency divider, and the CPU, when the read start address of the first memory is designated from the second memory, the CPU
Is used to sequentially increment the address of the first memory with the 1 / n clock from the 1 / n frequency divider,
According to the sync signal data stored in the first memory, a low level vertical sync signal and a horizontal sync signal are output when the sync signal data is 0, and a high level when the sync signal data is 1, and are stored in the first memory. And a video signal generation circuit configured to output the video data and apply the video data to the P / S converter.
【請求項2】 前記第1のメモリに格納されるビデオデ
ータとして2n +3通りの全パターンのビデオデータが
格納され、前記第2のメモリに格納されるアドレス情報
として該第1のメモリの内容を読み出すアドレスの順番
が格納され、前記CPUは該第2のメモリのアドレス情
報に従って前記第1のメモリの内容を読み出すように構
成されたことを特徴とする請求項1記載のビデオ信号発
生回路。
2. The 2 n +3 patterns of video data of all patterns are stored as the video data stored in the first memory, and the contents of the first memory are stored as the address information stored in the second memory. 2. The video signal generating circuit according to claim 1, wherein an order of addresses for reading is stored, and the CPU is configured to read the contents of the first memory according to the address information of the second memory.
JP6096989A 1994-04-12 1994-04-12 Video signal generating circuit Pending JPH07281655A (en)

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