JPH0727911B2 - ラテラル素子の配線構造 - Google Patents
ラテラル素子の配線構造Info
- Publication number
- JPH0727911B2 JPH0727911B2 JP61025108A JP2510886A JPH0727911B2 JP H0727911 B2 JPH0727911 B2 JP H0727911B2 JP 61025108 A JP61025108 A JP 61025108A JP 2510886 A JP2510886 A JP 2510886A JP H0727911 B2 JPH0727911 B2 JP H0727911B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- impurity region
- insulating film
- semiconductor substrate
- lateral element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000012535 impurity Substances 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000009413 insulation Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Thyristors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ラテラル素子、例えばラテラルトランジスタ
の配線構造に係わり、詳しくは、ラテラル素子を構成す
る不純物領域の間隔を減少可能なラテラル素子の配線構
造に関する。
の配線構造に係わり、詳しくは、ラテラル素子を構成す
る不純物領域の間隔を減少可能なラテラル素子の配線構
造に関する。
第３図乃至第４図は従来のラテラル素子の配線構造を示
す図であり、図中、１はＮ型の半導体基板を示してい
る。この半導体基板１の表面にはＰ型の不純物が導入さ
れて第１不純物領域２と第２不純物領域３とが互に離隔
して形成されており、半導体基板１の表面には熱酸化膜
４が成長させられて、これら不純物領域2,3を被ってい
る。熱酸化膜４には、コンタクトホールが穿設されてお
り、これらコンタクトホールを通してパターン形成され
たポリシリコンの配線5,6が不純物領域2,3にオーミック
接触している。
す図であり、図中、１はＮ型の半導体基板を示してい
る。この半導体基板１の表面にはＰ型の不純物が導入さ
れて第１不純物領域２と第２不純物領域３とが互に離隔
して形成されており、半導体基板１の表面には熱酸化膜
４が成長させられて、これら不純物領域2,3を被ってい
る。熱酸化膜４には、コンタクトホールが穿設されてお
り、これらコンタクトホールを通してパターン形成され
たポリシリコンの配線5,6が不純物領域2,3にオーミック
接触している。
このようなラテラル素子はPNP構造のみならずPNPN構造
をも有しており、第５図乃至第６図に示されているよう
に、第１不純物領域２内にＮ型の不純物を注入して第３
の不純物領域７を形成してPNPN構造を得る。かかるPNPN
構造のラテラル素子においても配線は熱酸化膜４上にパ
ターン形成されたポリシリコンの配線5,6,8で構成され
ており、PNP構造、PNPN構造とも互に空間的に分離され
た配線5,6および８を、同一平面上にパターン形成して
いる。また、第３図乃至第６図には図示されていない
が、いずれのラテラル素子も配線5,6および８が絶縁膜
で被われている。
をも有しており、第５図乃至第６図に示されているよう
に、第１不純物領域２内にＮ型の不純物を注入して第３
の不純物領域７を形成してPNPN構造を得る。かかるPNPN
構造のラテラル素子においても配線は熱酸化膜４上にパ
ターン形成されたポリシリコンの配線5,6,8で構成され
ており、PNP構造、PNPN構造とも互に空間的に分離され
た配線5,6および８を、同一平面上にパターン形成して
いる。また、第３図乃至第６図には図示されていない
が、いずれのラテラル素子も配線5,6および８が絶縁膜
で被われている。
上記構成に係る従来のラテラル素子の配線構造にあって
は、各配線5,6,8が同一平面上に位置しており、配線5,
6,8はラテラル素子に高い耐圧を持たせるために不純物
領域２、３よりも大きく形成する必要があり、配線5,6,
8を第４図及び第６図に示すように必要以上に小さく形
成することができない。したがって、半導体基板１上に
集積されるラテラル素子の密度の向上させるようにする
と、配線5,6,8間の間隔W1が小さくなり、配線5,6,8間の
電界強度が大きくなることから、配線間の絶縁膜に絶縁
破壊が生じるという問題点があった。しかも、配線間の
距離を一定以下にできないと、第１不純物領域２と第２
不純物領域３との間隔も所定値以下にできず、不純物領
域2,3間の間隔が大きくなると、不純物領域2,3の対向長
L1を大きくしなければＮ型領域１のオン抵抗が大きくな
り、これをトランジスタとして使用すると周波数特性等
が悪化するので、対向長L1の減少が困難であり、このこ
ともラテラル素子の集積度向上を阻むという問題点があ
った。
は、各配線5,6,8が同一平面上に位置しており、配線5,
6,8はラテラル素子に高い耐圧を持たせるために不純物
領域２、３よりも大きく形成する必要があり、配線5,6,
8を第４図及び第６図に示すように必要以上に小さく形
成することができない。したがって、半導体基板１上に
集積されるラテラル素子の密度の向上させるようにする
と、配線5,6,8間の間隔W1が小さくなり、配線5,6,8間の
電界強度が大きくなることから、配線間の絶縁膜に絶縁
破壊が生じるという問題点があった。しかも、配線間の
距離を一定以下にできないと、第１不純物領域２と第２
不純物領域３との間隔も所定値以下にできず、不純物領
域2,3間の間隔が大きくなると、不純物領域2,3の対向長
L1を大きくしなければＮ型領域１のオン抵抗が大きくな
り、これをトランジスタとして使用すると周波数特性等
が悪化するので、対向長L1の減少が困難であり、このこ
ともラテラル素子の集積度向上を阻むという問題点があ
った。
本発明のラテラル素子の配線構造は、半導体基板と、前
記半導体基板の表面に形成された第１の不純物領域と、
前記第１の不純物領域とは電気的に分離して前記半導体
基板の表面に形成された第２の不純物領域と、前記半導
体基板、前記第１及び第２の不純物領域を覆うように形
成された第１の絶縁膜と、前記第１の絶縁膜に選択的に
形成された第１の孔を介して前記第１の不純物領域に接
続された第１の配線と、前記第１の絶縁膜に選択的に形
成された第２の孔を介して前記第２の不純物領域に接続
された第２の配線と、前記第１及び第２の配線を覆うよ
うに形成された第２の絶縁膜と、前記第２の絶縁膜に選
択的に形成された第３の孔を介して前記第１の配線に接
続された第３の配線とを備え、前記第３の配線と前記第
２の配線との対向する辺が前記第２の絶縁膜を介して一
直線上に配置されるように前記第３の配線を形成してい
ることを特徴とする。
記半導体基板の表面に形成された第１の不純物領域と、
前記第１の不純物領域とは電気的に分離して前記半導体
基板の表面に形成された第２の不純物領域と、前記半導
体基板、前記第１及び第２の不純物領域を覆うように形
成された第１の絶縁膜と、前記第１の絶縁膜に選択的に
形成された第１の孔を介して前記第１の不純物領域に接
続された第１の配線と、前記第１の絶縁膜に選択的に形
成された第２の孔を介して前記第２の不純物領域に接続
された第２の配線と、前記第１及び第２の配線を覆うよ
うに形成された第２の絶縁膜と、前記第２の絶縁膜に選
択的に形成された第３の孔を介して前記第１の配線に接
続された第３の配線とを備え、前記第３の配線と前記第
２の配線との対向する辺が前記第２の絶縁膜を介して一
直線上に配置されるように前記第３の配線を形成してい
ることを特徴とする。
第１図乃至第２図は、本発明の第１実施例を示してお
り、図中、従来と同一構成部分は同一符号のみ付し、説
明は省略する。11は熱酸化膜４を垂直に貫通するポリシ
リコンの層間配線であり、後述する第２不純物領域３の
配線12より狭幅でもその配線抵抗値を大幅に増加させる
ことはない。
り、図中、従来と同一構成部分は同一符号のみ付し、説
明は省略する。11は熱酸化膜４を垂直に貫通するポリシ
リコンの層間配線であり、後述する第２不純物領域３の
配線12より狭幅でもその配線抵抗値を大幅に増加させる
ことはない。
層間配線11は配線５と同時にパターン形成され、その
後、配線5,11を被う二酸化シリコンの絶縁膜13が被着さ
れる。この絶縁膜13にはコンタクトホールが穿設され、
パターン形成された前述の配線12がコンタクトホールを
通して層間配線11に接続されている。14は絶縁膜13上の
配線であり、コンタクト15を通って配線５に接続されて
いる。かかる構成においては、第１不純物領域２と第２
不純物領域３とを接近させ、間隔W2を減少させても、配
線５と12との間の電界強度は間隔W2とは無関係に、絶縁
膜13の厚さで決定されるので、間隔W2を減少させ、ラテ
ラル素子の集積度を向上させても絶縁膜13の絶縁破壊は
生じない。さらに、間隔W2の減少により不純物領域2,3
の対向長L2を減少させても、不純物領域2,3間の基板１
のオン抵抗が増加せず、ラテラル素子の集積度向上に寄
与する。
後、配線5,11を被う二酸化シリコンの絶縁膜13が被着さ
れる。この絶縁膜13にはコンタクトホールが穿設され、
パターン形成された前述の配線12がコンタクトホールを
通して層間配線11に接続されている。14は絶縁膜13上の
配線であり、コンタクト15を通って配線５に接続されて
いる。かかる構成においては、第１不純物領域２と第２
不純物領域３とを接近させ、間隔W2を減少させても、配
線５と12との間の電界強度は間隔W2とは無関係に、絶縁
膜13の厚さで決定されるので、間隔W2を減少させ、ラテ
ラル素子の集積度を向上させても絶縁膜13の絶縁破壊は
生じない。さらに、間隔W2の減少により不純物領域2,3
の対向長L2を減少させても、不純物領域2,3間の基板１
のオン抵抗が増加せず、ラテラル素子の集積度向上に寄
与する。
第７図乃至第８図は本発明の第２実施例であり、第１実
施例と同一構成部分には同一符号のみ付して説明の重複
は省略する。
施例と同一構成部分には同一符号のみ付して説明の重複
は省略する。
第１不純物領域２内には、Ｎ型不純物の導入された第３
の不純物領域16が形成されており、該不純物領域16に
は、熱酸化膜４に穿設されたコンタクトホールを通って
ポリシリコンの配線17が接続されている。この配線17
は、配線５および11と同一のリソグラフィ工程でパター
ン形成される。配線17は、さらに絶縁膜13のコンタクト
ホールを通る配線18に接続されている。
の不純物領域16が形成されており、該不純物領域16に
は、熱酸化膜４に穿設されたコンタクトホールを通って
ポリシリコンの配線17が接続されている。この配線17
は、配線５および11と同一のリソグラフィ工程でパター
ン形成される。配線17は、さらに絶縁膜13のコンタクト
ホールを通る配線18に接続されている。
かかる第２実施例においては、配線17と12とが本発明に
おける第１配線と第２配線とをそれぞれ構成しており、
ラテラル素子の集積密度に影響を与える間隔W2と対向長
L2とは、絶縁膜13の膜厚とは独立して制御でき、絶縁膜
13の絶縁破壊を紹くことなく集積度の向上を図れる。
おける第１配線と第２配線とをそれぞれ構成しており、
ラテラル素子の集積密度に影響を与える間隔W2と対向長
L2とは、絶縁膜13の膜厚とは独立して制御でき、絶縁膜
13の絶縁破壊を紹くことなく集積度の向上を図れる。
以上説明してきたように、本願発明によれば、第１不純
物領域と第２不純物領域との間隔を減少させても、第１
配線と第２配線との間の絶縁層の電界強度は、絶縁膜の
膜厚でのみ定まるので、絶縁破壊を防止でき、加えて、
第１不純物領域と第２不純物領域との間隔の減少により
対向長も減少できるので、絶縁破壊を生じさせることな
く、ラテラル素子の集積度を大幅に向上させられるとい
う効果が得られる。
物領域と第２不純物領域との間隔を減少させても、第１
配線と第２配線との間の絶縁層の電界強度は、絶縁膜の
膜厚でのみ定まるので、絶縁破壊を防止でき、加えて、
第１不純物領域と第２不純物領域との間隔の減少により
対向長も減少できるので、絶縁破壊を生じさせることな
く、ラテラル素子の集積度を大幅に向上させられるとい
う効果が得られる。
さらに、配線12が第２不純物領域３よりも大きく形成さ
れているため、配線12の下の半導体基板１内にまで空乏
層を広げることができ、ラテラル素子の耐圧を向上させ
ることができる。
れているため、配線12の下の半導体基板１内にまで空乏
層を広げることができ、ラテラル素子の耐圧を向上させ
ることができる。
第１図は、本発明の第１実施例の平面図、第２図は第１
図のII−II矢視断面図、第３図は従来の一例を示す平面
図、第４図は第３図のIV−IV矢視断面図、第５図は従来
の他の例を示す平面図、第６図は第５図のVI−VI矢視断
面図、第７図は本発明の第２実施例の平面図、第８図は
第７図のVIII−VIII矢視断面図である。 １……半導体基板、2,16……第１の不純物領域、３……
第２の不純物領域、４……第１の絶縁膜、5,17……第１
の配線、11,12……第２の配線、13……第２の絶縁膜。
図のII−II矢視断面図、第３図は従来の一例を示す平面
図、第４図は第３図のIV−IV矢視断面図、第５図は従来
の他の例を示す平面図、第６図は第５図のVI−VI矢視断
面図、第７図は本発明の第２実施例の平面図、第８図は
第７図のVIII−VIII矢視断面図である。 １……半導体基板、2,16……第１の不純物領域、３……
第２の不純物領域、４……第１の絶縁膜、5,17……第１
の配線、11,12……第２の配線、13……第２の絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/74 Ｈ０１Ｌ 21/90 Ｄ
Claims (1)
- 【請求項１】半導体基板と、前記半導体基板の表面に形
成された第１の不純物領域と、前記第１の不純物領域と
は電気的に分離して前記半導体基板の表面に形成された
第２の不純物領域と、前記半導体基板、前記第１及び第
２の不純物領域を覆うように形成された第１の絶縁膜
と、前記第１の絶縁膜に選択的に形成された第１の孔を
介して前記第１の不純物領域に接続された第１の配線
と、前記第１の絶縁膜に選択的に形成された第２の孔を
介して前記第２の不純物領域に接続された第２の配線
と、前記第１及び第２の配線を覆うように形成された第
２の絶縁膜と、前記第２の絶縁膜に選択的に形成された
第３の孔を介して前記第１の配線に接続された第３の配
線とを備え、前記第３の配線と前記第２の配線との対向
する辺が前記第２の絶縁膜を介して一直線上に配置され
るように前記第３の配線を形成していることを特徴とす
るラテラル素子の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025108A JPH0727911B2 (ja) | 1986-02-06 | 1986-02-06 | ラテラル素子の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025108A JPH0727911B2 (ja) | 1986-02-06 | 1986-02-06 | ラテラル素子の配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183175A JPS62183175A (ja) | 1987-08-11 |
| JPH0727911B2 true JPH0727911B2 (ja) | 1995-03-29 |
Family
ID=12156727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025108A Expired - Lifetime JPH0727911B2 (ja) | 1986-02-06 | 1986-02-06 | ラテラル素子の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727911B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162864A (en) * | 1980-05-19 | 1981-12-15 | Hitachi Ltd | Semiconductor device |
| JPS5974649A (ja) * | 1982-10-20 | 1984-04-27 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-02-06 JP JP61025108A patent/JPH0727911B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183175A (ja) | 1987-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4688323A (en) | Method for fabricating vertical MOSFETs | |
| US4644637A (en) | Method of making an insulated-gate semiconductor device with improved shorting region | |
| US4926243A (en) | High voltage MOS field effect semiconductor device | |
| US3436623A (en) | Insulated gate field effect transistor with plural overlapped gates | |
| US3936865A (en) | Semiconductor devices having conductor tracks at different levels and interconnections therebetween | |
| US4278989A (en) | Semiconductor device having cross wires | |
| US5905294A (en) | High rated voltage semiconductor device with floating diffusion regions | |
| JPH0586663B2 (ja) | ||
| KR960006691B1 (ko) | 반도체 장치 | |
| US5202573A (en) | Dual anode mos scr with anti crosstalk collecting region | |
| US5965928A (en) | Semiconductor device with MOS capacitor and fabrication method thereof | |
| JPS62126675A (ja) | 半導体装置及びその製造方法 | |
| US3643139A (en) | Integrated circuit having four mosfet devices arranged in a circle surrounding a guard diffusion | |
| JP3329973B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0279475A (ja) | 半導体装置 | |
| JPH0727911B2 (ja) | ラテラル素子の配線構造 | |
| US5270566A (en) | Insulated gate semiconductor device | |
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JP2518929B2 (ja) | バイポ―ラ型半導体集積回路 | |
| JP2629426B2 (ja) | ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法 | |
| US4712126A (en) | Low resistance tunnel | |
| JPH09289304A (ja) | 半導体装置 | |
| JPS6313352B2 (ja) | ||
| JP3168614B2 (ja) | 半導体装置 | |
| JP3233002B2 (ja) | 電界効果トランジスタ |