JPH07273640A - フィールドプログラマブルゲートアレー素子 - Google Patents

Abstract

(57)【要約】 【目的】 レジスタファイルや内容参照可能メモリ等を
より効率的に構成する改良されたFPGAシステムを提供す
る。 【構成】 RAM 、内容参照可能メモリ、およびマルチポ
ートレジスタファイルをプログラマブルゲートアレー内
に構成するためのプログラマブル論理セルをメモリセル
と比較器の機能を少いゲート数で組み合わせ、かつ、当
該プログラマブル論理回路に、比較器への入力の１つを
メモリセルに格納されたデータと外部データ信号の間で
切り替えることを可能にする多重化回路を含ませてい
る。複数のかかるプログラマブル論理回路を復号器とと
もに二次元配列の形態に接続することにより、小型RAM
、内容参照可能メモリあるいはマルチポートレジスタ
ファイルを構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路に関し、より詳
細にはプログラマブル論理アレーのアーキテクチャの改
良に関する。

【０００２】

【従来の技術】本明細書では、プログラマブル論理をユ
ーザーが任意の構成の他のデジタルシステムを高速にエ
ミュレートするように構成することができる一定の接続
性を有するデジタル回路をいう。プログラマブル論理は
高速論理シミュレータやある種のタスクに関してはスー
パーコンピュータと比較してはるかに低いコストでそれ
以上の性能を発揮することのできる構成可能計算エンジ
ンの作成に用いることができる。（無数のゲートを有す
る）大型のデジタル回路をエミュレートすることのでき
るプログラマブル論理システムは高価であり、通常エミ
ュレートされるゲート１つにつき２ドルから４ドル程度
かかり、また多数の複雑なプリント回路基板上に配置さ
れる多数の集積回路を必要とする。

【０００３】

【発明が解決しようとする課題】プログラマブル論理に
は、フィールドプログラマブルゲートアレー（FPGA）技
術に基づくものがある。この方法ではある一定の構成で
接続された多数のFPGAが用いられる。それぞれのFPGA
は、（１）特定の論理機能（“AND ”あるいは“EXCLUS
IVE OR”等）を実行するようにプログラムあるいは構成
することのできる多数のプログラマブル論理セルアレー
（PLC ）と、（２）これらの論理セルの相互の接続や外
部の入出力ピンへの接続を行なうようにプログラムする
ことのできる経路選択資源の２種類の資源を有する。し
たがって、プログラムされたFPGAはシミュレートすべき
全論理システムに対する部分集合をなす有益な論理回路
を形成する。FPGAの全集合は所望の論理システムを機能
的にシミュレートするものである。かかるアーキテクチ
ャにおけるFPGAは変更不能な一定の物理的接続を有する
ため、ある論理システムをシミュレートするためにはそ
の論理システムのための回路を、このもとの回路の論理
機能と相互接続がFPGAのプログラミングによって正確に
表現されるように相互接続されたFPGAにマッピングしな
ければならない。FPGA内の論理セルは複数の計算を、そ
の計算結果を経路選択網を介して互いにやり取りしなが
ら並行して実行するため、高速なシミュレーションが可
能である。

【０００４】FPGA システムはフレキシブルであるた
め、新しい論理設計をディスクリート部品やカスタム集
積回路で構成することを必要とせず迅速に試作すること
を可能にする。しかし、このようなフレキシビリティが
問題を生じることもある。FPGAは幅広い未知の論理設計
を支援するように考案されたものであるため、FPGAのア
ーキテクチャには汎用性のない経路選択や論理機能も含
まれていなければならない。さらに、汎用のFPGA資源は
ある種の回路には整合しないことが多い。したがって、
特定のアプリケーションに対するFPGA資源の利用効率は
専用の集積回路で実施した場合に達成される利用効率よ
り低くなる傾向がある。このような効率の低下は通常こ
の装置のフレキシビリティによって低減されるが、なか
には、従来のFPGAにマッピングした場合に、それをFPGA
あるいはFPGAからなるシステムで構成することが実用的
でないほど低い効率を示すデジタル回路もある。

【０００５】特に、市販されているFPGAへのマッピング
の効率が低い回路として、マルチポートレジスタファイ
ルおよび内容参照可能メモリ（CAM ）の２種類がある
が、これらの回路は多くの論理システムにおいて重要な
構成要素をなすものである。純ブール論理を用いて構成
した場合、内容参照可能メモリおよびマルチポートレジ
スタファイルは多数のゲートを必要とする。たとえば、
４つの書き込みポートと８つの読み出しポートを有する
96のレジスタからなる80ビット幅のレジスタファイルに
は250,000 以上の２入力ゲートあるいはその他の機能が
必要である。かかるFPGAにかかるコストは過大なものに
なる。したがって、マルチポートレジスタファイルおよ
び内容参照可能メモリはほとんどのFPGAシステムの適用
対象回路から外れている。

【０００６】本発明の目的は広義には改良されたFPGA素
子を提供することである。

【０００７】さらに、本発明の目的はレジスタファイル
をより効率的に構成することのできるFPGA素子を提供す
ることである。

【０００８】本発明のさらに別の目的は、内容参照可能
メモリをより効率的に構成することのできるFPGA素子を
提供することである。

【０００９】

【課題を解決するための手段】本発明の以上の目的また
その他の目的は、当業者には以下の発明の詳細な説明と
添付図面から理解されるであろう。

【００１０】本発明は、RAM 、内容参照可能メモリ、お
よびマルチポートレジスタファイルをプログラマブルゲ
ートアレー内に構成するためのプログラマブル論理セル
を提供する。このプログラマブル論理回路は、メモリセ
ルと比較器の機能を少いゲート数で組み合わせるもので
ある。このプログラマブル論理回路は、比較器への入力
の１つをメモリセルに格納されたデータと外部データ信
号の間で切り替えることを可能にする多重化回路を含
む。複数のかかるプログラマブル論理回路を復号器とと
もに二次元配列の形態に接続して、小型RAM 、内容参照
可能メモリあるいはマルチポートレジスタファイルを構
成することができる。

【００１１】

【実施例】本発明はマルチポートレジスタファイルと内
容参照可能メモリの論理構造と従来の実施態様を参照す
ることによってより容易に理解することができる。図１
はマルチポートレジスタファイル10のブロック図であ
る。マルチポートレジスタファイルは複数の書き込みポ
ートによる書き込みと複数の読み出しポートによる読み
出しを同時に行なうことのできるレジスタアレーと等価
である。レジスタの例を13―15に示す。読み出しポート
と書き込みポートの例をそれぞれ16、17および11、12に
示す。それぞれの書き込みポートには３つの入力、書き
込みを行なうべきレジスタを指定するアドレス、そのレ
ジスタに書き込むべきデータ、および書き込みを実行す
るために必要なイネーブル信号を必要とする。それぞれ
の読み出しポートは読み出すべきレジスタを指定するア
ドレスを必要とするだけである。

【００１２】レジスタは集団として見た場合１ビットメ
モリセルの二次元配列とみなすことができる。説明を簡
単にするために、ここでは１ビット幅のレジスタを用い
る。しかし、本発明の原理を用いて任意の幅のレジスタ
を構成することができることは当業者には明らかであろ
う。

【００１３】図２は書き込みポートの１つの可能な実施
態様のブロック図である。書き込みポート20はこのレジ
スタファイル内のN 個の１ビットレジスタのそれぞれに
１対の信号を供給する２つのデマルチプレクサ21および
22からなる。デマルチプレクサ21はアドレスとイネーブ
ル信号を復号してFILE＿WRITE 信号を生成し、それをAD
DRESS によって指定されたレジスタに接続する。デマル
チプレクサ22はDATAに等しい値を持つ信号FILE＿DATAを
生成し、この信号をENABLE信号が発せられたときADDRES
S によって指定されたレジスタに送る。それぞれの書き
込みポートは一度にこのファイル内の１つのレジスタに
のみ書き込みを行なうことができる。複数の書き込みポ
ートがある場合、異なる書き込みポートによってそれぞ
れのレジスタに対して生成されたFILE＿WRITE 信号とFI
LE＿DATA信号の論理和がとられ、それぞれのレジスタに
対して１対の信号が提供される。当業者には、同じアド
レスが一度に２つ以上の書き込みポートに与えられるこ
とがないようになんらかの機構を設ける必要があること
は明らかであろう。

【００１４】書き込みポートに比べて、読み出しポート
の構成ははるかに簡単である。読み出しポートは図３に
示すような単一のN:1 マルチプレクサ31から構成するこ
とができる。複数の読み出しポートがある場合にも、単
にレジスタファイルビットの出力を共用するだけで、上
述した論理和動作に相当する結合動作を必要としない。

【００１５】実際のレジスタビットは図４の33に示すよ
うなフリップフロップ33に格納することができる。FILE
＿DATAはFILE＿WRITE 信号が発生した後次のクロックサ
イクルにこのフリップフロップにクロックされる。

【００１６】レジスタファイルの論理構造の説明は以上
である。次に、内容参照可能メモリの論理構造をより詳
細に説明する。ここでは、CAM とは通常のRAM の読み出
しおよび書き込み動作を支援するメモリとみなすことが
できるが、さらに、ある一定の幅の目標ビットパターン
をこのメモリのそれぞれのワードに関係付けられた同じ
幅の“タグフィールド”と比較する並列探索動作を支援
する。

【００１７】図５は代表的なCAM アーキテクチャのブロ
ック図である。CAM 40は多数のデータ記録42に分割され
る。それぞれの記録はタグフィールド43とデータフィー
ルド44を含む。また、それぞれの記録には比較器45が関
係付けられている。目標パターンはこれらの比較器に接
続されたバス46に接続されている。それぞれの比較器45
は目標パターンをそれに関係するタグフィールド43の内
容と比較する。タグフィールドの内容が目標パターンに
一致する場合、比較器は一致信号を生成し、この信号に
よって、そのデータ記録に関係付けられたルータ47がそ
の規則のデータフィールド44をバス48に接続する。また
バス48には一致または不一致を示す一致信号が接続され
る。本発明はFPGAにおけるタグフィールドの構成とCAM
の比較機能に関する。

【００１８】図６は代表的なFPGA 50 のブロック図であ
る。FPGA 50 は２つの主要な構成要素群を有する。すな
わち、組み合わせ論理機能と格納機能を実行するプログ
ラマブル論理セル（PLC ）52およびPLC の入出力の相互
の接続と外部入出力ピンへの接続に用いられる経路選択
網54を形成する構成可能な経路選択資源である。本発明
が主として対象とするのはPLC である。代表的なPLC と
して、いくつかの入力を受け取り、１つあるいはそれ以
上の出力を生成する機能セルがある。それぞれの出力は
フリップフロップが含まれることがある。

【００１９】本発明はマルチプレクサレジスタファイル
およびCAM 、さらに従来のRAM の実施を効率的に行なう
ように構成することのできる新しいPLC を提供すること
によって従来のFPGAアーキテクチャに見られた問題を解
決するものである。このセルを以下の説明ではCRR メモ
リセルと呼ぶ。本発明のCRR メモリセル100 の基本的特
徴を示すブロック図を図７に示す。CRR メモリセル100
は１ビットメモリセル102 、マルチプレクサ103 、およ
び比較器104 として見ることができる。マルチプレクサ
103 はメモリセル102 に格納されたデータあるいは外部
信号106 が比較器104 によってDATA入力信号と比較され
るかどうかを決定する。

【００２０】CRRメモリセル200 の実施例の概略を図８
に示す。このメモリセルは交差結合されたインバータ20
2 および203 と通常導通状態にあるトランジスタ205 お
よび206 によって構成される。このメモリセルには２つ
の方法で書き込みを行なうことができる。第１の方法で
は、書き込むべきデータがWRITE ＿DATAラインに送られ
る。WRITE ＿ENABLE信号とWORD信号が発さられると、ゲ
ート201 がトランジスタ204 をオンに、トランジスタ20
5 をオフにして、WRITE ＿DATAの値をメモリセル内の前
の値の上に重ね書きされる。

【００２１】第２の方法では、書き込むべきデータの補
数がライン224 上に送られ、これがREGFILE 信号によっ
てトランジスタ206 がオフされ、トランジスタ207 がオ
ンされたとき格納された値の上に重ね書きされる。WRIT
E 信号あるいはREGFILE 信号は書き込みサイクルが終了
し、メモリセル内のデータの読み出しが可能になるまで
ローに保持されねばならないことに注意しなければなら
ない。

【００２２】メモリセルはWORDラインをハイにすること
によって読み出される。これによって、格納された値が
トライステートバッファ207 を介してREAD＿DATAライン
に送られる。

【００２３】比較機能は排他的論理和ゲート208 によっ
て実施される。ゲート208 はWRITE＿DATAライン上のデ
ータを、トランジスタ206 および207 の状態に応じて、
メモリセルの内容あるいはライン224 上のデータの補数
と比較する。トランジスタ211 またはトランジスタ212
のいずれかが導通状態である場合、トランジスタ209が
その比較結果によって＊MISMATCHラインをプルダウンす
るさせる。ゲート210の機能の態様は、レジスタファイ
ルを後に図11を参照して説明するように実施するさいの
WRITE ＿PORT信号の説明から明らかになるであろう。ト
ランジスタ206および207 は上述した多重化機能を実行
する。

【００２４】CRRメモリセルを復号器および制御論理と
組み合わせて図９の300 に示すような簡単なRAM を作成
することができる。RAM 300 は８つのCRR メモリセル30
1 と３ビットアドレスを復号する復号器302 からなる８
ワード×１ビットのRAM である。このように使用する場
合、REGFILE ライン、WRITE ＿PORTライン、およびSEAR
CHラインはローに保持され、＊DATAラインと＊MISMATCH
ラインは使用されない。このRAM へのアドレスラインが
復号器302 によって復号され、対応するCRR メモリセル
のWORDラインがハイになり、それによって選択されたCR
R メモリセルからの値がREAD＿DATAバス304 に送られ
る。復号されたアドレスとWRITE ＿DATA信号が安定した
後ライン305 上のWRITE ＿ENABLE信号がハイになると、
WITE＿DATAライン306 上のデータがこのCRR メモリセル
に書き込まれる。

【００２５】本発明にしたがってWORDラインによって選
択されたCRR メモリセルと図10に示す１ビットメモリセ
ルおよび復号回路とを組み合わせて図11に示すようなマ
ルチポートレジスタファイルを実現することができる。
まず、レジスタファイル内のレジスタの１つのビットを
格納するための回路の概略図である図10を参照する。以
下の説明ではこの回路をRBITと呼ぶ。RBITセルは１つの
ビットを格納し、この格納された値を示す信号を生成す
る。このセルの内容は格納されたデータが第２の信号に
対してある一定の関係にない場合、その補数が取られ
る。本発明の実施例では、RBIT 350が図10に示すように
D フリップフロップ351 と排他的論理和ゲート352 から
構成される。本実施例では、フリップフロップ351 の内
容は＊DATAが＊MISMATCHに一致しない場合、次のクロッ
クパルスでその補数が取られる。

【００２６】図11は本発明のマルチポートレジスタファ
イル400 のブロック図である。マルチポートレジスタフ
ァイル400 は図面の簡略化のため１ビット幅のレジスタ
を有するものとして示されている。マルチポートレジス
タファイル400 はRBITセルをそれぞれのRAM に追加し、
RAM 機能の実施では使用されなかった＊DATAラインと＊
MISMATCHラインを接続することによって、複数の上述し
たような簡単なRAM メモリから構成される。RAM メモリ
の例を402-404 に示す。図11に示す例では、１つのRAM
に対して８つのCRR メモリセル1 があるが、他の構成の
使用も可能であることは当業者には明らかであろう。

【００２７】レジスタビットに格納されたデータは対応
するRBITセルに格納される。図11に示すように、それぞ
れのRBITセルの＊DATA信号と＊MISMATCH信号がそれぞれ
のRAM メモリの異なる＊DATAラインおよび＊MISMATCHラ
インに接続される。CRR メモリセルのそれぞれの行の＊
DATAラインもまた対応する＊DATAラインに接続される。
RBITセルへのデータの書き込みの態様については後によ
り詳細に説明する。

【００２８】このアプリケーションでは、CRR メモリセ
ルはデータビットの格納ではなく、読み出しポートおよ
び書き込みポートの実施のために用いられる。CRR メモ
リセル内のREGFILE 信号はハイとされ、SEARCH信号はロ
ーとされる。それぞれのRAMはこのレジスタファイルの
読み出しポートあるいは書き込みポートとして機能す
る。WRITE ＿PORT信号がハイになったRAM が書き込みポ
ートであり、WRITE ＿PORT信号がローになったRAM が読
み出しポートである。

【００２９】それぞれのRBITセルに格納されたレジスタ
データビットの補数が＊DATAラインを介してそれぞれの
読み出しポートおよび書き込みポートに同報通信され
る。たとえば、RBITセル405 はその内容を＊DATA(0) ラ
イン上に同報通信し、RBITセル408 はその内容を＊DATA
(1) ライン上に同報通信する。

【００３０】読み出しポートはRAM の動作と同様な態様
で動作する。ただし、READ＿DATAラインに送られるデー
タは内部のメモリセルではなく対応する＊DATAラインか
ら取られる。たとえば、RAM 402 が読み出しポートとし
て接続されている場合を想定する。アドレス０が復号器
407 に入力されると、CRR メモリセル401 が選択され
る。REGFILE 信号が出ているため、CRR メモリセル401
のトランジスタ207 、ゲート203 、トランジスタ205 、
およびゲート202 （図８参照）は、CRR メモリセル401
のWORDラインに接続された復号器407 の出力によって作
動する反転ドライバ207 を介して、＊DATA(0) をREAD＿
DATAラインに接続する。

【００３１】書き込みポートも同様な態様で動作する。
書き込むべきレジスタファイルビットはRAM としての動
作においてCRR メモリセルの選択に用いられたのと同じ
データラインを用いてアドレス指定される。WRITE ＿EN
ABLE信号が発せられ、選択されたCRR メモリセルがその
CRR メモリセル内のメモリセルにWRITE ＿DATA値を書き
込もうとする。しかし、REGFILE 信号も出ているため、
このCRR メモリセル内のメモリセルはすでに使用不能に
なっている。その結果、排他的論理和ゲート208 によっ
て比較される値は、WRITE ＿DATAライン上の値と、トラ
ンジスタ207 および＊DATAライン値を反転させるゲート
203 を介してゲート208 に接続される＊DATAライン上の
値である。書き込むべきデータが格納されたデータと異
なる場合、＊MISMATCH信号がローとされ、その結果次の
サイクルでRBITセルのデータの補数が取られる。

【００３２】また、多数のRAM メモリを組み合わせるこ
とによってCAM タグフィールドおよび探索機能を提供す
ることができる。図12はRAM 502-504 等の複数のRAM か
らなるCAM 500 のタグ部分のブロック図である。これら
のRAM は図11を参照して上述したような方法でCRR メモ
リセルから構成される。しかし、この場合、CRR メモリ
セル内のメモリセルは情報すなわちタグフィールド値の
格納に用いられる。CAM エントリのタグフィールドはCR
R メモリセルの水平方向のアレーに格納される。図12に
示す例は１つにつきN 個のビットを有する８つのタグフ
ィールドからなる。この機能のために、＊MISMATCHライ
ンは水平方向にバスされ、弱いプルアップによってハイ
に引き上げられる。それぞれの＊MISMATCHラインは同じ
水平方向のライン上のすべてのCRR メモリセルによって
共用される、WRITE ＿PORT信号とREGFILE 信号がローと
され、＊DATAは使用されない。

【００３３】タグフィールドの読み出しと書き込みは図
９に示すRAM 300 について説明したのと同様な方法で行
なわれる。CRR メモリセルへのWRITE ＿DATA入力はRAM
502のライン510 に接続され、READ＿DATA出力はライン5
11 に接続される。同様の接続が他のタグビットのため
のそれぞれのRAM 内で行なわれる。

【００３４】特定の目標に一致するタグフィールドに対
する並列探索が、目標ビットパターンを供給し、SEARCH
信号を発することによって開始される。目標パターン
は、１つのRAM について１ビットずつWRITE ＿DATAライ
ン上に供給される。目標ビットの配列と格納されたタグ
フィールドの不一致が発生すると、その行の＊MISMATCH
ラインがローに引き下げられる。すべてのタグフィール
ドが並列に探索され、それぞれの行に対して＊MISMATCH
信号が生成される。これをFPGA内の追加のプログラマブ
ル論理によって処理してCAM 内の所望のワードへのポイ
ンタを生成することができる。

【００３５】上述した機能はすべてCRR メモリセルと復
号器からなるRAM 上に構成される。本実施例において、
それぞれのRAM は16個のCRR メモリセルを有する。この
数は、FPGA内のルックアップテーブルの最適な大きさを
調べた結果に基づく。RAM は16のRAM の配列内で＊MISM
ATCHバスおよび＊DATAバスを介して接続される。これに
よって最高16個の読み出しポートおよび書き込みポート
を有するマルチポートレジスタファイルが得られ、16ビ
ットの幅と16ビットの深さを有するCAM タグフィールド
が支援される。FPGA内の追加のプログラマブル論理を用
い、またCAM の場合には＊MISMATCHラインを他の論理に
経路指定することによってより大きな幅と深さを有する
レジスタファイルおよびCAM タグフィールドを作成する
ことができる。

【００３６】原則的に、それぞれのRAM はFPGA経路選択
網内の１つのPLC を構成することができるが、本発明の
実施例では、16個のRAM のいかなる配列も単一のPLC と
してまとめられる。この構成には通常の場合には＊MISM
ATCHラインと＊DATAラインの長さが低減され、CAM およ
びレジスタファイルの動作速度が増すという利点があ
る。

【００３７】以下、本発明の好適な実施態様を例示す
る。 １． それぞれが複数の入力結線と１つの出力結線を有
し、前記の入力結線上の１つ以上の入力信号に応じて前
記の出力結線上に出力信号を生成する複数のプログラマ
ブル論理回路（300 、400 、500 ）と、前記のプログラ
マブル論理回路のうちの１つの前記の入力結線および出
力結線を前記のプログラマブル論理回路のうちの他の回
路に接続する経路選択手段（54）とからなるフィールド
プログラマブルゲートアレー素子であって、前記のプロ
グラマブル論理回路（300 、400 、500 ）のうちの１つ
はCRR セル（100 、102 ）からなり、前記のCRR セル
（100 、102 ）は、外部からの比較信号（106 ）を受け
取る手段、外部からのデータ信号を受け取る手段、１ビ
ットの情報を格納し、外部からのワード信号の受信に応
じて前記の格納されたビットの値を表わす格納ビット信
号を生成する格納手段（102 ）、外部からのデータ信号
から生成される第１の信号と第２の信号を比較し、前記
の第１および第２の信号が同じであったかどうかを表わ
す比較信号を生成する比較手段（104 ）、および外部で
生成された比較選択信号に応じて前記の格納ビット信号
か前記の外部比較信号のいずれかを前記の第２の信号と
して選択する多重化手段（103 ）からなるフィールドプ
ログラマブルゲートアレー素子。

【００３８】２． 上記１に記載のフィールドプログラ
マブルゲートアレー素子であって、前記のプログラマブ
ル論理回路（300 、400 、500 ）のうちの前記の１つ
は、さらに、第２の前記のCRR セル（301 ）、前記のCR
R セルの１つを指定するアドレス信号を受け取る手段、
および前記のワード信号を生成し前記の指定されたCRR
セルに接続する復号手段（302 ）からなるフィールドプ
ログラマブルゲートアレー素子。

【００３９】３． 上記２に記載のフィールドプログラ
マブルゲートアレー素子であって、前記のプログラマブ
ル論理回路（300 、400 、500 ）のうちの前記の１つ
は、さらにRBITセル（350 ）を有し、前記のRBITセル
（350 ）は、１ビットの情報を格納し、前記の格納され
たビットを表わす第１の信号を生成する手段（351 ）お
よび前記の第１の信号が前記のRBITセルに接続される第
２の信号に対してある一定の関係にある場合に前記の格
納されたビットの状態を変化させる比較手段（352）か
らなるフィールドプログラマブルゲートアレー素子。

【００４０】４． 列（402-404 、502-504 ）と行を有
する二次元配列に構成された複数のCRR セル（401 、50
1 ）からなるプログラマブル論理回路であって、前記の
CRRセルは、外部からの比較信号を受け取る手段、外部
からのデータ信号を受け取る手段、１ビットの情報を格
納し、外部からのワード信号の受信に応じて前記の格納
されたビットの値を表わす格納ビット信号を生成する格
納手段（102 ）、外部からのデータ信号から生成される
第１の信号と第２の信号を比較し、前記の第１および第
２の信号が同じであったかどうかを表わす比較信号を生
成する比較手段（104 ）、および外部で生成された比較
選択信号に応じて前記の格納ビット信号か前記の外部比
較信号のいずれかを前記の第２の信号として選択する多
重化手段（103 ）からなり、前記の各列内の前記のCRR
セルは、前記のCRR セルの１つを指定する信号を受け取
り、前記のワード信号を生成し前記の指定されたCRR セ
ルに接続する復号手段（407 、507 ）に接続され、前記
の各行内の前記のCRR セルは前記の比較手段内の前記の
生成手段が連結されているフィールドプログラマブル論
理回路。

【００４１】５． 上記４に記載のフィールドプログラ
マブル論理回路であって、前記の各行内の前記のCRR セ
ルにおいて前記の格納ビット信号を生成する前記の手段
もまた連結されているフィールドプログラマブル論理回
路。

【００４２】６． 上記４に記載のフィールドプログラ
マブル論理回路であって、前記の列（402-404 ）の少な
くとも１つは、RBITセル（350 ）を有し、前記のRBITセ
ル（350 ）は、１ビットの情報を格納し、前記の格納さ
れたビットを表わす第１の信号を生成する手段（351 ）
および前記の第１の信号が前記のRBITセルに接続される
第２の信号に対してある一定の関係にある場合に前記の
格納されたビットの状態を変化させる比較手段（352 ）
からなるフィールドプログラマブル論理回路。

【００４３】７． それぞれが複数の入力結線と１つの
出力結線を有し、前記の入力結線上の１つあるいはそれ
以上の入力信号に応じて前記の出力結線上に出力信号を
生成する複数のプログラマブル論理回路と、前記のプロ
グラマブル論理回路のうちの１つの前記の入力結線およ
び出力結線を前記のプログラマブル論理回路のうちの他
の回路に接続する経路選択手段からなるフィールドプロ
グラマブルゲートアレー素子であって、前記のプログラ
マブル論理回路のうちの１つはCRR メモリセルからなる
フィールドプログラマブルゲートアレー素子。

【００４４】８． 上記７に記載のフィールドプログラ
マブルゲートアレー素子であって、前記のCRR メモリセ
ルは、１ビットの情報を格納するためのビット格納セ
ル、前記のビット格納セルと連動して前記のビット格納
セルからの前記の格納されたビット情報かあるいは第１
の外部信号のいずれかを選択信号として選択するマルチ
プレクサ、および前記のマルチプレクサと連動して前記
の第２の外部信号を前記の選択された信号と比較する比
較器からなるフィールドプログラマブルアレー素子。

【００４５】９． 上記８に記載のフィールドプログラ
マブルゲートアレー素子であって、前記のプログラマブ
ル論理回路のうちの前記の少なくとも１つの回路は、さ
らにRBITセルを有し、前記のRBITセルは、１ビットの情
報を格納し、前記の格納されたビットを表わす第１の信
号を生成する手段および前記の第１の信号が前記のRBIT
セルに接続される第２の信号に対してある一定の関係に
ある場合に前記の格納されたビットの状態を変化させる
比較手段からなるフィールドプログラマブルゲートアレ
ー素子。

【００４６】１０． 上記９に記載のフィールドプログ
ラマブルゲートアレー素子であって、前記のプログラマ
ブル論理回路のうちの前記の少なくとも１つの回路は、
さらに、複数のの前記のCRR セル、および前記のCRR セ
ルの１つを指定するアドレス信号を受け取り、ワード信
号を生成し前記の指定されたCRR セルに接続する復号器
からなるフィールドプログラマブルゲートアレー素子。

【００４７】

【発明の効果】以上の説明からわかるように、本発明に
よれば、高速なシミュレーションが可能で、しかも汎用
性のあるFPGA素子が得られる。なお、以上の説明および
添付図面から当業者には本発明に対するさまざまな変更
が可能であることが明らかであろう。したがって、本発
明は特許請求の範囲によってのみ限定されるものではな
い。

【図面の簡単な説明】

【図１】マルチポートレジスタファイルのブロック図で
ある。

【図２】マルチポートレジスタファイルに用いる書き込
みポートの一実施態様のブロック図である。

【図３】マルチポートレジスタファイルに用いる読み出
しポートの一実施態様のブロック図である。

【図４】マルチポートレジスタファイルに用いるレジス
タデータビットの一実施態様のブロック図である。

【図５】内容参照可能メモリのブロック図である。

【図６】FPGA のブロック図である。

【図７】本発明のメモリ論理セルのブロック図である。

【図８】本発明のメモリ論理セルの実施例の概略図であ
る。

【図９】本発明のメモリ論理セルから構成されたRAM の
ブロック図である。

【図１０】本発明のレジスタビットを格納するためのメ
モリセルの概略図である。

【図１１】本発明のメモリ論理セルとレジスタビットセ
ルから構成されたレジスタファイルのブロック図であ
る。

【図１２】本発明のメモリ論理セルから構成された内容
参照可能メモリのブロック図である。

【符号の説明】

10: マルチポートレジスタファイル 11、12: 書き込みポート 13、14、15: レジスタ 16、17: 読み出しポート 20: 書き込みポート 21、22: デマルチプレクサ 31: N:1マルチプレクサ 33: フリップフロップ 40: CAM 42: データ記録 43: タグフィールド 44: データフィールド 45: 比較器 46: バス 47: ルータ 48: バス 50: FPGA 52: プログラマブル論理セル（PLC ） 54: 経路選択網 100: CRR メモリセル 102: １ビットメモリセル 103: マルチプレクサ 104: 比較器 106: 外部信号 200: CRR メモリセル 201: ゲート 202 、203: インバータ 205 、206: トランジスタ 207: トライステートバッファ 208: 排他的論理和ゲート 209: トランジスタ 210: ゲート 211 、212: トランジスタ 224: ライン 300: RAM 301: CRR メモリセル 302: 復号器 304: READ＿DATAバス 305: ライン 306: WITE＿DATAライン 350: RBIT 351: D フリップフロップ 352: 排他的論理和ゲート 400: マルチポートレジスタファイル 401: CRR メモリセル 402 、403 、404: RAM メモリ 405: RBITセル 407: 復号器 408: RBITセル 500: CAM 502 、503 、504: RAM 510: ライン 511: ライン

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれが複数の入力結線と１つの出力
   結線を有し、前記の入力結線上の１つ以上の入力信号に
   応じて前記の出力結線上に出力信号を生成する複数のプ
   ログラマブル論理回路（300 、400 、500 ）と、前記の
   プログラマブル論理回路のうちの１つの前記の入力結線
   および出力結線を前記のプログラマブル論理回路のうち
   の他の回路に接続する経路選択手段（54）とからなるフ
   ィールドプログラマブルゲートアレー素子であって、 前記のプログラマブル論理回路（300 、400 、500 ）の
   うちの１つはCRR セル（100 、102 ）からなり、 前記のCRR セル（100 、102 ）は、 外部からの比較信号（106 ）を受け取る手段、外部から
   のデータ信号を受け取る手段、 １ビットの情報を格納し、外部からのワード信号の受信
   に応じて前記の格納されたビットの値を表わす格納ビッ
   ト信号を生成する格納手段（102 ）、 外部からのデータ信号から生成される第１の信号と第２
   の信号を比較し、 前記の第１および第２の信号が同じであったかどうかを
   表わす比較信号を生成する比較手段（104 ）、 および外部で生成された比較選択信号に応じて前記の格
   納ビット信号か前記の外部比較信号のいずれかを前記の
   第２の信号として選択する多重化手段（103 ）からなる
   フィールドプログラマブルゲートアレー素子。