JPH0726785U - 半導体試験装置用不良解析回路 - Google Patents

Abstract

(57)【要約】 【目的】 半導体試験装置に、デバイス出力毎のフェイ
ルを記憶する記憶手段を設け、不良解析機能を向上し
た、半導体試験装置用不良解析回路を提供する。 【構成】 少なくとも１個の解析用記憶素子１２も設け
る。そして、入力端子は、論理比較器４のフェイル出力
端子に接続する。そして、当該記憶内容を読出すことに
より、アドレス対応のフェイル回数を知ることができ
る。また、さらに、少なくとも１個の書込回数用記憶素
子１１も設ける。そして入力端へは、被測定デバイス３
へのコントロール信号を供給しする。そして、当該記憶
内容を読出すことにより、アドレス対応の書込回数を知
る手段を追加して、半導体試験装置用不良解析回路を構
成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は半導体試験装置に於いて、不良解析機能を向上した、半導体試験装置 用不良解析回路に関する。

【０００２】

【従来の技術】

従来、半導体試験装置に於ける不良解析機能としては、フェイルメモリ機能が 使用されている。従来の半導体試験装置用フェイルメモリの例として図３にブロ ック図を示す。

【０００３】 先ず、パタン発生器１から被試験デバイスに与えるための入力パタンを発生す る。入力パタンとしては、パタンデータ信号、アドレス信号及びコントロール信 号を必要とする。通常、被試験デバイスがメモリの場合には、コントロール信号 の種類はチップセレクト信号（ＣＳ）やライトエネーブル信号（ＷＥ）等である 。

【０００４】 これらの入力パタンは、波形整形器２に於いて、デバイス種類に応じたドライ バ波形に整形されて、被試験デバイス（ＤＵＴ）３に印加される。被試験デバイ ス３の出力は、論理比較器４でパタン発生器１から供給された比較パタンと比較 がなされてパス／フェイル結果を得る。また、このパス／フェイル情報は、パタ ン発生器にフィードバックされ、必要に応じてテストパタンを次のステップに進 める等の制御に用いられる。

【０００５】 また、論理比較器４からのフェイル信号は、フェイルメモリ５に与えられる。 フェイルメモリには、同時に、比較アドレス信号が供給されており、従って、フ ェイルメモリ５に於いては、フェイル発生がどのアドレスで生じたかを記憶でき る。

【０００６】 一般に、被測定デバイスがフラッシュ・メモリ等の場合には、次のような試験 がなされる。フラッシュ・メモリでは、一度の書き込みではうまく書き込むこと が出来なくても、同一パタンを複数回書き込みを行い、書き込みが完了すれば、 そのデバイスは良品とされる。

【０００７】 従来のフェイルメモリ機能（ＡＦＭ）では、アドレス毎にパス／フェイル情報 を取り込んでいる為、同じパタンプログラムが走った場合、上書きしてしまい、 フェイル情報（パス情報）が正しく残らないという問題点を有する。

【０００８】 また、フェイルメモリ機能として、印加パタン毎にパス／フェイル結果の履歴 を取り込む機能（ＤＦＭ）を有する場合があるが、この場合には、情報量が非常 に増大し、ハードウェア構成や試験時間が増大するという問題点を有する。

【０００９】

【考案が解決しようとする課題】

従来の半導体試験装置用フェイルメモリ機能は次のような欠点をもっていた。

【００１０】 一般に、複数回書き込みを行えるメモリ・デバイスを試験する場合、どこのセ ルが何回目でパスしたという情報がデバイス解析上必要とされる。しかし、従来 のフェイルメモリ機能は、同一アドレスに上書きしたり、構成が著しく増大する ために、効果的なフェイル解析が困難であった。

【００１１】 本考案は、上述したような従来の技術が有する問題点に鑑みてなされるもので あって、半導体試験装置に、デバイス出力毎のフェイルを記憶する記憶手段を設 け、不良解析機能を向上した、半導体試験装置用不良解析回路を提供するもので ある。

【００１２】

【課題を解決するための手段】

半導体試験装置の不良解析回路に於いて、少なくとも１個の解析用記憶素子１ ２を設ける。そして、当該解析用記憶素子１２の入力端子は、論理比較器４のフ ェイル出力端子に接続する。そして、当該解析用記憶素子１２の記憶内容を読出 すことにより、アドレス対応のフェイル回数を知ることができるようにして、半 導体試験装置用不良解析回路を構成する。

【００１３】 次に、前記の回路を具備し、さらに少なくとも１個の書込回数用記憶素子１１ も設ける。そして、当該書込回数用記憶素子１１の入力端へは、被測定デバイス ３へのコントロール信号を供給する。そして、当該書込回数用記憶素子１１の記 憶内容を読出すことにより、アドレス対応の書込回数を知る手段を追加して、半 導体試験装置用不良解析回路を構成する。

【００１４】

【作用】

本考案では、解析用カウンタや、書込回数用カウンタを設けたので、被測定デ バイスのアドレス毎に解析用カウンタを読み出すことにより、どこのアドレスで どのデバイスが何回フェイルしたかを容易に知ることができる。

【００１５】

【実施例】

本考案の実施例について図面を参照して説明する。図１は本考案の１実施例を 示すブロック図である。

【００１６】 図１に於いて示すように、解析用カウンタとして、カウンタ１２を設ける。当 該カウンタ１２のトリガ端子は、論理比較器４のフェイル出力端子に接続する。 また、当該カウンタ１２の入力端子はハイレベルを与える。また、リセット端子 には、外部よりクリア信号を与える。当該カウンタ１２の出力端子は、アンドゲ ート１４を設けて接続し、外部からの読出信号により、カウンタ内の情報を外部 に読出しできる。この解析用カウンタにより、被測定デバイス３の出力毎のフェ イル回数を記憶できる。

【００１７】 もし被測定デバイス３の出力端子が複数である場合（複数ビット）には、フェ イル信号も複数となる。この場合は、解析用カウンタ１２もこの数に対応して、 複数設ける。また、被測定デバイス３が複数である場合（複数デバイス）には、 フェイル信号も複数となる。この場合にも、解析用カウンタ１２を複数設けて対 応する。

【００１８】 次に、書込回数用カウンタとして、カウンタ１１を設ける。当該カウンタ１１ のトリガ端子は、波形整形器２のコントロール信号出力端子に接続する。通常、 このコントロール信号として、書込回数に対応した信号、すなわちライトエネー ブル（ＷＥ）信号を接続する。また、当該カウンタ１１の入力端子はハイレベル を与える。また、リセット端子には、外部よりクリア信号を与える。当該カウン タ１１の出力端子は、アンドゲート１３を設けて接続し、外部からの読出信号に より、カウンタ内の情報を外部に読出しできる。この書込回数用カウンタにより 、被測定デバイス３への書き込み回数を記憶できる。

【００１９】 なお、この書込回数用カウンタは必要に応じて設ければよく、解析用カウンタ の内容で足りる場合には、必ずしも設け無くともよい。又、例えば被測定デバイ スの数だけ書込回数用カウンタの内容が必要な場合には、当該書込回数用カウン タ１１を複数設けて構成してもよい。

【００２０】 また、上記では、書込回数用カウンタ１１と解析用カウンタ１２として、記憶 素子をカウンタで構成したが、それぞれメモリを用いて構成してもよい。この場 合、メモリのアドレス情報としては、書込毎に異なるアドレスを設定し、メモリ 情報としては、論理比較器４のフェイル信号を印加する。これにより、書込毎の パス／フェイルの履歴を記憶し、読出すことができる。

【００２１】 図２に、上記カウンタを使用して被測定デバイスを測定する場合の、フローチ ャートを示す。ステップ１０２に於いて、被測定デバイスの最大アドレスＡ_MAX を設定する。次に、書込回数用カウンタ１１及び解析用カウンタ１２の両カウン タをクリアする。

【００２２】 次に、ステップ１０４で、リトライ回数の最大値ｎ_MAX を設定する。一般に、 複数回数書き込みを行えるメモリ・デバイスでは、１回でパスするセルもあれば 、５回でパスするセル、１０回でもパスしないセルも存在する。この許容できる 最大回数がリトライ最大回数である。

【００２３】 次に、被測定デバイスに対して入力パタンの書き込みを行い、その後読み出し を行い、読み出した内容が正しかったかを判定して、パスしたかどうか判定する 。ステップ１０６で、全ての出力ピンがパスした場合には、このアドレスの動作 を終了したことになり、ステップ１０８に進む。

【００２４】 ステップ１０６で、フェイル結果が混じっている場合には、リトライ回数未満 であれば、リトライ・ルーチン（ステップ１０４）を繰り返す。もし、リトライ 回数の上限に達していれば、ステップ１０８に進む。

【００２５】 ステップ１０８では、両カウンタ（１１、１２）の内容読み出しを行う。これ により、解析用カウンタ１２に於いては、被測定デバイス出力のフェイルの発生 した回数を、出力ピン毎に知ることができる。また、書込回数用カウンタ１１に 於いては、書込を行った総数を知ることができる。

【００２６】 ステップ１０９に於いては、複数の被測定デバイスを試験している場合に、全 ての被測定デバイスがフェイルであったかをチェックする。全デバイスがフェイ ルの場合には、試験を強制終了する。

【００２７】 ステップ１１０に於いては、被測定デバイスに与えるアドレスが上限に達した かチェックする。まだの場合には、次のアドレスに進めて、試験を続行する。ア ドレスが上限の場合には試験を終了する。

【００２８】 このように、被測定デバイスのアドレス毎に解析用カウンタを読み出すことに より、どこのアドレスでどのデバイスが何回フェイルしたかを知ることができる 。多ビットのメモリの場合も、ビット毎に何度の書き込みが必要であったかを知 ることができる。

【００２９】

【考案の効果】

以上説明したように本考案は構成されているので、次に記載する効果を奏する 。

【００３０】 半導体試験装置に、デバイス出力毎のフェイルを記憶する記憶手段を設け、不 良解析機能を向上した、半導体試験装置用不良解析回路が提供できた。これによ り、どこのアドレスでどのデバイスが何回フェイルしたかを容易に知ることがで きる。

【図面の簡単な説明】

【図１】本考案の構成を示すブロック図である。

【図２】本考案の動作を示すフローチャートである。

【図３】従来の構成を示すブロック図である。

【符号の説明】

１ パタン発生器 ２ 波形整形器 ３ 被測定デバイス ４ 論理比較器 ５ フェイルメモリ １１、１２ カウンタ １３、１４ アンドゲート

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 半導体試験装置の不良解析回路に於い
   て、 少なくとも１個の解析用記憶素子（１２）を設け、 当該解析用記憶素子（１２）の入力端子は、論理比較器
   （４）のフェイル出力端子に接続し、 当該解析用記憶素子（１２）の記憶内容を読出すことに
   より、アドレス対応のフェイル回数を知ることを特徴と
   する、半導体試験装置用不良解析回路。
2. 【請求項２】 前記の回路を具備し、 少なくとも１個の書込回数用記憶素子（１１）も設け、 当該書込回数用記憶素子（１１）の入力端へは、被測定
   デバイス（３）へのコントロール信号を供給し、 当該書込回数用記憶素子（１１）の記憶内容を読出すこ
   とにより、アドレス対応の書込回数を知る手段を追加し
   た、請求項１記載の半導体試験装置用不良解析回路。