JPH07262782A

JPH07262782A - 半導体記憶装置

Info

Publication number: JPH07262782A
Application number: JP6048219A
Authority: JP
Inventors: Makoto Sakata; 真坂田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】本発明は、複数のＥＣＬ型のスタティックメ
モリセルがマトリックス状に配置された半導体記憶装置
に関し、無駄な電力が消費されたりチップサイズが増大
したりすることなく、書き込み時間の短縮化を図ること
を目的とする。【構成】複数のスタティックメモリセルに接続される
複数のワード線、および、複数の対のビット線に選択的
に電流を流すことにより、一つのスタティックメモリセ
ルに対しデータの書き込み動作を行う場合、このスタテ
ィックメモリセルに蓄積されている電荷を引き抜くため
の充分な大きさを有し、かつ、ビット線の電流に付加さ
れる書き込み電流を生成するためのトランジスタ等を含
む付加電流源１と、書き込み動作の期間中の初めの期間
でのみ、付加電流源１内のトランジスタ等を動作させて
書き込み電流をビット線に瞬間的に供給するための結合
コンデンサ等を含む付加電流源動作期間設定手段２とを
備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のスタティックメ
モリセルがマトリックス状に配置された半導体記憶装置
に関し、特に、メモリセルに対する読み出し動作および
書き込み動作が比較的高速で行えるエミッタ結合論理
（以下、ＥＣＬと略記する）型のスタティックメモリセ
ルや、ＣＭＯＳのスタティックメモリセルを用いて構成
した半導体記憶装置に関するものである。

【０００２】近年、半導体記憶装置等を使用したコンピ
ュータシステムにおいては、データ処理の高速化の要求
が、ますます強くなる傾向にある。この高速化の要求に
対応して、特にランダムアクセス方式によるデータの読
み出しおよび書き込みの際のアクセスタイムの短縮化が
強く要望されると共に、データ書き込みに必要な書き込
み時間の短縮化も強く要望されるようになってきた。

【０００３】

【従来の技術】図１８は、一般のスタティックメモリセ
ルの構成を示す回路図である。ただし、ここでは、高速
動作が可能なバイポーラ型のトランジスタを負荷素子と
して用いたフリップ・フロップ型のスタティックメモリ
セルを代表例として示すこととする。

【０００４】図１８のスタティックメモリセルは、デー
タを保持するためのアクティブな負荷素子として機能す
るバイポーラ型の一対のｐｎｐトランジスタＱ３、Ｑ４
を有している。これらのｐｎｐトランジスタＱ３、Ｑ４
は、各々のエミッタが互いに結合されて共通になってお
り、ＥＣＬ型のスタティックメモリセルを構成してい
る。

【０００５】さらに、これらのｐｎｐトランジスタＱ
３、Ｑ４のコレクタ側には、一対の駆動用トランジスタ
Ｑ１、Ｑ２がそれぞれ接続されており、上記のｐｎｐト
ランジスタＱ３、Ｑ４の負荷素子と駆動用トランジスタ
Ｑ１、Ｑ２により、バイポーラ型の相補型セルが形成さ
れる。これらの一対の駆動用トランジスタＱ１、Ｑ２
は、負荷素子とは異なるタイプの導電型のトランジス
タ、例えば、ｎｐｎトランジスタによりそれぞれ構成さ
れている。さらに、一方の駆動用トランジスタＱ１のベ
ースと他方のトランジスタＱ２のコレクタ、および、一
方の駆動用トランジスタＱ１のコレクタと他方のトラン
ジスタＱ２のベースが、互いに交差的に結合されてい
る。

【０００６】図１９および図２０は、図１８のスタティ
ックメモリセルを用いた従来の半導体記憶装置の構成を
示す回路図（その１およびその２）である。ここでは、
上記のようなバイポーラ型かつ相補型のスタティックメ
モリセルＭＣ−００〜ＭＣ−ｊｋを複数個マトリックス
状に配置したｋ行ｊ列のセルアレイを構成することによ
り、バイポーラ型の半導体記憶装置を実現している。な
お、この場合は、従来の半導体記憶装置の問題点に関係
する部分を簡単に説明する程度にとどめ、各部の構成の
詳細は、後述の「実施例」の項で説明することとする。

【０００７】図１９および図２０においては、マトリッ
クス状のスタティックメモリセルＭＣ−００〜ＭＣ−ｊ
ｋの各行（または各列）毎にワード線ＷＬ０〜ＷＬｋを
接続すると共に、これらのワード線と直交する各列（ま
たは各行）毎に一対のビット線ＢＬ０〜ＢＬｊ、ＢＬ０
〜ＢＬｊ（本来は、図１８および図１９等に示すよう
に、ＢＬ０、ＢＬｊの下部のバーを英文字の上部に引い
て表すべきであるが、現行の電子出願方式では、英文字
の上部にバーを引いて表すことが困難なため、これ以
降、便宜的に英文字の下部に引いて表すこととする）を
接続している。さらに、フリップ・フロップ型のスタテ
ィックメモリセル内の負荷素子内に記憶されたデータを
より確実に保持し続けるために、スタティックメモリセ
ルＭＣ−００〜ＭＣ−ｊｋの各行毎にホールド線ＨＬ０
〜ＨＬｋを接続し、ほんのわずかな値のホールド電流Ｉ
h0〜Ｉhkを各スタティックメモリセルに常時供給するよ
うにしている。

【０００８】ここで、図１８のようなｐｎｐ負荷型のト
ランジスタを有するスタティックメモリセルを用いた図
１９および図２０の半導体記憶装置において、デコーダ
等を含む行アドレス選択部５および列アドレス選択部６
により指定された特定のスタティックメモリセル（例え
ば、スタティックメモリセルＭＣ−００）内の各トラン
ジスタの状態を考える。この場合、特定のスタティック
メモリセルに接続された１本のワード線に選択的に電流
を流す共に、同じスタティックメモリセルに接続された
一対のビット線に選択的に電流を流すことにより、上記
のスタティックメモリセルに対しデータの書き込み動作
を行った場合、一つの駆動用トランジスタ（例えば、ト
ランジスタＱ２）がオンの状態（すなわち、飽和状態）
のときに、一つの負荷素子（例えば、トランジスタＱ
４）もオンの状態になり、この負荷素子内にデータが保
持される。このときに、他の駆動用トランジスタ（例え
ば、トランジスタＱ１）はオフの状態（すなわち、遮断
状態）になっており、他の負荷素子（例えば、トランジ
スタＱ３）もオフの状態になっている。

【０００９】上記の飽和状態のトランジスタＱ２および
Ｑ４では、ベースおよびコレクタ間に、等価的な飽和容
量Ｃs （実際にはコンデンサが接続されていないので、
図８中に破線で示すこととする）が実効的に付加される
ので、パッケージの材料や、アルミニウム（Ａｌ）の回
路配線材料に含まれる不純物等から発生するα線により
ベ─スの電位がほとんど変化せず、メモリセル内のデー
タが破壊されにくい。すなわち、バイポーラ形のトラン
ジスタの飽和を利用してメモリセルに書き込まれたデー
タは、α線によるソフトエラーに対し非常に安定にな
る。

【００１０】しかしながら、一方で、新たなデータの書
き込み動作によりメモリセル内のデータを書き替える場
合、これまでのデータが保持されているメモリセル内の
飽和容量Ｃs から、蓄積電荷を抜き取るのに時間がかか
るため、データの書き込みに必要な書き込み時間（例え
ば、４〜５ｎｓｅｃ）がアクセスタイム（例えば、２〜
３ｎｓｅｃ）に比べて長くなってしまうという不都合が
生じてきた。

【００１１】このような不都合に対処するために、図１
９および図２０に示すような従来の半導体記憶装置で
は、書き込み信号ＷＥ（この場合も、本来は、図２０等
に示すように、ＷＥの下部のバーを英文字の上部に引い
て表すべきであるが、現行の電子出願方式では、英文字
の上部にバーを引いて表すことが困難なため、これ以
降、便宜的に英文字の下部に引いて表すこととする）に
従いデータＤinを指定のメモリセルに書き込み際に、第
１書き込みアンプ７２およびビット線駆動用トランジス
タＱwa0 、Ｑwb0 を通してビット線電流を供給すると共
に、別の第２書き込みアンプ７４および書き込み用トラ
ンジスタＱwaa 、Ｑwab を通して付加的なビット線電流
を追加するような構成が採用されている。さらに詳しく
いえば、従来の半導体記憶装置では、書き込み用トラン
ジスタＱwaa 、Ｑwab によって電流源のトランジスタＱ
９、Ｑ１０を動作させることにより、より大きなビット
線電流を生成している。さらに、この大きなビット線電
流を利用してメモリセル内の飽和容量Ｃs から蓄積電荷
を強制的に抜き取ることにより、書き込み時間の短縮化
を図るようにしている。

【００１２】

【発明が解決しようとする課題】上記のような半導体記
憶装置においては、電流源の主要部を構成するトランジ
スタＱ９、Ｑ１０がすべてのビット線に接続されている
ために、データの書き込み動作時ばかりでなく、読み出
し動作時においても、ビット線選択の際に、トランジス
タＱ９、Ｑ１０が動作して不必要に大きなビット線電流
が流れ続ける。このため、無駄な電力が消費されるとい
う問題が発生する。

【００１３】また一方で、書き込み動作のさらなる高速
化を図るために、書き込み動作時のビット線電流をさら
に増加させようとした場合、ＩＣ（集積回路）等からな
る半導体回路内でトランジスタＱ９、Ｑ１０のコレクタ
に接続される配線パターンには、顕著に大きな電流が流
れ続けることになる。この種の配線パターンには、通
常、許容電流密度が存在するため、配線パターンの幅自
体を大きくせざるを得なくなり、配線パターンが太くな
ってしまうという傾向が生ずる。特に、トランジスタＱ
９、Ｑ１０のコレクタに接続されるすべてのビット線を
太くする必要が出てくるため、チップサイズが増大する
という問題も発生する。

【００１４】本発明は、上記問題点に鑑みてなされたも
のであり、無駄な電力が消費されたりチップサイズが増
大したりすることなく、スタティックメモリセルのデー
タ書き込みに必要な書き込み時間の短縮化を図ることが
可能な半導体記憶装置を提供することを目的とするもの
である。

【００１５】

【課題を解決するための手段】図１は、本発明の原理構
成を示す回路ブロック図である。なお、これ以降、前述
した構成要素と同様のものについては、同一の参照番号
を付して表すこととする。図１に示すように、本発明の
半導体記憶装置は、従来の半導体記憶装置と同じよう
に、複数のスタティックメモリセルＭＣ−００〜ＭＣ−
ｊｋがマトリックス状に配置され、かつ、これらの複数
のスタティックメモリセルＭＣ−００〜ＭＣ−ｊｋの行
方向（または列方向）の単位で接続される複数のワード
線ＷＬ０〜ＷＬｋ、および、これらの複数のワード線Ｗ
Ｌ０〜ＷＬｋと直交する方向の単位で接続される複数の
対のビット線ＢＬ０〜ＢＬｊ、ＢＬ０〜ＢＬｊを有して
いる。

【００１６】さらに、図１においては、書き込みバッフ
ァおよび書き込みアンプ等からなるビット線電流生成部
７が設けられている。このビット線電流生成部７は、上
記のワード線およびビット線により選択された複数のス
タティックメモリセルＭＣ−００〜ＭＣ−ｊｋの中の一
つのスタティックメモリセルに対しデータの書き込み動
作を行う場合、書き込み信号ＷＥ（書き込み信号ＷＥ
は、ライトイネーブル信号ともよばれる）に従いデータ
Ｄinを上記のスタティックメモリメモリセルに書き込む
ときに、ビット線駆動回路部９−１〜９−ｊ内のビット
線駆動用トランジスタ（例えば、トランジスタＱwa0 、
Ｑwb0 ）を通してビット線に電流を供給するためのもの
である。

【００１７】さらに、図１の半導体記憶装置は、この一
つのスタティックメモリセルに蓄積されている電荷を引
き抜くための充分な大きさを有し、かつ、上記ビット線
の電流に付加される書き込み電流を生成するための付加
電流源１を備えている。さらに、図１の半導体記憶装置
は、上記のビット線電流生成部７と付加電流源１との間
に、付加電流源動作期間設定手段２を設けている。この
付加電流源動作期間設定手段２は、データの書き込み動
作の期間中の初めの期間でのみ、この付加電流源１を動
作させて上記の付加的な書き込み電流をビット線に瞬間
的に供給するためのものである。

【００１８】好ましくは、上記の付加電流源１は、ビッ
ト線に接続されるトランジスタを含み、かつ、上記の付
加電流源動作期間設定手段２は、付加電流源１内のトラ
ンジスタのベースに接続されるコンデンサおよび抵抗を
有する微分回路を含む。この場合、付加電流源動作期間
設定手段２は、データの書き込み動作を開始させるため
の書き込み信号ＷＥを微分回路により微分する形式、か
つ、コンデンサによる容量結合の形式で、トランジスタ
のベースに印加すべき電圧を生成する。

【００１９】さらに、好ましくは、書き込み動作以外の
期間で、付加電流源１内のトランジスタのベース電位
を、予め定められたリファレンス電位よりも低い電位に
しておき、書き込み信号ＷＥが供給されてから、付加電
流源動作期間設定手段２により、所定の短い時間だけこ
のトランジスタのベース電位を上記のリファレンス電位
よりも高くするような回路構成がなされる。

【００２０】さらに、好ましくは、本発明の半導体記憶
装置における複数のスタティックメモリセルＭＣ−００
〜ＭＣ−ｊｋの各々は、ベースおよびコレクタが交差的
に結合される一対の駆動用トランジスタと、これらの駆
動用トランジスタのコレクタ側にそれぞれ接続される一
対の負荷素子とを有するフリップ・フロップ型かつＥＣ
Ｌ型のスタティックメモリセルから構成される。

【００２１】さらに、好ましくは、本発明の半導体記憶
装置における複数のスタティックメモリセルＭＣ−００
〜ＭＣ−ｊｋの各々の負荷素子は、上記の駆動用トラン
ジスタと異なるタイプの導電型のトランジスタから構成
されるアクティブ負荷である。さらに好ましくは、本発
明の半導体記憶装置における複数のスタティックメモリ
セルの各々は、ドレインおよびソースが交差的に結合さ
れる一対の駆動用トランジスタと、これらの駆動用トラ
ンジスタのドレイン側にそれぞれ接続される一対の負荷
抵抗と、一対の転送用トランジスタと、データ保持を安
定化させる容量素子とを有するフリップ・フロップ型か
つＭＯＳ型のスタティックメモリセルから構成される。

【００２２】さらに好ましくは、本発明の半導体記憶装
置における複数のスタティックメモリセルの各々は、ド
レインおよびソースが交差的に結合される一対の駆動用
トランジスタと、これらの駆動用トランジスタのドレイ
ン側にそれぞれ接続される一対の駆動用トランジスタと
異なるタイプの導電型のトランジスタからなるアクティ
ブ負荷と、一対の転送用トランジスタと、データ保持を
安定化させる容量素子とを有するフリップ・フロップ型
かつＭＯＳ型のスタティックメモリセルから構成され
る。

【００２３】

【作用】図２は、本発明の作用を説明するためのタイミ
ングチャートおよび概略的な回路図である。ただし、こ
こでは、半導体記憶装置中で本発明の特徴となる回路部
と、この回路部の動作を強調して示すこととする。既に
述べたように、従来の半導体記憶装置（図１９および図
２０）における電流源のトランジスタＱ９、Ｑ１０のベ
ース電位は、予め定められた一定の電圧Ｖr1に固定され
ていた。これに対し、本発明の半導体記憶装置において
は、微分回路等を有する付加電流源動作期間設定手段２
の出力側に、付加電流源１内の一対のトランジスタのベ
ースを接続することにより、付加電流源１内のトランジ
スタのベース電位の電圧を可変にしている。

【００２４】さらに詳しくいえば、データの書き込み動
作以外の期間で、付加電流源１内のトランジスタのベー
ス電位の電圧Ｖr2を、予め定められたリファレンス電位
よりも低い電圧にしておき、書き込み信号ＷＥが供給さ
れて書き込み動作が開始されたときは、付加電流源動作
期間設定手段２内の微分回路等により、書き込み信号Ｗ
Ｅが“Ｈ（High）”レベルから“Ｌ（Low ）”レベルに
変化する初期の期間でのみ、ベース電位の電圧Ｖr2を急
激に上昇させて瞬間的に大きな書き込み電流Ｉw ( また
は、Ｉw ′）を流すようにしている。この場合は、書き
込み動作が始まる初期のタイミングでのみ瞬間的に大き
な書き込み電流Ｉw ( または、Ｉw ′）を流し、スタテ
ィックメモリセル内のいずれか一方の負荷素子に蓄積さ
れている電荷をごく短い時間で引き抜いて瞬時に書き込
み動作を終了させることができるので、書き込み時間が
短縮されて書き込み動作の高速化が図れる。

【００２５】その上、本発明の半導体記憶装置では、書
き込み電流Ｉw を流す期間が従来の場合よりもはるかに
短くて済むので、書き込み電流Ｉw の時間平均値が大幅
に小さくなり、従来に比べて消費電力が顕著に節減され
る。なお、書き込み電流Ｉwの大きさは、エミッタ電源
Ｖee、および、このエミッタ電源Ｖeeとトランジスタの
エミッタとの間に接続される抵抗により適宜調整するこ
とができる。

【００２６】かくして、本発明では、従来よりもはるか
に少ない消費電力でもって、かつ、簡単な回路構成によ
り、半導体記憶装置のスタティックメモリセルのデータ
書き込みに必要な書き込み時間の短縮化が実現される。

【００２７】

【実施例】以下、添付図面（図３〜図１７）を用いて本
発明の好適な実施例を詳細に説明する。図３および図４
は、本発明の第１の実施例の構成を示す回路図（その１
およびその２）である。ここでは、図１９および図２０
のセルアレイと同じように、複数のスタティックメモリ
セルＭＣ−００〜ＭＣ−ｊｋがマトリックス状に配置さ
れたセルアレイを有する半導体記憶装置に対し本発明の
回路部の具体例を適用した場合を示すこととする。

【００２８】図３および図４に示す第１の実施例におい
ては、半導体記憶装置全体の回路構成をより明確に理解
することができるように、本発明の構成要素である付加
電流源１および付加電流源動作期間設定手段２の具体的
な構成を述べる前に、上記のセルアレイに対する通常の
読み出し動作および書き込み動作を行う回路の構成を詳
しく説明することとする。これらの回路は、基本的にＥ
ＣＬ型になっているので、共通のエミッタが互いに接続
されている複数のトランジスタの内、そのベース電位が
最も高いものがオンの状態になり、他のトランジスタは
すべてオフの状態になると考えられる。

【００２９】まず初めに、図３および図４の半導体記憶
装置においてデータの読み出し動作を実行する場合を想
定する。今、上記のセルアレイでは、マトリックスの行
方向（ロー方向ともいう）のアドレスが、Ｘアドレス信
号Ｘ０〜Ｘｋにより指定され、列方向（カラム方向とも
いう）のアドレスが、Ｙアドレス信号Ｙ０〜Ｙｊにより
指定される。さらに、セルアレイ内のスタティックメモ
リセルＭＣ−００〜ＭＣ−ｊｋの各行毎にワード線ＷＬ
０〜ＷＬｋが接続されると共に、各列毎に一対のビット
線ＢＬ０〜ＢＬｊ、…ＢＬ０〜ＢＬｊが接続される。デ
ータの読み出し動作の際は、複数本のワード線ＷＬ０〜
ＷＬｋ中の１本のワード線と、複数対のビット線ＢＬ０
〜ＢＬｊ、…ＢＬ０〜ＢＬｊ中の一対のビット線とが選
択される。

【００３０】さらに、図３において、セルアレイの行方
向のアドレスを選択するための行アドレス選択部５は、
Ｘアドレスバッファ５０−０〜５０−ｋを介して入力さ
れる２進数のＸアドレス信号を復号化するＸデコーダ５
１と、このＸデコーダ５１からの復号化されたＸアドレ
ス信号に従って１本のワード線を選択的に駆動するワー
ド線駆動用トランジスタ５２−０〜５２−ｋとにより構
成される。さらに、これらのワード線駆動用トランジス
タ５２−０〜５２−ｋの各々は、複数本のワード線ＷＬ
０〜ＷＬｋの各々に接続されている。ここで、例えば、
ワード線ＷＬ０を選択する場合、Ｘアドレス信号Ｘ０に
基づき一つのワード線駆動用トランジスタ５２−０がオ
ンの状態になり、このトランジスタ５２−０のエミッタ
を通してワード線ＷＬ０に規定の電流が供給される。

【００３１】また一方で、セルアレイの列方向のアドレ
スを選択するための列アドレス選択部６は、Ｙアドレス
バッファ６０−０〜６０−ｋを介して入力される２進数
のＹアドレス信号を復号化するＹデコーダ６１を有して
いる。さらに、このＹデコーダ６１からの復号化された
Ｙアドレス信号の各々は、複数対のビット線の各列に供
給される。ここで、各列の一対のビット線には、４つの
トランジスタＱran 、Ｑsn、ＱcnおよびＱrbn （ここ
で、添字のｎは、ｎ＝０〜ｊの任意の整数）が接続され
ている。これらの一つの列のトランジスタは、他の列の
トランジスタと、エミッタがそれぞれ共通になってい
る。さらに、一対のビット線を選択してデータの読み出
し動作または書き込み動作を行う場合、最もベース電位
の高いトランジスタ４個（例えば、トランジスタＱra0
、Ｑs0、Ｑc0およびＱrb0 ）をすべてオンの状態にす
ることにより、選択された一対のビット線（例えば、一
対のビット線ＢＬ０、ＢＬ０）に規定の電流が供給され
る。

【００３２】このようにしてオンの状態になった４つの
トランジスタ（これらの一つの列のトランジスタは、通
常、トランジスタ群とよばれる）Ｑra0 、Ｑs0、Ｑc0お
よびＱrb0 は、それぞれ、電流源として機能する４つの
トランジスタＱ５、Ｑ６、Ｑ７およびＱ８に接続されて
いる。上記のトランジスタＱra0 、Ｑs0、Ｑc0およびＱ
rb0 には、それぞれ対応するトランジスタＱ５、Ｑ６、
Ｑ７およびＱ８から、エミッタ電源Ｖeeおよびベース電
位調整用抵抗Ｒ５、Ｒ６、Ｒ７およびＲ８を介して、予
め定められた電流が供給される。これらのトランジスタ
Ｑ５、Ｑ６、Ｑ７およびＱ８の内、トランジスタＱ５、
Ｑ８から供給される電流は、通常、読み出し電流とよば
れる。これに対し、後述のトランジスタ１０、１１から
供給される電流は、通常、書き込み電流とよばれる。

【００３３】一対のビット線に電流が流れた場合、これ
らのビット線の電位は、図４に示すように、選択された
ワード線につながるトランジスタの電位によって決定さ
れる。例えば、スタティックメモリセルＭＣ−００が選
択されているとした場合、一方の駆動用トランジスタＱ
１がオンの状態で他方の駆動用トランジスタＱ２がオフ
の状態であるときは、ビット線ＢＬ０の電位は、図５の
（ａ）の左半分の部分からわかるように、トランジスタ
Ｑ１のベース電位（以下、Ｂ（Ｑ１）と略記する：約
−０．８Ｖ）から同トランジスタＱ１のベース−エミッ
タ間電圧Ｖbeの値を引いた電位になる。また一方で、ビ
ット線ＢＬ０の電位は、やはり図５の（ａ）の左半分の
部分からわかるように、一方のビット線駆動用トランジ
スタＱwa0 のベース電位（以下、Ｂ（Ｑwa0 ）と略記す
る）から決定される。すなわち、ビット線ＢＬ０の電位
は、トランジスタＱwa0 のベース電位（以下、Ｂ（Ｑwa
0）と略記する：約−１．６Ｖ）から同トランジスタ
Ｑwa0 のベース−エミッタ間電圧Ｖbeの値を引いた電位
になる。なお、読み出し動作の場合には、一方のビット
線駆動用トランジスタＱwa0 のベース電位（Ｂ（Ｑwa0
）) は、他方のビット線駆動用トランジスタＱwb0 の
ベース電位（以下、Ｂ（Ｑwb0 ）と略記する）に等しく
なる（約−１．４Ｖ）。

【００３４】上記のとおり、読み出し動作時の電位関係
は図５の（ａ）のように設定されているので、トランジ
スタのベース−エミッタ間電圧Ｖbeの値が、どのトラン
ジスタでもほぼ一定（約０．８Ｖ）と考えると、データ
の読み出し動作の場合には、一対のビット線間に、Ｂ
（Ｑ１）−Ｂ（Ｑwa0 ）の電位差が発生することにな
る。

【００３５】さらに、図５の（ｂ）の左半分の部分から
わかるように、読み出し動作時においては、後述の書き
込み用トランジスタＱwaa のベース電位（以下、Ｂ（Ｑ
waa)と略記する）と、他の書き込み用トランジスタＱwa
b のベース電位（以下、Ｂ（Ｑwab)と略記する）は、い
ずれも、選択されたビット線側のトランジスタＱra0の
べース電位（以下、Ｂ（Ｑra0)と略記する：約−２．
７Ｖ）、および非選択のビット線側のトランジスタＱra
j のベース電位（以下、Ｂ（Ｑraj)と略記する：約−
３．２Ｖ）よりも高い値に設定される。これは、読み出
し動作時に、付加電流源１内のトランジスタ１０、１１
がオンの状態になってスタティックメモリセル内のデー
タが書き替えられるのを防止するためである。

【００３６】ここで、図３および図４に戻ると、選択さ
れたビット線ＢＬ０、ＢＬ０には、２つのトランジスタ
Ｑsa0 、Ｑsb0 からなる差動増幅器が接続されており、
読み出し動作時に発生した電位差（Ｂ（Ｑ１）−Ｂ（Ｑ
wa0 ））は、この差動増幅器により必要なレベルにまで
増幅される。このようにして増幅した信号は、センスア
ンプ８２により検出された後に、出力バッファ８０か
ら、読み出しデータＤout として出力される。

【００３７】さらに、図３および図４の半導体記憶装置
においてデータの書き込み動作を実行する場合を想定す
る。例えば、スタティックメモリセルＭＣ−００におい
て、一方の駆動用トランジスタＱ１のオンの状態、およ
び他方の駆動用トランジスタＱ２のオフの状態を反転す
る場合を想定する。最初のステップとして、スタティッ
クメモリセルＭＣ−００内のフリップフロップのデータ
を書き替えたい場合、書き込みバッファ７０を通して、
第１書き込みアンプ７２により、規定のデータに応じて
ビット線駆動用トランジスタＱwa0、Ｑwb0 のベースに
それぞれ別個の電圧を印加する。具体的には、図４の
（ａ）の右半分の部分に示すように、Ｂ（Ｑwa0 ）は、
Ｂ（Ｑ１）よりも高い値（約−０．７５Ｖ）に設定す
る。これに対し、Ｂ（Ｑwb0 ）は、Ｂ（Ｑ１）よりも充
分低い値（約−２．２Ｖ）に設定する。このように設定
すれば、スタティックメモリセルＭＣ−００内に保持さ
れたデータを反転することが可能である。

【００３８】しかしながら、この場合、駆動用トランジ
スタＱ１が深く飽和しているので、駆動用トランジスタ
Ｑ１のコレクタ電位はなかなか上昇しない。このため
に、「従来の技術」の項で既に述べたように、ビット線
ＢＬ０に対しさらにビット線電流を追加して駆動用トラ
ンジスタＱ１（および負荷素子のトランジスタＱ３）内
の蓄積電荷を強制的に抜き取ることが必要である。この
蓄積電荷を抜き取る目的で、付加電流源１内のトランジ
スタ１０、１１により供給される電流が、通常、書き込
み電流とよばれるものである。

【００３９】ここでは、図５の（ｂ）の右半分の部分に
示すように、Ｂ（Ｑwaa)は、Ｂ（Ｑra0)よりも低い値に
設定される（約−２．８Ｖ）。さらに詳しくいえば、書
き込みバッファ７０を通して、第２書き込みアンプ７４
によりＢ（Ｑwaa)を上記の値に設定することによって、
トランジスタＱ９により生成される書き込み電流を、駆
動用トランジスタＱ１側のビット線ＢＬ０に流すことが
できる。また一方で、Ｂ（Ｑwab)は、Ｂ（Ｑra0)よりも
高い値に設定される（約−２．３Ｖ）。すなわち、駆動
用トランジスタＱ２側のビット線ＢＬ０には、書き込み
電流を流さないこととする。

【００４０】ここで、再び図３および図４を参照する
と、セルアレイ内のスタティックメモリセルＭＣ−００
〜ＭＣ−ｊｋがすべて非選択になった場合に、ビット線
の電位が不安定になるのを避けるために、ビットクラン
プ回路部が設けられている。このビットクランプ回路部
は、電源に直接接続されるクランプ用ダイオードＱb
と、このクランプ用ダイオードＱb に共通に接続され、
かつ、複数の対のビット線ＢＬ０〜ＢＬｊ、…ＢＬ０〜
ＢＬｊに対応してそれぞれ配置される複数のクランプ用
抵抗Ｒc0〜Ｒcjと、これらのクランプ用抵抗Ｒc0〜Ｒcj
とビット線ＢＬ０〜ＢＬｊ、…ＢＬ０〜ＢＬｊとをつな
ぐ複数のクランプ用トランジスタＱsa0 〜Ｑsaj 、…Ｑ
sb0 〜Ｑsbj とにより構成される。

【００４１】さらに、図３および図４において、センス
アンプ８２、第１書き込みアンプ７２および第２書き込
みアンプ７４は、セルアレイ内の他の回路部と同じよう
に、周知のＥＣＬ型の回路で構成することが可能であ
る。ついで、図３および図４の半導体記憶装置内で本発
明の特徴である付加電流源１（図４）および付加電流源
動作期間設定手段２（図４）の具体的な構成を詳細に述
べることとする。

【００４２】図４における付加電流源１は、一対のビッ
ト線に対し、それぞれ付加的な書き込み電流を供給する
電流源のトランジスタ１０、１１と、これらのトランジ
スタ１０、１１のエミッタと共通のエミッタ電源Ｖeeと
の間にそれぞれ接続され、かつ、付加的な書き込み電流
Ｉw 、Ｉw ′の値を調整する書き込み電流調整用抵抗１
２、１３とを備えている。この場合、従来の場合と異な
り、上記の付加電流源１内のトランジスタ１０、１１の
ベースを付加電流源動作期間設定手段２の出力側に接続
し、これらのトランジスタ１０、１１のベース電位の電
圧Ｖr2を可変にしている。

【００４３】さらに、図４における付加電流源動作期間
設定手段２は、書き込みバッファ７０の入力側に接続さ
れるＥＣＬゲートと、このＥＣＬゲートの出力側に接続
される結合コンデンサ２５と、この結合コンデンサ２５
に接続される基準電圧生成回路部とを備えている。さら
に詳しく説明すると、上記のＥＣＬゲートは、一対のＥ
ＣＬ型のトランジスタ２１、２２と、ＥＣＬゲートの出
力レベルを調整するための出力レベル調整抵抗２０と、
このＥＣＬ型のトランジスタに規定の電流を供給するた
めのトランジスタ２３と、このトランジスタ２３とエミ
ッタ電源Ｖeeとの間に接続される電流調整用抵抗２４と
により構成される。この場合、ＥＣＬゲート内の一方の
トランジスタ２１のベースには、書き込み信号ＷＥが入
力され、他方のトランジスタ２２のベースには、予め定
められた規定電圧Ｖraが入力される。なお、図４では、
後述の図６の説明の都合上、トランジスタ２１をＱw1と
表すこととする。

【００４４】さらに、図４の基準電圧生成回路部２は、
書き込み信号ＷＥが入力される期間以外の期間で、前述
のトランジスタ１０、１１のベース電位を適切な電位に
設定するための基準電圧生成用のダイオード２８、２９
と、抵抗２６、２７とにより構成される。また、これら
の抵抗２６、２７は、結合コンデンサ２５と協働するこ
とにより、微分回路としても機能する。

【００４５】図６は、上記の付加電流源１および付加電
流源動作期間設定手段２の動作を説明するためのタイミ
ングチャートである。この図６のタイミングチャート
と、前述の図４（および図３）の回路図を参照しなが
ら、例えば、スタティックメモリセルＭＣ−００に対し
データの書き込み動作を実行する場合の回路動作を詳細
に述べることとする。

【００４６】初めに、データＤinを書き込むために、Ｅ
ＣＬゲート内の一方のトランジスタ２０のベースに書き
込み信号ＷＥを入力した場合、図６に示すように、この
書き込み信号ＷＥのレベルが“Ｈ”から“Ｌ”に下が
る。このときに、トランジスタ２１がオフの状態になる
ため、このトランジスタ２１のコレクタ電位（図６中の
Ｃ（Ｑw1））は急激に上昇する。この上昇したコレクタ
電位は、結合コンデンサ２５を介してトランジスタ１
０、１１のベースに伝えられる。

【００４７】この結果、これらのトランジスタ１０、１
１のベース電位（図６中の電圧Ｖr2）が急激に上昇す
る。書き込み信号ＷＥがＥＣＬゲートに入力されないと
きは、上記の基準電圧生成回路部２により、トランジス
タ１０、１１のベース電位を、予め定められたリファレ
ンス電位よりも低い電位に設定しておく。すなわち、基
準電圧生成回路部２内のダイオード２８、２９および抵
抗２６、２７は、結合コンデンサ２５が作用しないとき
は、電圧Ｖr2が、トランジスタ１０、１１をオフの状態
にするような値に設定されるように選択することが必要
である。書き込み信号ＷＥのレベルが“Ｈ”から“Ｌ”
に下がってから結合コンデンサ２５の充電が完了するま
での短い時間だけ、この結合コンデンサ２５に電流が流
れてトランジスタ１０、１１のベース電位がリファレン
ス電位よりも高くなる。このときに、トランジスタ１
０、１１がオンの状態になって瞬間的に大きな書き込み
電流Ｉw 、Ｉw ′が追加される。さらに、短い時間の経
過後に結合コンデンサ２５の充電が完了すると、結合コ
ンデンサ２５が作用しなくなってトランジスタ１０、１
１がオフの状態になり、書き込み電流Ｉw 、Ｉw ′が急
激に減少して零になる。

【００４８】その後、書き込み信号ＷＥのレベルが
“Ｌ”から“Ｈ”に上昇するときには、トランジスタ２
１がオンの状態になるため、このトランジスタ２１のコ
レクタ電位（Ｃ（Ｑw1））は急激に低下する。この低下
したコレクタ電位もまた、結合コンデンサ２５を介して
トランジスタ１０、１１のベースに伝えられ、そのベー
ス電位（電圧Ｖr2）が瞬間的に低下する。しかしなが
ら、このときには、トランジスタ１０、１１が既にオフ
の状態になっているので、それ以上の動作はしない。こ
のために、書き込み電流Ｉw 、Ｉw ′としては、書き込
み動作時の消費電力に影響を与えない程度のほんのわず
かな電流しか流れない。

【００４９】上記の第１の実施例では、結合コンデンサ
２５を含む微分回路の機能により、書き込み動作の初期
のタイミングでのみ大きな書き込み電流Ｉw 、Ｉw ′を
流し、スタティックメモリセル内のトランジスタに蓄積
されている電荷をごく短い時間で引き抜いて瞬時に書き
込み動作を終了させることができるので、書き込み時間
が短縮されて書き込み動作の高速化が図れる。しかも、
付加的な書き込み電流Ｉw 、Ｉw ′を流す期間が従来の
場合よりもはるかに短くて済むので、この書き込み電流
Ｉw 、Ｉw ′の時間平均値が大幅に小さくなり、従来に
比べて消費電力が顕著に節減される。

【００５０】図７および図８は、本発明の第２の実施例
の構成を示す回路図（その１およびその２）である。図
７および図８に示す第２の実施例において、付加電流源
１および付加電流源動作期間設定手段２以外の通常の読
み出し動作および書き込み動作を行う回路の構成は、前
述の第１の実施例（図３および図４）の回路構成と同じ
である。したがって、ここでは、付加電流源１（図８）
および付加電流源動作期間設定手段２（図８）の具体的
な構成のみを詳細に述べることとし、その他の回路構成
の説明は省略することとする。

【００５１】図８において、付加電流源１は、カレント
ミラー回路とよばれる既知の回路から構成される。ここ
では、カレントミラー回路内の一対のトランジスタ１
０、１１のベースには、ダイオード１４が設けられてお
り、このダイオード１４によってカレントミラー回路の
電流が調整される。さらに、図８において、付加電流源
動作期間設定手段２は、一つのＮＯＲ素子３０と、３段
のＮＯＴ素子（インバータ）３１、３２および３３とを
備えている。さらに、上記の付加電流源動作期間設定手
段２は、ＮＯＲ素子３０の出力信号のレベルを適切なレ
ベルに変換してカレントミラー回路のトランジスタ１
０、１１のベース電位（電圧Ｖr2）を設定するための複
数のダイオード３４、３５および３６、ならびに抵抗３
７からなるレベル変換回路を備えている。

【００５２】図９は、図８の付加電流源１および付加電
流源動作期間設定手段２の動作を説明するためのタイミ
ングチャートである。この図９のタイミングチャート
と、図８（および図７）の回路図を参照しながら、例え
ば、スタティックメモリセルＭＣ−００に対しデータの
書き込み動作を実行する場合の回路動作を述べることと
する。

【００５３】図８（および図７）のＮＯＲ素子３０の一
方の端子には、スタティックメモリセルＭＣ−００の書
き込み動作のための書き込み信号ＷＥがそのまま入力さ
れる（この信号をＮＯＲin1 とする）。さらに、図８の
３段のＮＯＴ素子３１、３２および３３の各々において
は、入力信号が反転されると共に、入力信号が少しの時
間だけ遅延される。このため、上記の書き込み信号ＷＥ
を一段目のＮＯＴ素子３１に入力した場合、この書き込
み信号ＷＥのレベルが反転され、かつ、３個のＮＯＴ素
子分だけ遅延された状態の信号（図９中のＮＯＲin2 ）
がＮＯＲ素子の他方の端子に送り込まれる。

【００５４】さらに、ＮＯＲ素子３０において、上記の
２種の信号ＮＯＲin1 、ＮＯＲin2に対し否定論理和動
作を行った場合、書き込み信号ＷＥのレベルが“Ｈ”か
ら“Ｌ”に下がってから、３個のＮＯＴ素子分の遅延時
間に相当する時間だけ、ＮＯＲ素子３０の出力信号（図
７中のＮＯＲout ）のレベルが“Ｈ”になる。この
“Ｈ”の出力レベルは、上記のレベル変換回路を介して
トランジスタ１０、１１のベースに入力される。この結
果、図９に示すように、書き込み信号ＷＥのレベルが
“Ｈ”から“Ｌ”に下がってから短い時間だけ、トラン
ジスタ１０、１１のベース電位（図９中の電圧Ｖr2）が
リファレンス電位よりも高くなる。このときに、前述の
第１の実施例の場合と同じように、トランジスタ１０、
１１がオンの状態になって瞬間的に大きな書き込み電流
Ｉw 、Ｉw ′が追加される。

【００５５】上記の第２の実施例では、付加電流源動作
期間設定手段２内のＮＯＲ素子やＮＯＴ素子をＥＣＬ型
の論理回路により実現することができるので、前述の第
１の実施例よりも簡単な回路構成でもって、スタティッ
クメモリセル内のトランジスタに蓄積されている電荷を
ごく短い時間で引き抜いて瞬時に書き込み動作を終了さ
せることが可能になる。

【００５６】図１０および図１１は、本発明の第３実施
例の構成を示す回路図（その１およびその２）である。
前述の第１および第２の実施例では、ＥＣＬ型のスタテ
ィックＲＡＭ（通常、ＳＲＡＭと略記する）からなるス
タティックメモリセルに対し本発明の回路部を適用した
場合について話を進めてきた。

【００５７】図１０および図１１に示す第３の実施例に
おいては、抵抗負荷型かつ４トランジスタ型のＣＭＯＳ
のＳＲＡＭからなるスタティックメモリセルＭＣＲ−０
０〜ＭＣＲ−ｊｋに対し本発明の第１の実施例の回路部
（主に図４）を適用した例が示されている。さらに、こ
の実施例では、スタティックメモリセルのみ抵抗負荷型
のＣＭＯＳで構成され、その他の能動回路はＥＣＬで構
成されている。

【００５８】さらに詳しく説明すると、図１０のスタテ
ィックメモリセルＭＣＲ−００〜ＭＣＲ−ｊｋの各々
は、ドレインおよびソースが交差的に結合される一対の
ＮチャネルタイプのＭＯＳ型の駆動用トランジスタＭ１
１、Ｍ１２と、これらの駆動用トランジスタＭ１１、Ｍ
１２のドレイン側とドレイン電源Ｖ_DDとの間にそれぞれ
接続される一対の負荷抵抗Ｒ１１、Ｒ１２と、一対のＭ
ＯＳ型の転送用トランジスタＭ１３、Ｍ１４とを有す
る。さらに、上記スタティックメモリセルＭＣＲ−００
〜ＭＣＲ−ｊｋの各々はソース電源Ｖ_SSに接続され、か
つ、データ保持を安定化させる容量素子Ｃ１１、Ｃ１２
を有する。

【００５９】上記のスタティックメモリセルＭＣＲ−０
０〜ＭＣＲ−ｊｋ以外の回路構成は、前述の図３および
図４の構成と全く同じなので、ここではその説明を省略
することとする。図１２および図１３は、本発明の第４
の実施例の構成を示す回路図（その１およびその２）で
ある。

【００６０】図１２および図１３の第４の実施例におい
ては、ＰチャネルタイプのＭＯＳトランジスタを負荷
（アクティブ負荷）とする６トランジスタ型のＣＭＯＳ
のＳＲＡＭからなるスタティックメモリセルＭＣＭ−０
０〜ＭＣＭ−ｊｋに対し本発明の第１の実施例の回路部
（主に図４）を適用した例が示されている。さらに、こ
の実施例では、スタティックメモリセルのみＰチャネル
負荷型のＣＭＯＳで構成され、その他の能動回路はＥＣ
Ｌで構成されている。

【００６１】さらに詳しく説明すると、図１２のスタテ
ィックメモリセルＭＣＭ−００〜ＭＣＭ−ｊｋの各々
は、ドレインおよびソースが交差的に結合される一対の
ＮチャネルタイプのＭＯＳ型の駆動用トランジスタＭ
１、Ｍ２と、これらの駆動用トランジスタＭ１、Ｍ２の
ドレイン側とドレイン電源Ｖ_DDとの間にそれぞれ接続さ
れる一対のＰチャネルタイプのＭＯＳ型のトランジスタ
Ｍ３、Ｍ４（アクティブ負荷）と、一対のＭＯＳ型の転
送用トランジスタＭ５、Ｍ６とを有する。さらに、上記
スタティックメモリセルＭＣＭ−００〜ＭＣＭ−ｊｋの
各々は、ソース電源Ｖ_SSに接続され、かつ、データ保持
を安定化させる容量素子Ｃ１、Ｃ２を有する。

【００６２】上記のスタティックメモリセルＭＣＭ−０
０〜ＭＣＭ−ｊｋ以外の回路構成は、前述の図３および
図４の構成と全く同じなので、ここではその説明を省略
することとする。すなわち、上記の第３の実施例（図１
０および図１１）は、前述の第１の実施例（図３および
図４）のＥＣＬ型のスタティックメモリを、抵抗負荷型
のＣＭＯＳのスタティックメモリセルに置き換えたもの
である。

【００６３】また一方で、上記の第４の実施例（図１２
および図１３）は、前述の第１の実施例（図３および図
４）のＥＣＬ型のスタティックメモリセルを、Ｐチャネ
ル負荷型のＣＭＯＳのスタティックメモリセルに置き換
えたものである。最近の半導体記憶装置内のメモリセル
の微細化に伴って、ＣＭＯＳのＳＲＡＭからなるスタテ
ィックメモリセルでは、ソフトエラー対策用に、セルが
交差的に結合するノード（一般に、セルノードとよばれ
る）に容量を付加する必要がある。

【００６４】例えば、図１０および図１１に示す４トラ
ンジスタ型の抵抗負荷型のスタティックメモリセルで
は、ＭＯＳトランジスタのゲート長が０．３５μｍ程度
になると、容量素子Ｃ１１、Ｃ１２が必要になる。また
一方で、図１２および図１３に示す６トランジスタ型の
いわゆるフルＣＭＯＳとよばれるＰチャネル負荷型のス
タティックメモリセルでも、ＭＯＳトランジスタのゲー
ト長が０．２μｍ程度になると、容量素子Ｃ１、Ｃ２が
必要になる。すなわち、上記のゲート長以下では、セル
ノードに容量素子を追加しないと、ソフトエラーに対し
不安定になるという結果が生じる場合もある。

【００６５】現在必要な容量素子の容量値は、代表的に
４０fF（４０×１０^-15Ｆ）程度で非常に小さいが、さ
らにメモリセルの微細化が進むことを考慮すると、もっ
と大きな容量値の容量素子が必要になるであろうと思わ
れる。そして、アクセスタイムが短く（速く）なってい
くなかで、相対的に書き込み速度が遅くなることを予想
することにより、上記の容量素子を追加することが好ま
しいといえる。

【００６６】このような容量素子の追加は、メモリセル
だけＣＭＯＳから構成され、それ以外の回路部はＥＣＬ
から構成されるＥＣＬ−ＣＭＯＳの半導体記憶装置に対
しても、すべてがＣＭＯＳから構成されるＣＭＯＳの半
導体メモリセルに対しても有効である。図１４および図
１５は、本発明の第５の実施例の構成を示す回路図（そ
の１およびその２）である。

【００６７】図１４および図１５に示す第５の実施例に
おいては、抵抗負荷型かつ４トランジスタ型のＳＲＡＭ
からなるスタティックメモリセルＭＣＲ−００〜ＭＣＲ
−ｊｋに対し本発明の第２の実施例の回路部（主に図
８）を適用した例が示されている。この第５の実施例
は、前述の第１の実施例と第３の実施例とを組み合わせ
て構成したものであり、上記第３の実施例の場合と同じ
ように、容量素子Ｃ１１、Ｃ１２を付加することが必要
になる。

【００６８】図１６および図１７は、本発明の第６の実
施例の構成を示す回路図（その１およびその２）であ
る。図１６および図１７に示す第６の実施例において
は、ＰチャネルタイプのＭＯＳトランジスタを負荷とす
る６トランジスタ型のＣＭＯＳのＳＲＡＭからなるスタ
ティックメモリセルＭＣＭ−００〜ＭＣＭ−ｊｋに対し
本発明の第２の実施例の回路部（主に図８）を適用した
例が示されている。

【００６９】この第６の実施例は、前述の第２の実施例
と第４の実施例とを組み合わせて構成したものであり、
上記第４の実施例の場合と同じように、容量素子Ｃ１、
Ｃ２を付加することが必要になる。

【００７０】

【発明の効果】以上説明したように本発明によれば、半
導体記憶装置内のＥＣＬ型のスタティックメモリセルに
おける書き込み動作の初めの期間に書き込み電流を流す
のみで書き込み動作を終了させることができるので、消
費電力を大幅に増大させることなく書き込み時間の短縮
化を実現することが可能になる。

【００７１】さらに、書き込み動作時に選択されたビッ
ト線を流れる電流が、時間平均で小さくなるので、従来
よりも配線パターンを細くすることができる。この結
果、スタティックメモリセルのサイズが縮小されるの
で、全体のチップサイズも小さくなって半導体記憶装置
の製造コストが安くなる。

【図面の簡単な説明】

【図１】本発明の原理構成を示す回路ブロック図であ
る。

【図２】本発明の作用を説明するためのタイミングチャ
ートおよび概略的な回路図である。

【図３】本発明の第１の実施例の構成を示す回路図（そ
の１）である。

【図４】本発明の第１の実施例の構成を示す回路図（そ
の２）である。

【図５】図３および図４における書き込み動作および読
み出し動作時の各部の電位を示す図である。

【図６】図３および図４中の本発明に関係する回路部の
動作を説明するためのタイミングチャートである。

【図７】本発明の第２の実施例の構成を示す回路図（そ
の１）である。

【図８】本発明の第２の実施例の構成を示す回路図（そ
の２）である。

【図９】図７および図８中の本発明に関係する回路部の
動作を説明するためのタイミングチャートである。

【図１０】本発明の第３の実施例の構成を示す回路図
（その１）である。

【図１１】本発明の第３の実施例の構成を示す回路図
（その２）である。

【図１２】本発明の第４の実施例の構成を示す回路図
（その１）である。

【図１３】本発明の第４の実施例の構成を示す回路図
（その２）である。

【図１４】本発明の第５の実施例の構成を示す回路図
（その１）である。

【図１５】本発明の第５の実施例の構成を示す回路図
（その２）である。

【図１６】本発明の第６の実施例の構成を示す回路図
（その１）である。

【図１７】本発明の第６の実施例の構成を示す回路図
（その２）である。

【図１８】一般のスタティックメモリセルの構成を示す
回路図である。

【図１９】図１８のスタティックメモリセルを用いた従
来の半導体記憶装置の構成を示す回路図（その１）であ
る。

【図２０】図１８のスタティックメモリセルを用いた従
来の半導体記憶装置の構成を示す回路図（その２）であ
る。

【符号の説明】

１…付加電流源２…付加電流源動作期間設定手段５…行アドレス選択部６…列アドレス選択部７…ビット線電流生成部９−１〜９−ｊ…ビット線駆動部２５…結合コンデンサ３０…ＮＯＲ素子３１、３２および３３…ＮＯＴ素子ＭＣ−００〜ＭＣ−ｊｋ…スタティックメモリセル

Claims

【特許請求の範囲】

【請求項１】複数のスタティックメモリセル（ＭＣ−
００〜ＭＣ−ｊｋ）がマトリックス状に配置され、か
つ、該複数のスタティックメモリセル（ＭＣ−００〜Ｍ
Ｃ−ｊｋ）の行方向または列方向の単位で接続される複
数のワード線、および、該複数のワード線と直交する方
向の単位で接続される複数のビット線を有してなる半導
体記憶装置において、該ワード線およびビット線に選択的に電流を流すことに
より、該スタティックメモリセル（ＭＣ−００〜ＭＣ−
ｊｋ）の中の一つのスタティックメモリセルに対しデー
タの書き込み動作を行う場合、該一つのスタティックメモリセルに蓄積されている電荷
を引き抜くための充分な大きさを有し、かつ、前記ビッ
ト線の電流に付加される書き込み電流を生成するための
付加電流源（１）と、前記書き込み動作の期間中の初めの期間でのみ、該付加
電流源（１）を動作させて前記書き込み電流を前記ビッ
ト線に瞬間的に供給するための付加電流源動作期間設定
手段（２）とを備えることを特徴とする半導体記憶装
置。
【請求項２】前記付加電流源（１）が、前記ビット線
に接続されるトランジスタを含み、前記付加電流源動作期間設定手段（２）が、前記付加電
流源（１）内のトランジスタのベースに接続されるコン
デンサおよび抵抗を有する微分回路を含み、該付加電流源動作期間設定手段（２）は、前記書き込み
動作を開始させるための書き込み信号を該微分回路によ
り微分する形式、かつ、該コンデンサによる容量結合の
形式で、該トランジスタのベースに印加すべき電圧を生
成する請求項１記載の半導体記憶装置。
【請求項３】前記書き込み動作以外の期間で、前記付
加電流源（１）内のトランジスタのベース電位を、予め
定められたリファレンス電位よりも低い電位にしてお
き、前記書き込み信号が供給されてから、前記付加電流
源動作期間設定手段（２）により、所定の短い時間だけ
該トランジスタのベース電位を該リファレンス電位より
も高くする請求項２記載の半導体記憶装置。
【請求項４】前記複数のスタティックメモリセル（Ｍ
Ｃ−００〜ＭＣ−ｊｋ）の各々が、ベースおよびコレク
タが交差的に結合される一対の駆動用トランジスタと、
該駆動用トランジスタのコレクタ側にそれぞれ接続され
る一対の負荷素子とを有するフリップ・フロップ型かつ
エミッタ結合論理型のスタティックメモリセルである請
求項１、２または３記載の半導体記憶装置。
【請求項５】前記負荷素子が、前記一対の駆動用トラ
ンジスタと異なるタイプの導電型のトランジスタからな
るアクティブ負荷である請求項４記載の装置。
【請求項６】前記複数のスタティックメモリセルの各
々が、ドレインおよびソースが交差的に結合される一対
の駆動用トランジスタと、該駆動用トランジスタのドレ
イン側にそれぞれ接続される一対の負荷抵抗と、一対の
転送用トランジスタと、データ保持を安定化させる容量
素子とを有するフリップ・フロップ型かつＭＯＳ型のス
タティックメモリセルである請求項１、２または３記載
の半導体記憶装置。
【請求項７】前記複数のスタティックメモリセルの各
々が、ドレインおよびソースが交差的に結合される一対
の駆動用トランジスタと、該駆動用トランジスタのドレ
イン側にそれぞれ接続される一対の駆動用トランジスタ
と異なるタイプの導電型のトランジスタからなるアクテ
ィブ負荷と、一対の転送用トランジスタと、データ保持
を安定化させる容量素子とを有するフリップ・フロップ
型かつＭＯＳ型のスタティックメモリセルである請求項
１、２または３記載の半導体記憶装置。