JPH07261942A - メモリカードの不正複写防止装置 - Google Patents
メモリカードの不正複写防止装置Info
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- JPH07261942A JPH07261942A JP6048460A JP4846094A JPH07261942A JP H07261942 A JPH07261942 A JP H07261942A JP 6048460 A JP6048460 A JP 6048460A JP 4846094 A JP4846094 A JP 4846094A JP H07261942 A JPH07261942 A JP H07261942A
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Abstract
(57)【要約】
【目的】 本発明は、メモリカードからプログラムやデ
ータの不正複写を防止する不正複写防止装置に関し、メ
モリカードのプログラムやデータなどの有意データの間
にトラップビットを埋め込んでおき、これを読み出した
ときにコピープロテクト回路が一定時間、無意データに
置き換えて出力し、一定時間経過後に元に戻し、ＣＰＵ
を使わない簡単な構成でコピープロテクトを実現すると
共に正規利用者のうっかりミスを考慮した自動復旧させ
ることを目的とする。 【構成】 プログラムややデータおよびトラップビット
を付加して予め書き込む不揮発性のメモリ２と、外部か
ら入力されたアドレスに従い、メモリ２から読み出した
データに付加されているトラップビットが１のときに、
一定時間の間、無意データに置き換えて出力するコピー
プロテクト回路３とを備えたメモリカード１からなるよ
うに構成する。
ータの不正複写を防止する不正複写防止装置に関し、メ
モリカードのプログラムやデータなどの有意データの間
にトラップビットを埋め込んでおき、これを読み出した
ときにコピープロテクト回路が一定時間、無意データに
置き換えて出力し、一定時間経過後に元に戻し、ＣＰＵ
を使わない簡単な構成でコピープロテクトを実現すると
共に正規利用者のうっかりミスを考慮した自動復旧させ
ることを目的とする。 【構成】 プログラムややデータおよびトラップビット
を付加して予め書き込む不揮発性のメモリ２と、外部か
ら入力されたアドレスに従い、メモリ２から読み出した
データに付加されているトラップビットが１のときに、
一定時間の間、無意データに置き換えて出力するコピー
プロテクト回路３とを備えたメモリカード１からなるよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリカードからプロ
グラムやデータの不正複写を防止する不正複写防止装置
に関するものである。ＩＣメモリカードなどのメモリカ
ードからプログラムやデータを不正に読み出して他の媒
体に複写することを防止し、ソフトウェアの不正使用を
防ぐことが望まれている。
グラムやデータの不正複写を防止する不正複写防止装置
に関するものである。ＩＣメモリカードなどのメモリカ
ードからプログラムやデータを不正に読み出して他の媒
体に複写することを防止し、ソフトウェアの不正使用を
防ぐことが望まれている。
【０００２】
【従来の技術】従来、ＩＣメモリカードがソフトウェア
提供媒体として使われるようになってきた。ＲＯＭカー
ドにはコピープロテクトがなく、コピーを防止する方法
としてはＣＰＵを内蔵したＩＣカードが有力とされてい
るが高価格である。
提供媒体として使われるようになってきた。ＲＯＭカー
ドにはコピープロテクトがなく、コピーを防止する方法
としてはＣＰＵを内蔵したＩＣカードが有力とされてい
るが高価格である。
【０００３】
【発明が解決しようとする課題】このため、ＣＰＵを内
蔵しないＲＯＭカードなどのメモリカードは、プログラ
ムやデータを読み出して他の媒体に比較的に簡単に複写
できソフトウェアの不正使用を防止することができない
という問題があった。また、価格を安くすると共に構成
を簡単にするために、ＣＰＵを使わないでコピープロテ
クトする要望がある。
蔵しないＲＯＭカードなどのメモリカードは、プログラ
ムやデータを読み出して他の媒体に比較的に簡単に複写
できソフトウェアの不正使用を防止することができない
という問題があった。また、価格を安くすると共に構成
を簡単にするために、ＣＰＵを使わないでコピープロテ
クトする要望がある。
【０００４】本発明は、これらの問題を解決するため、
メモリカードのプログラムやデータなどの有意データの
間にトラップビットを埋め込んでおき、これを読み出し
たときにコピープロテクト回路が一定時間、無意データ
に置き換えて出力し、一定時間経過後に元に戻し、ＣＰ
Ｕを使わない簡単な構成でコピープロテクトを実現する
と共に正規利用者のうっかりミスを考慮して自動復旧さ
せることを目的としている。
メモリカードのプログラムやデータなどの有意データの
間にトラップビットを埋め込んでおき、これを読み出し
たときにコピープロテクト回路が一定時間、無意データ
に置き換えて出力し、一定時間経過後に元に戻し、ＣＰ
Ｕを使わない簡単な構成でコピープロテクトを実現する
と共に正規利用者のうっかりミスを考慮して自動復旧さ
せることを目的としている。
【０００５】
【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、メモリカ
ード１は、不正複写を防止する対象の不揮発性のメモリ
２を持つものであって、メモリ２、コピープロテクト回
路３などから構成されるものである。
決するための手段を説明する。図１において、メモリカ
ード１は、不正複写を防止する対象の不揮発性のメモリ
２を持つものであって、メモリ２、コピープロテクト回
路３などから構成されるものである。
【０００６】メモリ２は、不揮発性のメモリであって、
トラップビットを付加したものである。コピープロテク
ト回路３は、メモリ２からトラップビットが読みだされ
たときに、出力されるデータを無意データにするもので
ある。
トラップビットを付加したものである。コピープロテク
ト回路３は、メモリ２からトラップビットが読みだされ
たときに、出力されるデータを無意データにするもので
ある。
【０００７】
【作用】本発明は、図１に示すように、外部から入力さ
れたアドレスに従い、メモリ２から読み出したデータを
出力し、データと一緒に取り出されたトラップビットが
１のときに、コピープロテクト回路３が動作して一定時
間、無意データを出力するようにしている。
れたアドレスに従い、メモリ２から読み出したデータを
出力し、データと一緒に取り出されたトラップビットが
１のときに、コピープロテクト回路３が動作して一定時
間、無意データを出力するようにしている。
【０００８】この際、不揮発性のメモリ２のプログラム
やデータの間にトラップビットを予め書き込んでおき、
読み出し時にトラップビットが１と読みだされたとき
に、当該メモリ２から読みだされるデータを強制的に無
意データに変換して出力するようにしている。
やデータの間にトラップビットを予め書き込んでおき、
読み出し時にトラップビットが１と読みだされたとき
に、当該メモリ２から読みだされるデータを強制的に無
意データに変換して出力するようにしている。
【０００９】また、トラップビットが１のときに、一定
時間の間、無意データに置き換えて出力し、当該一定時
間の経過後に正常なデータを出力し、自動復旧するよう
にしている。
時間の間、無意データに置き換えて出力し、当該一定時
間の経過後に正常なデータを出力し、自動復旧するよう
にしている。
【００１０】従って、メモリカード１のプログラムやデ
ータなどの有意データの間にトラップビットを埋め込ん
でおき、これを読み出したときにコピープロテクト回路
３が一定時間、無意データに置き換えて出力し、一定時
間経過後に元に戻すことにより、ＣＰＵを使わない簡単
な構成でコピープロテクトを実現することが可能となる
と共に、正規利用者のうっかりミスを考慮して自動復旧
させることが可能となる。
ータなどの有意データの間にトラップビットを埋め込ん
でおき、これを読み出したときにコピープロテクト回路
３が一定時間、無意データに置き換えて出力し、一定時
間経過後に元に戻すことにより、ＣＰＵを使わない簡単
な構成でコピープロテクトを実現することが可能となる
と共に、正規利用者のうっかりミスを考慮して自動復旧
させることが可能となる。
【００１１】
【実施例】次に、図１から図３を用いて本発明の実施例
の構成および動作を順次詳細に説明する。
の構成および動作を順次詳細に説明する。
【００１２】図１は、本発明の１実施例構成図を示す。
図１において、メモリカード１は、不揮発性のメモリ２
であるＲＯＭなどからプログラムやデータを読み出して
各種処理を行うためのものであって、不揮発性のメモリ
２、コピープロテクト回路３、アドレス入力バッファ
４、アドレス入力端子５、およびデータ出力端子６など
から構成されるものである。
図１において、メモリカード１は、不揮発性のメモリ２
であるＲＯＭなどからプログラムやデータを読み出して
各種処理を行うためのものであって、不揮発性のメモリ
２、コピープロテクト回路３、アドレス入力バッファ
４、アドレス入力端子５、およびデータ出力端子６など
から構成されるものである。
【００１３】メモリ２は、不揮発性のＲＯＭなどのメモ
リであって、ここでは、例えばデータおよびトラップビ
ット１１を予め書き込んだものである。トラップビット
１１から１が読みだされると、コピープロテクト回路３
が出力されるデータを無意データに強制的に設定するよ
うにしている。
リであって、ここでは、例えばデータおよびトラップビ
ット１１を予め書き込んだものである。トラップビット
１１から１が読みだされると、コピープロテクト回路３
が出力されるデータを無意データに強制的に設定するよ
うにしている。
【００１４】コピープロテクト回路３は、メモリ２から
読み出したトラップビットが１のときに、当該メモリ２
から読み出したデータを無意データに強制的に一定時間
の間変えてしまい、当該一定時間経過後にメモリ２から
のデータを出力したりするものであって、データ出力バ
ッファ３１および出力抑制タイマ回路３２から構成され
るものである。
読み出したトラップビットが１のときに、当該メモリ２
から読み出したデータを無意データに強制的に一定時間
の間変えてしまい、当該一定時間経過後にメモリ２から
のデータを出力したりするものであって、データ出力バ
ッファ３１および出力抑制タイマ回路３２から構成され
るものである。
【００１５】データ出力バッファ３１は、メモリ２から
読み出したデータを一時的に保持してデータ出力端子６
から外部に出力するものであって、出力抑制タイマ回路
３２がメモリ２から読み出したトラップビット１１が１
のときにデータ出力バッファ３１を制御して一定時間の
間、強制的に無意データ（例えば０）を出力するもので
ある。
読み出したデータを一時的に保持してデータ出力端子６
から外部に出力するものであって、出力抑制タイマ回路
３２がメモリ２から読み出したトラップビット１１が１
のときにデータ出力バッファ３１を制御して一定時間の
間、強制的に無意データ（例えば０）を出力するもので
ある。
【００１６】出力抑制タイマ回路３２は、メモリ２から
読み出したトラップビット１１が１のときに、データ出
力バッファ３１に信号を送って、無意データを当該デー
タ出力バッファ３１からデータ出力端子６を経由して外
部に出力するものである。
読み出したトラップビット１１が１のときに、データ出
力バッファ３１に信号を送って、無意データを当該デー
タ出力バッファ３１からデータ出力端子６を経由して外
部に出力するものである。
【００１７】アドレス入力バッファ４は、外部からアド
レス入力端子５を経由して入力されたアドレスを一時的
に保持し、メモリ２にアドレス入力してデータを読み出
すためのものである。
レス入力端子５を経由して入力されたアドレスを一時的
に保持し、メモリ２にアドレス入力してデータを読み出
すためのものである。
【００１８】次に、図１の構成の動作を説明する。アド
レス入力端子５から不正者による連続したアドレスがア
ドレス入力バッファ４に保持され、このアドレス入力バ
ッファ４からのアドレスがメモリ２のアドレス入力より
入力される。このアドレス入力されたアドレスから読み
だされた９ビットのデータのうちの８ビットがデータ出
力よりデータ出力バッファ３１を介してデータ出力端子
６から出力される。この際、９ビットのデータのうちの
１ビットのトラップビットが通常は０であるが、プログ
ラムやデータの領域の境界などに１が予め設定してあ
り、この境界などのアドレスからデータを読み出したと
きは当該トラップビットが１となり、これが出力抑制タ
イマ回路３２に入り、データ出力バッファ３１をデータ
出力禁止状態に制御し、例えば８ビット全てが０のデー
タをデータ出力端子６を介して外部に送出する。そし
て、一定時間経過後に自動的に復帰し、メモリ２から読
みだされた８ビットのデータをそのままデータ出力端子
６から外部に送出する。
レス入力端子５から不正者による連続したアドレスがア
ドレス入力バッファ４に保持され、このアドレス入力バ
ッファ４からのアドレスがメモリ２のアドレス入力より
入力される。このアドレス入力されたアドレスから読み
だされた９ビットのデータのうちの８ビットがデータ出
力よりデータ出力バッファ３１を介してデータ出力端子
６から出力される。この際、９ビットのデータのうちの
１ビットのトラップビットが通常は０であるが、プログ
ラムやデータの領域の境界などに１が予め設定してあ
り、この境界などのアドレスからデータを読み出したと
きは当該トラップビットが１となり、これが出力抑制タ
イマ回路３２に入り、データ出力バッファ３１をデータ
出力禁止状態に制御し、例えば８ビット全てが０のデー
タをデータ出力端子６を介して外部に送出する。そし
て、一定時間経過後に自動的に復帰し、メモリ２から読
みだされた８ビットのデータをそのままデータ出力端子
６から外部に送出する。
【００１９】以上のように、外部からアドレスをアドレ
ス入力端子５およびアドレス入力バッファ４を介してメ
モリ２のアドレス入力に入力すると、対応するアドレス
から９ビットのデータを読み出し、そのうちの８ビット
のデータをデータ出力バッファ３１およびデータ出力端
子６を介して出力する。しかし、読み出した９ビットの
うちの１ビットのトラップビットが１となった場合（例
えばプログラムやデータの境界にきた場合）、出力抑制
タイマ回路３２がデータ出力バッファ３１を制御して無
意データをデータ出力端子６を介して出力する。このた
め、不正使用者が連続したアドレスを入力してメモリ２
からプログラムやデータを読み出して他の媒体に複写し
ようとしても、プログラムやデータの境界に設定された
トラップビットによって無意データが出力されてしま
い、結果としてプログラムやデータを全体として使用で
きないものとしてしまい、不正複写を防止できる。
ス入力端子５およびアドレス入力バッファ４を介してメ
モリ２のアドレス入力に入力すると、対応するアドレス
から９ビットのデータを読み出し、そのうちの８ビット
のデータをデータ出力バッファ３１およびデータ出力端
子６を介して出力する。しかし、読み出した９ビットの
うちの１ビットのトラップビットが１となった場合（例
えばプログラムやデータの境界にきた場合）、出力抑制
タイマ回路３２がデータ出力バッファ３１を制御して無
意データをデータ出力端子６を介して出力する。このた
め、不正使用者が連続したアドレスを入力してメモリ２
からプログラムやデータを読み出して他の媒体に複写し
ようとしても、プログラムやデータの境界に設定された
トラップビットによって無意データが出力されてしま
い、結果としてプログラムやデータを全体として使用で
きないものとしてしまい、不正複写を防止できる。
【００２０】次に、図２を用いて図１のコピープロテク
ト回路３の具体的な回路例の構成および動作を詳細に説
明する。図２は、本発明の具体回路例を示す。
ト回路３の具体的な回路例の構成および動作を詳細に説
明する。図２は、本発明の具体回路例を示す。
【００２１】図２の（ａ）は、回路例を示す。図２の
（ａ）において、出力抑止タイマ回路３２は、トラップ
ビットが１となったときに一定時間の間、データ出力
禁止信号を出力するものである。
（ａ）において、出力抑止タイマ回路３２は、トラップ
ビットが１となったときに一定時間の間、データ出力
禁止信号を出力するものである。
【００２２】バッファ３３は、トラップビットが１と
なったときにコンデンサＣを充電するものである。コン
デンサＣおよび抵抗Ｒは、一定時間の間、データ出力禁
止信号を出力するためのものであって、時定数ＲＣを
形成するものである。
なったときにコンデンサＣを充電するものである。コン
デンサＣおよび抵抗Ｒは、一定時間の間、データ出力禁
止信号を出力するためのものであって、時定数ＲＣを
形成するものである。
【００２３】コンパレータ３４は、コンデンサＣの電圧
と、電源電圧ＶＣＣを抵抗分割した電圧とを比較し、コ
ンデンサＣの電圧が高いときにデータ出力禁止信号を
出力するものである。
と、電源電圧ＶＣＣを抵抗分割した電圧とを比較し、コ
ンデンサＣの電圧が高いときにデータ出力禁止信号を
出力するものである。
【００２４】データ出力バッファ３１は、メモリ２から
読み出したデータを通常は左側からデータ出力端子６を
介して外部に出力するものである。データ出力禁止信号
が１となると、このデータを無意データ、例えば８ビ
ットの全部を０にしたデータを出力する。
読み出したデータを通常は左側からデータ出力端子６を
介して外部に出力するものである。データ出力禁止信号
が１となると、このデータを無意データ、例えば８ビ
ットの全部を０にしたデータを出力する。
【００２５】次に、図２の（ｂ）を用いて図２の（ａ）
の動作を詳細に説明する。ここで、は図２の（ａ）の
トラップビットの信号を表し、はコンデンサＣの電圧
を表し、はデータ出力禁止信号を表す。
の動作を詳細に説明する。ここで、は図２の（ａ）の
トラップビットの信号を表し、はコンデンサＣの電圧
を表し、はデータ出力禁止信号を表す。
【００２６】（１） のトラップビットが０から１に
なると、のコンデンサＣの電圧が充電されてＨレベル
となる。そして、のデータ出力禁止信号がＨレベルと
なり、データ出力バッファ３１が無意データをデータ出
力端子６を介して外部に出力する。これにより、トラッ
プビットが０から１に変わると、データ出力バッファ３
１から無意データが出力され、不正複写ができなくな
る。
なると、のコンデンサＣの電圧が充電されてＨレベル
となる。そして、のデータ出力禁止信号がＨレベルと
なり、データ出力バッファ３１が無意データをデータ出
力端子６を介して外部に出力する。これにより、トラッ
プビットが０から１に変わると、データ出力バッファ３
１から無意データが出力され、不正複写ができなくな
る。
【００２７】（２） （１）の状態が一定時間経過し、
のコンデンサＣの電圧がある閾値以下となると、コン
パレータ３４がデータ出力禁止信号をＬレベルとする
ので、データ出力バッファ３１はメモリ２からのデータ
をそのままデータ出力端子６を介して外部に出力するよ
うに復帰する。これにより、正規の使用者がうっかりミ
スしてトラップビットの１となる領域からプログラムや
データを読み出したときにも、一定時間が経過すると、
自動的に元の正規なプログラムやデータが読み出すこと
ができるように自動復元させることができる。
のコンデンサＣの電圧がある閾値以下となると、コン
パレータ３４がデータ出力禁止信号をＬレベルとする
ので、データ出力バッファ３１はメモリ２からのデータ
をそのままデータ出力端子６を介して外部に出力するよ
うに復帰する。これにより、正規の使用者がうっかりミ
スしてトラップビットの１となる領域からプログラムや
データを読み出したときにも、一定時間が経過すると、
自動的に元の正規なプログラムやデータが読み出すこと
ができるように自動復元させることができる。
【００２８】図２の（ｃ）は、トラップビット例を示
す。メモリ２からは９ビットのデータを読み出し、その
うちの８ビットがプログラムやデータを表す。残りの１
ビットが本実施例のトラップビットである。このトラッ
プビットは、図３を用いて説明するように、プログラム
やデータの領域の境界に予めコンパイル時に設定してお
き、不正複写しようとする者が連続してプログラムやデ
ータを読みだすと、当該境界に設定されているトラップ
ビットの１を読み出してしまい、図２の（ｂ）で説明し
たように、一定時間の間、正規のデータでなくて無意デ
ータが出力されてしまい、不正複写してもプログラムや
データの一部が無意データに置き換えられてしまい、使
いものにならず、結果として不正複写を防止できる。
す。メモリ２からは９ビットのデータを読み出し、その
うちの８ビットがプログラムやデータを表す。残りの１
ビットが本実施例のトラップビットである。このトラッ
プビットは、図３を用いて説明するように、プログラム
やデータの領域の境界に予めコンパイル時に設定してお
き、不正複写しようとする者が連続してプログラムやデ
ータを読みだすと、当該境界に設定されているトラップ
ビットの１を読み出してしまい、図２の（ｂ）で説明し
たように、一定時間の間、正規のデータでなくて無意デ
ータが出力されてしまい、不正複写してもプログラムや
データの一部が無意データに置き換えられてしまい、使
いものにならず、結果として不正複写を防止できる。
【００２９】図３は、本発明のトラップビットの書込み
説明図を示す。図３の（ａ）は、ＩＣＲＯＭカードがメ
モリマップに組み込まれた場合を示す。
説明図を示す。図３の（ａ）は、ＩＣＲＯＭカードがメ
モリマップに組み込まれた場合を示す。
【００３０】図３の（ａ−１）は、ＩＣＲＯＭカードが
動作するアドレス空間例を示す。ここで、００００から
ＦＦＦＦまでのアドレス空間のうち、小さい方から、 ・ブート領域 ・ＯＳ（オペレーティングシステム） ・作業ＲＡＭ領域 ・ＩＣＲＯＭカード領域 ・一般Ｉ／Ｏ領域 ・ベクタ領域 となっている。このうち、ＩＣＲＯＭカード領域につい
て、ＩＣＲＯＭカードに本実施例に係るトラップビット
を付加して書込み、不正複写を防止する。
動作するアドレス空間例を示す。ここで、００００から
ＦＦＦＦまでのアドレス空間のうち、小さい方から、 ・ブート領域 ・ＯＳ（オペレーティングシステム） ・作業ＲＡＭ領域 ・ＩＣＲＯＭカード領域 ・一般Ｉ／Ｏ領域 ・ベクタ領域 となっている。このうち、ＩＣＲＯＭカード領域につい
て、ＩＣＲＯＭカードに本実施例に係るトラップビット
を付加して書込み、不正複写を防止する。
【００３１】図３の（ａ−２）は、ＩＣＲＯＭカード上
のマップ例を示す。これは、図３の（ａ−１）のＩＣＲ
ＯＭカード領域のアドレス空間のプログラムやデータな
どをＩＣＲＯＭカード上にマッピングしたものである。
このＩＣＲＯＭカード上では、図示のように、データ領
域、プログラム領域があり、その間にトラップビット領
域（例えば１アドレスの領域）を設け、図３の（ａ−
３）のアセンブラ記述を用いてコンパイル時に当該トラ
ップビットを１に書き込んでおく（図２の（ｃ）のトラ
ップビット参照）。これにより、プログラム領域から他
のプログラム領域やデータ領域に連続して読みだそうと
すると、既述しように一定時間の間、無意データが出力
されてしまい、他の媒体に不正複写しても無意データに
変わっており、動作しないものとなる。
のマップ例を示す。これは、図３の（ａ−１）のＩＣＲ
ＯＭカード領域のアドレス空間のプログラムやデータな
どをＩＣＲＯＭカード上にマッピングしたものである。
このＩＣＲＯＭカード上では、図示のように、データ領
域、プログラム領域があり、その間にトラップビット領
域（例えば１アドレスの領域）を設け、図３の（ａ−
３）のアセンブラ記述を用いてコンパイル時に当該トラ
ップビットを１に書き込んでおく（図２の（ｃ）のトラ
ップビット参照）。これにより、プログラム領域から他
のプログラム領域やデータ領域に連続して読みだそうと
すると、既述しように一定時間の間、無意データが出力
されてしまい、他の媒体に不正複写しても無意データに
変わっており、動作しないものとなる。
【００３２】図３の（ａ−３）は、トラップビットをＩ
ＣＲＯＭカード上に書き込むときのアセンブラ記述例を
示す。正常のプログラムは、８０００のときに８００３
をスキップして８００４を実行する。この８００３は、
右側に記載したように、トラップビットを１にするマク
ロ命令であって、このようにソースプログラム段階で記
述しておくことにより、コンパイラが当該マクロ命令を
見て、このマクロ命令の位置に対応するアドレスのトラ
ップビットを１に書き込む。同様に、８ＦＦ９に対応す
るアドレスにもトラップビットを１に書き込む。
ＣＲＯＭカード上に書き込むときのアセンブラ記述例を
示す。正常のプログラムは、８０００のときに８００３
をスキップして８００４を実行する。この８００３は、
右側に記載したように、トラップビットを１にするマク
ロ命令であって、このようにソースプログラム段階で記
述しておくことにより、コンパイラが当該マクロ命令を
見て、このマクロ命令の位置に対応するアドレスのトラ
ップビットを１に書き込む。同様に、８ＦＦ９に対応す
るアドレスにもトラップビットを１に書き込む。
【００３３】以上によって、プログラムの段階でトラッ
プビットを１にするマクロ命令を記述しておくと、これ
に続く、コンパイル時に自動的に対応するアドレスにト
ラップビットに１を書込み、不正複写時に一定時間、無
意データが出力されるように設定されることとなる。
プビットを１にするマクロ命令を記述しておくと、これ
に続く、コンパイル時に自動的に対応するアドレスにト
ラップビットに１を書込み、不正複写時に一定時間、無
意データが出力されるように設定されることとなる。
【００３４】図３の（ｂ）は、Ｉ／Ｏ命令によりアクセ
スされる場合を示す。図３の（ｂ−１）は、ＩＣＲＯＭ
カード上のマップ例を示す。これは、ＩＣＲＯＭカード
上のアドレス空間上にプログラムやデータなどをマッピ
ングしたものである。このＩＣＲＯＭカード上では、図
示のように、データ領域、プログラム領域があり、その
間にトラップビット領域（例えば１アドレスの領域）を
設け、図３の（ｂ−２）のアセンブラ記述を用いてコン
パイル時に当該トラップビットを１に書き込んでおく
（図２の（ｃ）のトラップビット参照）。これにより、
プログラム領域から他のプログラム領域やデータ領域に
連続して読みだそうとすると、既述しように一定時間の
間、無意データが出力されてしまい、他の媒体に不正複
写しても無意データに変わっており、動作しないものと
なる。
スされる場合を示す。図３の（ｂ−１）は、ＩＣＲＯＭ
カード上のマップ例を示す。これは、ＩＣＲＯＭカード
上のアドレス空間上にプログラムやデータなどをマッピ
ングしたものである。このＩＣＲＯＭカード上では、図
示のように、データ領域、プログラム領域があり、その
間にトラップビット領域（例えば１アドレスの領域）を
設け、図３の（ｂ−２）のアセンブラ記述を用いてコン
パイル時に当該トラップビットを１に書き込んでおく
（図２の（ｃ）のトラップビット参照）。これにより、
プログラム領域から他のプログラム領域やデータ領域に
連続して読みだそうとすると、既述しように一定時間の
間、無意データが出力されてしまい、他の媒体に不正複
写しても無意データに変わっており、動作しないものと
なる。
【００３５】図３の（ｂ−２）は、トラップビットをＩ
ＣＲＯＭカード上に書き込むときのアセンブラ記述例を
示す。ここで、０１５８、０ＦＦ９がトラップビットを
１にするマクロ命令であって、このようにソースプログ
ラム段階で記述しておくことにより、コンパイラが当該
マクロ命令を見て、このマクロ命令の位置に対応するア
ドレスのトラップビットを１に書き込む。
ＣＲＯＭカード上に書き込むときのアセンブラ記述例を
示す。ここで、０１５８、０ＦＦ９がトラップビットを
１にするマクロ命令であって、このようにソースプログ
ラム段階で記述しておくことにより、コンパイラが当該
マクロ命令を見て、このマクロ命令の位置に対応するア
ドレスのトラップビットを１に書き込む。
【００３６】以上によって、プログラムの段階でトラッ
プビットを１にするマクロ命令を記述しておくと、これ
に続く、コンパイラ時に自動的に対応するアドレスにト
ラップビットに１を書込み、不正複写時に一定時間、無
意データが出力されるように設定されることとなる。
プビットを１にするマクロ命令を記述しておくと、これ
に続く、コンパイラ時に自動的に対応するアドレスにト
ラップビットに１を書込み、不正複写時に一定時間、無
意データが出力されるように設定されることとなる。
【００３７】ここで、ソフトウェア盗用のため、本実施
例に係るトラップビットの設定されたメモリカード１か
らプログラムやデータを読み出して不正複写しようとす
ると、相当数のトラップアドレスに遭遇し、その都度読
み出すための復旧の時間が必要となるため、多大な時間
を浪費し事実上コピー困難となる。例えば１回当たりの
復旧時間（図２のＲＣ時定数で決まる一定時間に等し
い）が１分でトラップアドレスが１００，０００回遭遇
すれば、７０日程度が必要となる。コピープロテクト回
路３は比較的簡単でＣＰＵも不要であるので、ＣＰＵ付
よりも構造簡単で安価にできる。また、普通のＲＯＭ用
のインタフェースがそのまま使え、利用者のコンピュー
タに特殊な装置やソフトウェアを必要としない。
例に係るトラップビットの設定されたメモリカード１か
らプログラムやデータを読み出して不正複写しようとす
ると、相当数のトラップアドレスに遭遇し、その都度読
み出すための復旧の時間が必要となるため、多大な時間
を浪費し事実上コピー困難となる。例えば１回当たりの
復旧時間（図２のＲＣ時定数で決まる一定時間に等し
い）が１分でトラップアドレスが１００，０００回遭遇
すれば、７０日程度が必要となる。コピープロテクト回
路３は比較的簡単でＣＰＵも不要であるので、ＣＰＵ付
よりも構造簡単で安価にできる。また、普通のＲＯＭ用
のインタフェースがそのまま使え、利用者のコンピュー
タに特殊な装置やソフトウェアを必要としない。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
メモリカード１のプログラムやデータなどの有意データ
の間にトラップビットを埋め込んでおき、これを読み出
したときにコピープロテクト回路３が一定時間、無意デ
ータに置き換えて出力し、一定時間経過後に元に戻す構
成を採用しているため、ＣＰＵを使わない簡単な構成で
コピープロテクトを実現することができると共に、正規
利用者のうっかりミスを考慮して自動復旧させることが
できる。
メモリカード１のプログラムやデータなどの有意データ
の間にトラップビットを埋め込んでおき、これを読み出
したときにコピープロテクト回路３が一定時間、無意デ
ータに置き換えて出力し、一定時間経過後に元に戻す構
成を採用しているため、ＣＰＵを使わない簡単な構成で
コピープロテクトを実現することができると共に、正規
利用者のうっかりミスを考慮して自動復旧させることが
できる。
【図１】本発明の１実施例構成図である。
【図２】本発明の具体回路例である。
【図３】本発明のトラップビットの書き込み説明図であ
る。
る。
１：メモリカード ２：不揮発性のメモリ ３：コピープロテクト回路 ３１：データ出力バッファ ３２：出力抑制タイマ回路 ３３：バッファ ３４：コンパレータ ４：アドレス入力バッファ ５：アドレス入力端子 ６：データ出力端子
Claims (3)
- 【請求項１】メモリカードからプログラムやデータの不
正複写を防止する不正複写防止装置において、 プログラムやデータおよびトラップビットを付加して予
め書き込む不揮発性のメモリ（２）と、 外部から入力されたアドレスに従い、上記メモリ（２）
から読み出したデータに付加されているトラップビット
がオンのときに、一定時間の間、無意データに置き換え
て出力するコピープロテクト回路（３）とを備えたメモ
リカード（１）からなることを特徴とするメモリカード
の不正複写防止装置。 - 【請求項２】上記メモリ（２）中に格納するプログラム
やデータの領域の間に上記トラップビットをオンに予め
設定したことを特徴とする請求項１に記載のメモリカー
ドの不正複写防止装置。 - 【請求項３】上記トラップビットがオンのときに、一定
時間の間、無意データに置き換えて出力し、当該一定時
間の経過後に正常なデータを出力するコピープロテクト
回路（３）を備え、自動復旧するように構成したことを
特徴とする請求項１あるいは請求項２に記載のメモリカ
ードの不正複写防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048460A JPH07261942A (ja) | 1994-03-18 | 1994-03-18 | メモリカードの不正複写防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6048460A JPH07261942A (ja) | 1994-03-18 | 1994-03-18 | メモリカードの不正複写防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07261942A true JPH07261942A (ja) | 1995-10-13 |
Family
ID=12803984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6048460A Pending JPH07261942A (ja) | 1994-03-18 | 1994-03-18 | メモリカードの不正複写防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07261942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320787B1 (en) | 1999-06-24 | 2001-11-20 | Fujitsu Limited | Nonvolatile memory with illegitimate read preventing capability |
| JP2009512952A (ja) * | 2005-10-24 | 2009-03-26 | エヌエックスピー ビー ヴィ | 半導体デバイスおよび半導体デバイスへの攻撃を防止する方法 |
| JP2009193131A (ja) * | 2008-02-12 | 2009-08-27 | Rohm Co Ltd | 情報処理システム、情報処理端末、カートリッジ、および、プログラム実行方法 |
-
1994
- 1994-03-18 JP JP6048460A patent/JPH07261942A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320787B1 (en) | 1999-06-24 | 2001-11-20 | Fujitsu Limited | Nonvolatile memory with illegitimate read preventing capability |
| US6498748B2 (en) | 1999-06-24 | 2002-12-24 | Fujitsu Limited | Nonvolatile memory with illegitimate read preventing capability |
| JP2009512952A (ja) * | 2005-10-24 | 2009-03-26 | エヌエックスピー ビー ヴィ | 半導体デバイスおよび半導体デバイスへの攻撃を防止する方法 |
| JP2009193131A (ja) * | 2008-02-12 | 2009-08-27 | Rohm Co Ltd | 情報処理システム、情報処理端末、カートリッジ、および、プログラム実行方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040423 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040810 |