JPH07253881A - Semiconductor device - Google Patents
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- JPH07253881A JPH07253881A JP4555094A JP4555094A JPH07253881A JP H07253881 A JPH07253881 A JP H07253881A JP 4555094 A JP4555094 A JP 4555094A JP 4555094 A JP4555094 A JP 4555094A JP H07253881 A JPH07253881 A JP H07253881A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、複数の回路ブロック
とそれに接続された信号バスとを備えた半導体装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a plurality of circuit blocks and a signal bus connected to them.
【０００２】[0002]
【従来の技術】複数の回路ブロックとそれに接続された
信号バスとを備えた従来の半導体装置の一例として、デ
ジタル信号処理ＬＳＩのブロック図を図３に示す。図３
において、１は命令ＲＯＭ、２はデータＲＡＭ、３は入
力端子Ｘ，Ｙと出力端子Ｚを有する乗算器、４は入力端
子Ａ，Ｂと出力端子ＡＣＣを有する累算器、５はシリア
ル入出力回路、６はパラレル入出力回路、７，８は１６
ビットの信号バスである。2. Description of the Related Art A block diagram of a digital signal processing LSI is shown in FIG. 3 as an example of a conventional semiconductor device having a plurality of circuit blocks and a signal bus connected thereto. Figure 3
In the figure, 1 is an instruction ROM, 2 is a data RAM, 3 is a multiplier having input terminals X and Y and an output terminal Z, 4 is an accumulator having input terminals A and B and an output terminal ACC, and 5 is serial input / output. Circuit, 6 is a parallel input / output circuit, and 7 and 8 are 16
It is a bit signal bus.
【０００３】この従来のデジタル信号処理ＬＳＩでデジ
タル・フィルタを構成したときには、以下のような動作
を行う。 （１）クロック期間１ 命令ＲＯＭ１のデータを信号バス７にのせるとともに、
データＲＡＭ２のデータを信号バス８にのせる。When a digital filter is constructed with this conventional digital signal processing LSI, the following operation is performed. (1) Clock period 1 The data of the instruction ROM 1 is placed on the signal bus 7, and
The data of the data RAM 2 is placed on the signal bus 8.
【０００４】（２）クロック期間２ 信号バス７のデータを乗算器３の入力端子Ｘに取り込む
とともに、信号バス８のデータを乗算器３の入力端子Ｙ
に取り込む。 （３）クロック期間３ 乗算器３において、（入力端子Ｘのデータ）×（入力端
子Ｙのデータ）の演算結果を出力端子Ｚのデータとす
る。(2) Clock period 2 The data of the signal bus 7 is input to the input terminal X of the multiplier 3 and the data of the signal bus 8 is input terminal Y of the multiplier 3.
Take in. (3) Clock period 3 In the multiplier 3, the calculation result of (data of the input terminal X) × (data of the input terminal Y) is used as the data of the output terminal Z.
【０００５】（４）クロック期間４ 乗算器３の出力端子Ｚのデータを累算器４の一方の入力
端子Ａに取り込む。 （５）クロック期間５ 累算器４において、（一方の入力端子Ａのデータ）＋
（他方の入力端子Ｂのデータ）の演算結果を出力端子Ａ
ＣＣのデータとする。なお、他方の入力端子Ｂのデータ
は１クロック期間前の出力端子ＡＣＣのデータである。(4) Clock period 4 Data at the output terminal Z of the multiplier 3 is fetched at one input terminal A of the accumulator 4. (5) Clock period 5 In the accumulator 4, (data of one input terminal A) +
The calculation result of (the data of the other input terminal B) is output terminal A
Use as CC data. The data of the other input terminal B is the data of the output terminal ACC one clock period before.
【０００６】以上の（１）〜（５）をｎ回繰り返すこと
により、次のような演算を行う。なお、ｎはデジタル・
フィルタのタップ数である。 Ｘ1 ×Ｙ1 ＋Ｘ2 ×Ｙ2 ＋・・・＋Ｘn ×Ｙn なお、Ｘ1 ，・・・・，Ｘn は乗算器３の入力端子Ｘの
データ（命令ＲＯＭ１のデータ）であり、Ｙ1 ，・・・
・，Ｙn は乗算器３の入力端子Ｙのデータ（データＲＡ
Ｍ２のデータ）である。また、デジタル・フィルタのタ
ップ数とは、必要とするデジタル・フィルタの特性を得
るために必要とされる入力端子ＸのデータＸi と入力端
子ＹのデータＹi との乗算されたＸi ×Ｙi の項数であ
る。By repeating the above (1) to (5) n times, the following calculation is performed. Note that n is digital
The number of taps on the filter. X 1 × Y 1 + X 2 × Y 2 + ... + X n × Y n where X 1 , ..., X n are the data of the input terminal X of the multiplier 3 (data of the instruction ROM 1), Y 1 , ...
., Y n is the data (data RA of the input terminal Y of the multiplier 3
M2 data). Further, the number of taps of the digital filter is X i × the product of the data X i of the input terminal X and the data Y i of the input terminal Y required to obtain the required characteristics of the digital filter. It is the number of terms in Y i .
【０００７】この演算の終了後に、以下のような処理を
経て本デジタル信号処理ＬＳＩの出力端子から外部に出
力される。 （６）クロック期間ｍ （Ｘ1 ×Ｙ1 ＋Ｘ2 ×Ｙ2 ＋・・・＋Ｘn ×Ｙn ）のデ
ータを信号バス８にのせる。After completion of this calculation, the digital signal processing LSI is output to the outside through the following processing. (6) The data of the clock period m (X 1 × Y 1 + X 2 × Y 2 + ... + X n × Y n ) is placed on the signal bus 8.
【０００８】（７）クロック期間（ｍ＋１） 信号バス８のデータがパラレル入出力回路６に取り込ま
れる。(7) Clock period (m + 1) The data of the signal bus 8 is taken into the parallel input / output circuit 6.
【０００９】[0009]
【発明が解決しようとする課題】上記従来の半導体装置
では、命令ＲＯＭ１，データＲＡＭ２，乗算器３，累算
器４，シリアル入出力回路５，パラレル入出力回路６の
複数の回路ブロックに、信号バス８が接続されている。
このような信号バス８の負荷容量は、数ピコ・ファラッ
ドにもなり、本デジタル信号処理ＬＳＩのクロックが数
ＭＨｚで動作するときには、信号バス８の負荷容量の充
放電で消費される電力は数ミリ・ワットとなり、低消費
電力化において問題となる。In the above-mentioned conventional semiconductor device, a plurality of circuit blocks including an instruction ROM 1, a data RAM 2, a multiplier 3, an accumulator 4, a serial input / output circuit 5 and a parallel input / output circuit 6 are provided with signals. The bus 8 is connected.
The load capacity of such a signal bus 8 becomes several pico farads, and when the clock of this digital signal processing LSI operates at several MHz, the power consumed by charging / discharging the load capacity of the signal bus 8 is several. It becomes a milliwatt, which is a problem in reducing power consumption.
【００１０】この発明は、上記従来の問題点を解決する
もので、複数の回路ブロックに接続された信号バスの充
放電による消費電力を低減することのできる半導体装置
を提供することを目的とする。The present invention solves the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device capable of reducing power consumption due to charging and discharging of a signal bus connected to a plurality of circuit blocks. .
【００１１】[0011]
【課題を解決するための手段】この目的を達成するため
にこの発明の半導体装置は、第１および第２の回路ブロ
ックに接続される信号バスを、第１の回路ブロックに接
続される第１の回路ブロック側信号バスと、第２の回路
ブロックに接続される第２の回路ブロック側信号バスと
に分割し、第１の回路ブロック側信号バスと第２の回路
ブロック側信号バスとの間に第１の回路ブロック側信号
バスと第２の回路ブロック側信号バスとの接続・分離を
行うスイッチ部を設けている。In order to achieve this object, the semiconductor device of the present invention has a signal bus connected to the first and second circuit blocks, and a first signal bus connected to the first circuit block. Between the first circuit block side signal bus and the second circuit block side signal bus, which is divided into a second circuit block side signal bus connected to the second circuit block Is provided with a switch unit for connecting / disconnecting the first circuit block side signal bus and the second circuit block side signal bus.
【００１２】[0012]
【作用】この発明の構成によれば、第１および第２の回
路ブロックに接続される信号バスを分割し、その間に第
１の回路ブロック側信号バスと第２の回路ブロック側信
号バスとの接続・分離を行うスイッチ部を設けたことに
より、第１および第２の回路ブロックのうち一方しか使
用していない期間、例えば、第１の回路ブロックを使用
し、第２の回路ブロックを使用していない期間には、ス
イッチ部により第１の回路ブロック側信号バスと第２の
回路ブロック側信号バスとを分離することで、使用して
いない第２の回路ブロックに接続された第２の回路ブロ
ック側信号バスは充放電されないので、この部分での電
力の消費はなくなる。According to the structure of the present invention, the signal bus connected to the first and second circuit blocks is divided, and the first circuit block side signal bus and the second circuit block side signal bus are provided therebetween. By providing the switch unit for connecting / disconnecting, the period in which only one of the first and second circuit blocks is used, for example, the first circuit block is used and the second circuit block is used. The second circuit connected to the unused second circuit block by separating the first circuit block side signal bus and the second circuit block side signal bus by the switch unit during the non-use period. Since the block side signal bus is not charged / discharged, power consumption in this part is eliminated.
【００１３】[0013]
【実施例】以下、この発明の一実施例について、図面を
参照しながら説明する。図１はこの発明の一実施例の半
導体装置としてデジタル信号処理ＬＳＩを示すブロック
図である。図１において、１は命令ＲＯＭ、２はデータ
ＲＡＭ、３は入力端子Ｘ，Ｙと出力端子Ｚを有する乗算
器、４は入力端子Ａ，Ｂと出力端子ＡＣＣを有する累算
器、５はシリアル入出力回路、６はパラレル入出力回
路、７は１６ビットの信号バス、８は左側部分８−Ｌと
右側部分８−Ｒからなる１６ビットの信号バス、９は信
号バス８の左側部分８−Ｌと右側部分８−Ｒの間に配置
されるスイッチ部、１０はスイッチ部９を制御する制御
回路、１１は制御回路１０からの制御信号線である。な
お、命令ＲＯＭ１，データＲＡＭ２，乗算器３，累算器
４が第１の回路ブロックに対応し、シリアル入出力回路
５，パラレル入出力回路６が第２の回路ブロックに対応
し、信号バス８の左側部分８−Ｌが第１の回路ブロック
側信号バスに対応し、信号バス８の右側部分８−Ｒが第
２の回路ブロック側信号バスに対応するものとする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a digital signal processing LSI as a semiconductor device of an embodiment of the present invention. In FIG. 1, 1 is an instruction ROM, 2 is a data RAM, 3 is a multiplier having input terminals X and Y and an output terminal Z, 4 is an accumulator having input terminals A and B and an output terminal ACC, and 5 is serial. Input / output circuit, 6 is a parallel input / output circuit, 7 is a 16-bit signal bus, 8 is a 16-bit signal bus including a left side portion 8-L and a right side portion 8-R, and 9 is a left side portion 8- of the signal bus 8. A switch unit arranged between L and the right portion 8-R is a control circuit for controlling the switch unit 9, and 11 is a control signal line from the control circuit 10. The instruction ROM 1, the data RAM 2, the multiplier 3, and the accumulator 4 correspond to the first circuit block, the serial input / output circuit 5 and the parallel input / output circuit 6 correspond to the second circuit block, and the signal bus 8 The left side portion 8-L of the signal bus 8 corresponds to the first circuit block side signal bus, and the right side portion 8-R of the signal bus 8 corresponds to the second circuit block side signal bus.
【００１４】また、スイッチ部９を実現する回路の一例
を図２に示す。図２において、１１は図１と同じ制御信
号線、１０１〜１１６はそれぞれ同じ構成からなり図１
のスイッチ部９を構成する回路ブロック、２１はＭＯＳ
ＦＥＴで構成されたトランスファ・ゲート、２２はイン
バータ、２３はＮチャネルＭＯＳＦＥＴ、２０１〜２１
６はそれぞれスイッチ部９で分割された１６ビットの信
号バス８の右側部分である。FIG. 2 shows an example of a circuit that realizes the switch unit 9. In FIG. 2, 11 is the same control signal line as that of FIG.
Circuit block forming the switch section 9 of
Transfer gate composed of FET, 22 is an inverter, 23 is an N-channel MOSFET, 201 to 21.
Reference numeral 6 is the right side portion of the 16-bit signal bus 8 divided by the switch unit 9.
【００１５】このデジタル信号処理ＬＳＩでデジタル・
フィルタを構成したときには、以下のような動作を行
う。 （１）クロック期間１ 命令ＲＯＭ１のデータを信号バス７にのせるとともに、
データＲＡＭ２のデータを信号バス８の左側部分８−Ｌ
にのせる。With this digital signal processing LSI,
When the filter is constructed, the following operation is performed. (1) Clock period 1 The data of the instruction ROM 1 is placed on the signal bus 7, and
The data in the data RAM 2 is transferred to the left side portion 8-L of the signal bus 8.
Put on.
【００１６】（２）クロック期間２ 信号バス７のデータを乗算器３の入力端子Ｘに取り込む
とともに、信号バス８の左側部分８−Ｌにのせられたデ
ータを乗算器３の入力端子Ｙに取り込む。 （３）クロック期間３ 乗算器３において、（入力端子Ｘのデータ）×（入力端
子Ｙのデータ）の演算結果を出力端子Ｚのデータとす
る。(2) Clock period 2 The data on the signal bus 7 is input to the input terminal X of the multiplier 3, and the data placed on the left side portion 8-L of the signal bus 8 is input to the input terminal Y of the multiplier 3. . (3) Clock period 3 In the multiplier 3, the calculation result of (data of the input terminal X) × (data of the input terminal Y) is used as the data of the output terminal Z.
【００１７】（４）クロック期間４ 乗算器３の出力端子Ｚのデータを累算器４の一方の入力
端子Ａに取り込む。 （５）クロック期間５ 累算器４において、（一方の入力端子Ａのデータ）＋
（他方の入力端子Ｂのデータ）の演算結果を出力端子Ａ
ＣＣのデータとする。なお、他方の入力端子Ｂのデータ
は１クロック期間前の出力端子ＡＣＣのデータである。(4) Clock period 4 Data at the output terminal Z of the multiplier 3 is fetched at one input terminal A of the accumulator 4. (5) Clock period 5 In the accumulator 4, (data of one input terminal A) +
The calculation result of (the data of the other input terminal B) is output terminal A
Use as CC data. The data of the other input terminal B is the data of the output terminal ACC one clock period before.
【００１８】以上の（１）〜（５）をｎ回繰り返すこと
により、次のような演算を行う。なお、ｎはデジタル・
フィルタのタップ数である。 Ｘ1 ×Ｙ1 ＋Ｘ2 ×Ｙ2 ＋・・・＋Ｘn ×Ｙn なお、Ｘ1 ，・・・・，Ｘn は乗算器３の入力端子Ｘの
データ（命令ＲＯＭ１のデータ）であり、Ｙ1 ，・・・
・，Ｙn は乗算器３の入力端子Ｙのデータ（データＲＡ
Ｍ２のデータ）である。By repeating the above (1) to (5) n times, the following calculation is performed. Note that n is digital
The number of taps on the filter. X 1 × Y 1 + X 2 × Y 2 + ... + X n × Y n where X 1 , ..., X n are the data of the input terminal X of the multiplier 3 (data of the instruction ROM 1), Y 1 , ...
., Y n is the data (data RA of the input terminal Y of the multiplier 3
M2 data).
【００１９】以上の動作を行っている期間は、信号バス
８の右側部分８−Ｒは使用されていないので、信号バス
８の右側部分８−Ｒを充放電する必要はない。したがっ
て、この期間においては、制御回路１０から制御信号線
１１に“ローレベル”の信号が出て、スイッチ部９のト
ランスファ・ゲート２１は閉じられ、信号バス８の右側
部分８−Ｒと左側部分８−Ｌとは分離されている。しか
も、インバータ２２の出力は“ハイレベル”となり、Ｎ
チャネルＭＯＳＦＥＴ２３によって信号バス８の右側部
分８−Ｒはグランド・レベルに固定される。この期間、
信号バス８の右側部分８−Ｒでは充放電されないので、
この部分での電力の消費はない。Since the right side portion 8-R of the signal bus 8 is not used during the above operation, it is not necessary to charge and discharge the right side portion 8-R of the signal bus 8. Therefore, during this period, the control circuit 10 outputs a "low level" signal to the control signal line 11, the transfer gate 21 of the switch section 9 is closed, and the right side portion 8-R and the left side portion of the signal bus 8 are closed. Separated from 8-L. Moreover, the output of the inverter 22 becomes "high level", and N
The right side portion 8-R of the signal bus 8 is fixed to the ground level by the channel MOSFET 23. this period,
Since the right side 8-R of the signal bus 8 is not charged or discharged,
There is no power consumption in this part.
【００２０】この演算の終了後に、以下のような処理を
経て本デジタル信号処理ＬＳＩの出力端子から外部に出
力される。なお、以下に示す期間においては、制御回路
１０から“ハイレベル”の信号が出て、トランスファ・
ゲート２１は開かれ、信号バス８の右側部分８−Ｒと信
号バス８の左側部分８−Ｌとは、接続される。 （６）クロック期間ｍ （Ｘ1 ×Ｙ1 ＋Ｘ2 ×Ｙ2 ＋・・・＋Ｘn ×Ｙn ）のデ
ータを信号バス８の右側部分８−Ｌにのせる。ここで、
左側部分８−Ｌと右側部分８−Ｒは接続されている。After the completion of this calculation, the digital signal processing LSI is output to the outside through the following processing. In the following period, the control circuit 10 outputs a "high level" signal,
The gate 21 is opened, and the right side portion 8-R of the signal bus 8 and the left side portion 8-L of the signal bus 8 are connected. (6) The data of the clock period m (X 1 × Y 1 + X 2 × Y 2 + ... + X n × Y n ) is placed on the right side portion 8-L of the signal bus 8. here,
The left side portion 8-L and the right side portion 8-R are connected.
【００２１】（７）クロック期間（ｍ＋１） 信号バス８のデータが右側部分８−Ｒからパラレル入出
力回路６に取り込まれる。このクロック期間ｍ，（ｍ＋
１）では、信号バス８の右側部分８−Ｒも充放電され、
電力が消費される。(7) Clock period (m + 1) The data on the signal bus 8 is taken into the parallel input / output circuit 6 from the right side portion 8-R. This clock period m, (m +
In 1), the right portion 8-R of the signal bus 8 is also charged / discharged,
Power is consumed.
【００２２】以上のようにこの実施例によれば、命令Ｒ
ＯＭ１，データＲＡＭ２，乗算器３，累算器４と信号バ
ス８の左側部分８−Ｌとの間でデータのやりとりを行っ
ているクロック期間１からクロック期間５の期間は、ス
イッチ部９により信号バス８の左側部分８−Ｌと右側部
分８−Ｒを分離することにより、右側部分８−Ｒでは充
放電されないので、この部分での電力の消費はなくな
る。全クロック期間の内、信号バス８の左側部分８−Ｌ
と右側部分８−Ｒの両方を使用するクロック期間ｍとク
ロック期間（ｍ＋１）の割合は数パーセントであり、消
費電力を低減する効果は大きい。As described above, according to this embodiment, the instruction R
During the period from the clock period 1 to the clock period 5 during which data is exchanged between the OM1, the data RAM 2, the multiplier 3, the accumulator 4, and the left side portion 8-L of the signal bus 8, the switch unit 9 outputs a signal. By separating the left side portion 8-L and the right side portion 8-R of the bus 8, since the right side portion 8-R is not charged or discharged, power consumption in this portion is eliminated. Left part 8-L of the signal bus 8 in the entire clock period
The ratio of the clock period m and the clock period (m + 1) using both the right side portion 8-R and the right side portion 8-R is several percent, and the effect of reducing power consumption is great.
【００２３】なお、上記実施例では、信号バス７のビッ
ト数を１６ビットで説明したが、信号バス７のビット数
は１６ビット以外でもよい。Although the number of bits of the signal bus 7 is 16 bits in the above embodiment, the number of bits of the signal bus 7 may be other than 16 bits.
【００２４】[0024]
【発明の効果】この発明の半導体装置は、第１および第
２の回路ブロックに接続される信号バスを分割し、その
間に第１の回路ブロック側信号バスと第２の回路ブロッ
ク側信号バスとの接続・分離を行うスイッチ部を設けた
ことにより、第１および第２の回路ブロックのうち一方
しか使用していない期間、例えば、第１の回路ブロック
を使用し、第２の回路ブロックを使用していない期間に
は、スイッチ部により第１の回路ブロック側信号バスと
第２の回路ブロック側信号バスとを分離することで、使
用していない第２の回路ブロックに接続された第２の回
路ブロック側信号バスは充放電されないので、この部分
での電力の消費はなくなる。このように複数の回路ブロ
ックに接続された信号バスを分割し、その間にスイッチ
部を設けることにより、信号バスの充放電による消費電
力を低減することができる。According to the semiconductor device of the present invention, the signal bus connected to the first and second circuit blocks is divided, and the first circuit block side signal bus and the second circuit block side signal bus are provided therebetween. By providing the switch unit for connecting / disconnecting, the period in which only one of the first and second circuit blocks is used, for example, the first circuit block is used and the second circuit block is used. During a period in which the second circuit block is not used, the first circuit block side signal bus and the second circuit block side signal bus are separated by the switch unit so that the second circuit block connected to the second circuit block not in use is connected. Since the signal bus on the circuit block side is not charged or discharged, power consumption in this portion is eliminated. By thus dividing the signal bus connected to the plurality of circuit blocks and providing the switch unit between them, it is possible to reduce power consumption due to charging and discharging of the signal bus.
【図面の簡単な説明】[Brief description of drawings]
【図１】この発明の一実施例の半導体装置を示すブロッ
ク図である。FIG. 1 is a block diagram showing a semiconductor device of an embodiment of the present invention.
【図２】同実施例におけるスイッチ部を実現する回路の
一例を示す回路図である。FIG. 2 is a circuit diagram showing an example of a circuit that realizes a switch unit in the embodiment.
【図３】従来の半導体装置を示すブロック図である。FIG. 3 is a block diagram showing a conventional semiconductor device.
１ 命令ＲＯＭ ２ データＲＡＭ ３ 乗算器 ４ 累算器 ５ シリアル入出力回路 ６ パラレル入出力回路 ８ 信号バス ８−Ｌ 信号バス８の左側部分（第１の回路ブロック
側信号バス） ８−Ｒ 信号バス８の右側部分（第２の回路ブロック
側信号バス） ９ スイッチ部1 instruction ROM 2 data RAM 3 multiplier 4 accumulator 5 serial input / output circuit 6 parallel input / output circuit 8 signal bus 8-L signal bus 8 left part (first circuit block side signal bus) 8-R signal bus 8 right part (second circuit block side signal bus) 9 switch part
Claims (1)
れる信号バスを、第１の回路ブロックに接続される第１
の回路ブロック側信号バスと、第２の回路ブロックに接
続される第２の回路ブロック側信号バスとに分割し、前
記第１の回路ブロック側信号バスと前記第２の回路ブロ
ック側信号バスとの間に前記第１の回路ブロック側信号
バスと前記第２の回路ブロック側信号バスとの接続・分
離を行うスイッチ部を設けた半導体装置。1. A signal bus connected to the first and second circuit blocks is connected to a first circuit block connected to the first circuit block.
Circuit block side signal bus and a second circuit block side signal bus connected to a second circuit block, and the first circuit block side signal bus and the second circuit block side signal bus are divided. A semiconductor device having a switch section for connecting / disconnecting the first circuit block side signal bus and the second circuit block side signal bus between them.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4555094A JPH07253881A (en) | 1994-03-16 | 1994-03-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4555094A JPH07253881A (en) | 1994-03-16 | 1994-03-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07253881A true JPH07253881A (en) | 1995-10-03 |
Family
ID=12722476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4555094A Pending JPH07253881A (en) | 1994-03-16 | 1994-03-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07253881A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0805387A1 (en) * | 1996-04-29 | 1997-11-05 | Siemens Aktiengesellschaft | Integrated circuit device for reducing power consumption |
-
1994
- 1994-03-16 JP JP4555094A patent/JPH07253881A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0805387A1 (en) * | 1996-04-29 | 1997-11-05 | Siemens Aktiengesellschaft | Integrated circuit device for reducing power consumption |
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